KR101244602B1 - 메모리 회로의 스택을 제작하고 메모리 회로를 어드레싱하는 방법 및 해당 스택과 장치 - Google Patents

메모리 회로의 스택을 제작하고 메모리 회로를 어드레싱하는 방법 및 해당 스택과 장치 Download PDF

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Abstract

본 발명은 메모리 회로의 스택을 제작하는 방법(10)에 관한 것으로서, 상기 방법은 적어도 2개 메모리 회로의 유효성을 테스트하는 스텝(14)을 구비한다. 본 발명에 따르면, 본 방법은 각각의 메모리 회로를 구성하는 단계(18)를 구비하는데, 구성 단계는, 스택에 포함된 각각의 메모리 회로의 구성 장치 내에, 스택의 메모리 회로에 할당된 식별자에 대한 정보의 일부 및 메모리 회로의 유효성 테스트의 결과에 대한 정보의 일부를 기입하는 스텝(110)을 포함한다. 또한, 본 발명은 메모리 회로를 어드레싱하는 방법, 메모리 회로의 스택, 및 그러한 스택을 포함하는 전자 장치에 관한 것이다.

Description

메모리 회로의 스택을 제작하고 메모리 회로를 어드레싱하는 방법 및 해당 스택과 장치 {METHODS FOR MAKING A STACK OF MEMORY CIRCUITS AND FOR ADDRESSING A MEMORY CIRCUIT, AND CORRESPONDING STACK AND DEVICE}
본 발명은 메모리 회로의 스택을 제작하는 방법에 관한 것이다.
또한, 본 발명은 메모리 회로의 스택에 관한 것이다.
또한, 본 발명은 메모리 회로 스택 내의 메모리 회로를 어드레싱하는 방법에 관한 것이다.
그러한 메모리 회로의 스택은 칩 카드, USB(universal serial bus) 키, 및 동글과 같은 특정 전자 개체(또는 토큰)로 예시될 수 있는 많은 전자 장치에 사용될 수 있다.
마지막으로, 본 발명은 해당 전자 장치에 관한 것이다.
메모리로서, 메모리 칩 또는 메모리 회로의 스택을 사용하는 것이 공지되어 있는데, 이 경우, 메모리 용량은 스택 내에 포함되는 다양한 메모리 회로에 관한 개개 용량의 합에 해당한다.
또한, 저장될 새로운 데이터 항목을 기입하거나 선택된 스택의 메모리 회로 내에 저장된 데이터 항목을 판독하기 위해, 스택 외부의 마이크로프로세서 또는 논리 유닛(logic unit)으로부터 스택의 메모리 회로에 액세스하는 것도 공지되어 있다.
EP 1 736 994 문서는 스택의 메모리 회로 사이에서 하나의 메모리 회로를 선택하기 위한 솔루션을 설명한다.
메모리 회로를 선택하기 위해, 수개의 추가 메모리 비트를 추가하는 것이 제안된다. 추가 메모리 비트는 "Chip Select"라고 하는 메모리 회로의 선택에 관한 메모리 회로의 입력에 특유하다. 다양한 메모리 회로의 "Chip Select" 입력 모두는 전기적으로 서로 접속된다. 각각의 메모리 회로에 대한 "Chip Select" 입력에 특정 값이 부여된다. 그 다음, 각각의 메모리 회로는, 그것의 "Chip Select" 입력에 부여된 특정 값에 의해, 모든 메모리 회로 사이에서, 논리적인 방식으로, 식별된다.
본 발명은 앞서 개시된 종래 기술의 솔루션에 대한 대체 솔루션을 제공하기 위한 것이다.
좀더 구체적으로, 본 발명은 메모리 회로의 스택을 제작하는 방법이다. 본 방법은 적어도 2개 메모리 회로의 유효성을 테스트하는 스텝(step)을 구비한다.
본 발명에 따르면, 본 방법은 적어도 1개의 메모리 회로를 구성하는 단계(phase)를 구비하는데, 구성 단계는 스택 내에 포함되는 각각의 메모리 회로의 구성 장치 내에 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 항목 및 메모리 회로 유효성 테스트의 결과에 관한 정보 항목을 기입하는 스텝을 구비한다.
본 발명의 일반적인 원리는 스택 내의 수개의 메모리 회로 사이에서 1개의 메모리 회로를 구별하고 그것에 관한 어떠한 사용 이전에 그것에 관한 작동시의 유효 상태(state of validity)를 인지하기 위해서 각각의 메모리 회로를 마킹하는 것에 기초한다.
이런 식으로, 구성 모드 동안, 스택을 구성하는 메모리 회로는 메모리 회로의 적당한 별도 메모리 부분 내에 개별적으로 마킹된다. 그 다음, 작동 모드에서는, 자신의 마킹에 의해 식별되는 스택의 각각의 메모리 회로가 작동시에 유효 또는 비유효한 것으로서 인식된다.
"메모리 회로 유효성 테스트"라는 표현은 외부로부터 들어오는 하나 이상의 데이터 항목을 저장하는데 사용되는 메모리 회로의 "메모리" 부분에 관한 것이다.
그러한 제조 방법은 스택의 부분을 형성하는 어떠한 메모리 회로에 관한 어떠한 후속 사용에도 그것에 대한 물리적 및 논리적 액세스를 제공하는 것을 가능하게 한다는 것을 이해할 수 있을 것이다.
본 발명에 따라 메모리 회로의 스택을 제작하는 방법은, 앞서 설명된 공지 솔루션과는 상이한, 모든 메모리 회로 사이에서 1개의 메모리 회로를 선택하는 솔루션을 제안한다.
공지 솔루션에 따른 제조는, 메모리 회로의 스택 내에서 식별되기 위해서, 각각의 메모리 회로의 메모리 부분에 영향을 미치면서, 그러한 메모리 회로의 "Chip Select" 선택의 입력에 관한 논리 값을 기입하기 위해 준비한다는 것이 명시되어야 한다.
본 발명에 따르면, 스택을 제작하는 동안, 메모리 회로의 메모리 부분과는 구별되는 별도 구성 장치 내에 그러한 메모리 회로에 관한 논리 값을 기입하기 위한 준비가 이루어진다.
본 발명에 따라 제작되는 메모리 회로 스택은 작동시에 비유효한 하나 이상의 메모리 회로를 구비한다는 것에 주목해야 한다.
따라서, 본 발명은 스택 내의 각각의 메모리 회로에 관한 사용을 위해 그것에 대한 유효성 테스트의 결과의 본질에 관해 아무런 규제를 부과하지 않는다.
앞서 명시된 공지 솔루션과 비교할 때, 작동시에 유효한 하나 이상의 메모리 회로에 의해서 뿐만 아니라 작동시에 비유효한 하나 이상의 메모리 회로에 의해서도 메모리 회로 스택이 제작될 수 있다. 종래 기술의 솔루션과 달리, 스택을 생산하는데 사용되는 어떤 재료도 거부되지 않고, 작동시에 비유효한 것으로서 테스트되는 것을 포함한 재료가 스택을 생산하는데 사용된다. 이 때문에, 스택을 형성하기 위해 작동시에 유효한 메모리 회로를 선택하는 스텝이 구현되지 않는다.
이런 식으로, 본 발명에 따라 메모리 회로의 스택을 제작하는 것은 생산이 좀더 신속하고 비용이 덜 드는데, 비유효한 것으로서 테스트되는 어떠한 메모리 회로도 거부되지 않기 때문이다.
이와 같이, 본 발명의 제조 방법은 스택 생산의 효율성을 개선하면서 스택 내에서 메모리 회로를 식별하고 그에 따라 선택하기 위한 신규한 접근 방법을 제안한다.
다른 태양에 따르면, 본 발명은 메모리 회로 스택 내의 메모리 회로를 어드레싱하는 방법이다.
본 발명에 따르면, 본 방법은, 스택 내의 메모리 회로를 구성하기 위한 장치에서, 어드레스 정보 항목을 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 항목과 비교하는 스텝을 그리고, 어드레스 정보가 메모리 회로의 식별자에 관한 정보에 해당하면, 메모리 회로 유효성 테스트의 결과에 관한 정보 항목을 판독하는 스텝을 구비한다.
메모리 회로는 그것에 특유한 마커 또는 식별자에 의해 마킹된다. 마커는 메모리 회로가 그것의 부분을 형성하는 스택 내에서 메모리 회로를 식별하는데 사용된다.
메모리 회로에 부여된 식별자에 적어도 부분적으로 해당하는 어드레스 정보 항목 때문에 어드레스가 스택 내의 특정 메모리 회로를 식별할 때, 메모리 회로의 유효성에 관한 정보가 판독된다.
메모리 회로의 유효성에 관한 정보는 그것의 식별자에 의해 식별되는 메모리 회로의 메모리 부분이 유효한지 아니면 비유효한지, 다시 말해, 그것이 무결함인지 아니면 반대로 유결함인지를 알려 준다.
마지막으로, 본 발명은 메모리 회로의 스택이다.
좀더 정확하게, 스택은 서로 적층된 적어도 2개의 메모리 회로를 구비한다.
본 발명에 따르면, 각각의 메모리 회로는 스택 내에 각각의 메모리 회로를 구성하기 위한 장치를 구비하는데, 구성 장치는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보를 저장하기 위한 수단을 구비한다.
메모리 회로 구성 장치는 메모리 회로에 대해 내장 또는 외장일 수 있다는 것이 명백하다. 메모리 회로 구성 장치는 그 자신의 제조 동안에 그것과 연관되는 메모리 회로의 구성 가능한 부분을 구성할 수 있다.
이런 식으로, 메모리 회로는, 적당한 메모리 부분과는 별도로, 메모리 회로 내에 "구성" 부분을 구비할 수 있거나, 회로에 대해 외장인 장치와, 구성 장치로서, 연관될 수 있다. "구성" 장치가 첫번째로는 스택을 구성하는 다양한 메모리 회로 사이에서 메모리 회로를 식별하거나 마킹하는데 사용되고, 두번째로는 메모리 회로의 메모리 부분에 대한 작동 상태를 통지하는데 사용된다.
따라서, 메모리 회로를 위한 "구성" 장치가, 구성 모드에서는, 기입하는데 사용된 다음, 작동 모드에서는, 기입 및/또는 판독 모드에서, 메모리 회로의 "메모리" 부분을 어드레싱할 수 있기 이전에, 메모리 회로의 "메모리" 부분을 판독하는데 사용된다는 것을 이해할 수 있을 것이다.
메모리 회로의 유효성은, 메모리 회로의 유효성에 관한 정보가 메모리 회로의 메모리 부분에 대한 정확한 또는 결함있는 기능에 해당하는지의 여부에 따라 확립되거나 확립되지 않는다.
본 발명의 다른 사양 및 이점은, 비제한적인 지시적 실례로써 주어지는, 본 발명의 바람직한 실시예에 대한 설명 및 첨부 도면을 판독하는 것으로부터 드러날 것인데:
- 도 1은, 본 발명에 따른, 메모리 회로의 스택을 제작하는 방법의 실시예에 대한 간략화된 흐름도를 제시하고;
- 도 2는 도 1에 따른 제조 방법에 의해 제작되는 스택의 실시예에 대한 개략적인 단면도를 예시하며;
- 도 3은 도 2의 스택 내에 제공되는 각각의 메모리 회로에 특유한 구성 장치의 실시예에 대한 상세도를 제시한다.
도 1에서 표시된 바와 같이, 메모리 회로의 스택을 제작하는 방법(10)에 대한 실시예가 실례로서 설명된다.
메모리 회로의 각각의 스택 또는 스태킹(stacking)은 서로 적층된 개개의 별도 웨이퍼로부터 기인하는 메모리 회로로 이루어진다.
웨이퍼는 수개의 동시 에칭된 메모리 회로로 이루어진 실리콘 기반 재료의 시트이다. 통상적으로, 웨이퍼는, 그것의 치수 및 각 메모리 회로의 치수에 따라, 최대 수만 개의 메모리 회로를 구비한다.
다음에서 설명되는 제조 방법(10)이 적용될 수 있는 메모리 회로로서, 특별히 다음 유형의 비휘발성 메모리를 예로 들 수 있다.
- EEPROM("Electrically Erasable Programmable Read-Only Memory"의 약어);
- ROM(Read Only Memory"의 약어);
- 플래시;
- FERAM("Ferroelectric Random Access Memory"의 약어); 및
- MRAM("Magnetoresistive Random Access Memory"의 약어)
당연히, 그러한 리스트가 총망라적인 것은 아니다.
방법(10)은, 제시된 실시예에 따르면, 예를 들어, 웨이퍼를 구성하는 메모리 회로만큼 많은 스택을 형성하기 위해, 사용될 각각의 웨이퍼를 준비하는 단계(12)를 구비한다.
메모리 회로의 스택을 제작하는데 사용되는 메모리 회로 웨이퍼는 동일하고 직접적으로 적층 가능하다. 따라서, 결합될 다양한 메모리 회로의 해당 입력 및/또는 출력이 서로 일치하게 하기 위해 웨이퍼를 다른 웨이퍼와 관련해서 이동시켜야 하는 것이 특별히 필요하다.
소정 웨이퍼의 각각의 메모리 회로는 관련 웨이퍼 내에서의 그것의 좌표, 예를 들어, 카르테시안(Cartesian)에 따라 마킹된다.
무엇보다 먼저, 제공되는 웨이퍼를 준비하는 단계(12) 동안, 테스터는 해당 웨이퍼의 모든 메모리 회로를 각각의 메모리 회로의 메모리 부분에 대한 작동시의 유효성과 관련하여 테스트한다(14).
그러한 테스트는, 예를 들어, 공지된 바와 같이, 집적된 메모리 회로의 내부 기능을 자동적으로 확인하는 것으로 주로 이루어지는, "스캔" 또는 ("Built-in Self Test"를 의미하는) "BIST"라고 하는 자체 테스트 장치에 의해서, 전체적으로 또는 부분적으로, 구현된다.
다른 실시예에 따르면, 그러한 테스트는 테스트되는 집적된 메모리 회로에 대해 외부적으로, 다시 말해, 적어도 일부 메모리 어드레스의 입력으로서 소정 값을 전달하는 신호를 발생시킨 다음, 테스트되는 각각의 어드레스에 대해, 출력으로서, 실제로 저장되는 값을 판독할 수 있는 외부 장치로부터 구현된다.
테스트는, 예를 들어, 각각의 메모리 어드레스에 대해, 기입하는 동안, 관련 메모리 회로의 입력으로 소정 패턴에 따라 소정 테스트 값을 송신하고, 관련된 각각의 어드레스에 대해, 판독되는 값을 기입된 값과 비교하는 것으로 이루어진다. 판독되는 정보가 메모리 회로의 메모리 영역에서의 각각의 어드레스에 대해 기입된 정보에 해당하면, 테스트되는 메모리 회로는 작동시에 유효하다. 그렇지 않다면, 다시 말해, 판독되는 정보 중 적어도 1개 항목이 메모리 회로의 메모리 부분의 어드레스에 대해 기입된 정보에 해당하지 않으면, 테스트되는 메모리 회로는 작동시에 비유효하다.
제안된 제조 방법은, 예를 들어, 3차원 웨이퍼에 의해 스태킹 실리콘 재료를 생산하는 기술에 해당되는 "3D SIP"("3D System-In-Package"의 약어)이라고 하는 공지 기술과 호환 가능하다. "3D SIP" 방법은 특별히 웨이퍼를 정렬하고 씰링하는 것에 의해 웨이퍼의 스택을 다같이 적층하고 고정하는 것으로 이루어진다.
웨이퍼는 웨이퍼를 구성하는 메모리 회로만큼 많은 스택의 단일 스테이지를 표현한다.
테스트되는 메모리 회로가 유효할 때, 다시 말해, 정확하게 작동할 때, 1개 비트로 코딩된 소정 값, 예를 들어, 값 "1"이 그것에 부여된다.
테스트되는 메모리 회로가 비유효할 때는, 다시 말해, 부정확하게 작동할 경우에는, 1개 비트로 코딩된 다른 소정 값, 예를 들어, 값 "0"가 그것에 부여된다.
그러한 웨이퍼 당 테스트(test per wafer)가 스택을 구성해야 하는 메모리 회로만큼 많은 웨이퍼에 대해 반복된다.
웨이퍼의 모든 메모리 회로에 대한 테스트의 종료시에, 테스터는 해당하는 모든 유효성 결과에 관련된 웨이퍼에 특유한 전기 이미지(electrical image)를 저장한다. 이를 위해, 사용되는 테스터는 테스터에 대해 내장인 메모리 또는 테스터로부터 액세스 가능한 외장 메모리에, 식별되는 웨이퍼 각각에 대한, 정확하게 또는 부정확하게 작동하는 메모리 회로의 카르테시안 좌표를 저장한다.
저장되는 전기 이미지는 해당 웨이퍼 내의 그리고 테스터의 메모리 또는 테스터에 접속된 메모리 내에서 식별되는 어떠한 메모리 회로의 카르테시안 좌표와 연관된 각각의 메모리 회로에 대한 유효 또는 비유효 특징을 식별한다.
다양한 웨이퍼에 대한 테스트 이후에, 테스터는 테스트될 스택 내에서 제조 순위 번호에 의해 테스트되고 식별되는 모든 웨이퍼의 각각의 메모리 회로의 상태에 대한 3차원(또는 3D) 전기 이미지를 내장 메모리 또는 테스터가 액세스할 수 있는 메모리에 저장한다.
예를 들어, 전자 매핑 데이터 로그(또는 "E-매핑 데이터로그")의 형태로 표현되는 3D 전기 이미지는 공지의 테스트 장비와 호환 가능하다. 따라서, 결과적인 3D 전기 이미지를 이후에 각 스택의 메모리 회로를 구성하는데 사용할 수 있도록 하기 위해 그것을 개조하는 것은 불필요하다.
다음으로는, 테스트되는 각각의 웨이퍼에 대해, 준비 단계(12) 동안, 그것의 메모리 회로를 관통하는 후속 스텝(16) 동안, 데이터에 관한 부분을 위해, 어드레스에 관한 부분을 위해, 메모리 회로의 선택(또는 "Chip Select")에 관한 입력을 위해, 그리고 메모리 회로를 공급하기 위한 적어도 2개의 터미널을 위해, 메모리 부분의 접속 핀 각각에 홀이 형성된다.
관통하는 스텝(16) 동안, 각각의 메모리 회로에서 제공되는 구성 장치에서, 형성될 스택 내의 메모리 회로에 부여될 식별자에 고유한 정보에 관한 하나 이상의 입력에서도 홀이 형성된다.
선택적으로, 여전히 관통하는 스텝(16) 동안, 생산되고 있는 스택 내에 제공되는 웨이퍼의 물리적 순위에 따라, 자체 테스트 장치에서도 홀이 형성된다. 다시 말해, 각각의 자체 테스트 장치에서의 홀은 생산될 스택 내에서의 메모리 회로의 위치에 따라 코딩된다.
각각의 메모리 회로를 구성하기 위한 장치는 구성 장치와 연관되는 메모리 회로를 선택하는 것을 가능하게 한다.
이와 같이 형성되는 홀 또는 홀들은 스택의 형성에 관련된 웨이퍼의 메모리 회로 각각에 관한 구성 장치로의 물리적 액세스를 제공한다.
구성 장치는, 예를 들어, 메모리 회로에 대해 내장이다. 바람직스럽기로는, 구성 장치가 웨이퍼 내의 각각의 메모리 회로의 제조 동안에 제공되는 구성 가능한 하드웨어에 해당한다.
마찬가지로, 여전히 관통하는 스텝(16) 동안, 각각의 메모리 회로에서 제공되는 구성 장치에서, 해당 메모리 회로에 대한 유효성 테스트의 결과에 특유한 정보를 위한 하나 이상의 입력에서도 홀이 형성된다.
표시되지 않은 다른 실시예에 따르면, 웨이퍼 내에 포함되는 메모리 회로를 관통하는 스텝은 웨이퍼의 메모리 회로를 테스트하는 스텝을 선행한다.
일단 각 웨이퍼의 메모리 회로가 준비되고 나면, 즉, 테스트된 다음 관통되고 나면, 스택의 형성에 관한 (표시되지 않은) 다음 단계:
- 메모리 부분 내에 형성된 스루홀은 일치하게 하고 메모리 회로의 구성 부분 내에 형성된 일부 스루홀은 서로 적층되게 하면서, 준비된 상이한 웨이퍼의 메모리 회로를 적층하는 단계;
- 예를 들어, 고정될 웨이퍼 사이에 접착제를 도포하는 것으로 이루어지는, 준비된 웨이퍼를 다같이 고정하는 단계;
- 실리콘 기반 금속과 같은, 전기 전도성 재료에 의해, 최고 웨이퍼(highest wafer)로부터 액세스 가능한 메모리 회로의 메모리 부분 및 구성에 관한 스루홀 및 논 스루홀을 충전하는 단계; 및
- 스택 내의 웨이퍼에 대한 물리적인 어드레스 디코딩에 따라 유선 자체 테스트(wired self-test)를 통해 전기 연속성을 테스트하는 단계 중 적어도 일부로 진행된다.
일단, 앞서 언급된 단계 중 적어도 하나에 의해 보충되는, 스택의 형성에 관련된 웨이퍼의 준비가 끝나고 나면, 각각의 스택에 대해, 스택에 각각의 메모리 회로를 구성하는 단계(18)가 진행된다.
본 발명에 따르면, 구성 단계(18)는, 스택 내에 포함되는 각각의 메모리 회로를 위한 구성 장치 내에, 첫번째로는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보를 그리고 두번째로는 메모리 회로 유효성 테스트의 결과에 관한 정보를 기입하는 스텝(110)을 구비한다.
메모리 회로의 메모리 부분에 대한 입력은 구성 단계 동안의 어떠한 기입에 의해서도 영향받지 않는다. 메모리 회로를 위한 구성 장치만이, 메모리 회로의 메모리 부분에 대한 별도 부분으로서, 구성 단계 동안 영향을 받는다.
관련 정보의 기입 자체는, 예를 들어, 상태 워드(state word) 형태로 프로그램하는 것에 의해 구현될 수 있다.
각 스택의 다양한 메모리 회로에 부여된 식별자에 관한 정보는 테스터의 내장 메모리 내에 또는 테스터로부터 액세스 가능한 외장 메모리에 저장된 3D 전기 이미지에 의해서 공급된다.
마찬가지로, 메모리 회로 각각에 대한 유효성 테스트의 결과에 관한 정보는 테스터의 내장 메모리 내에 또는 테스터로부터 액세스 가능한 외장 메모리에 저장된 3D 전기 이미지에 의해서 공급된다.
이런 식으로, 스택 내에 사용되는 메모리 회로 각각은, 그것이 작동시에 유효한 것으로서 또는 비유효한 것으로서 테스트되었는지 식별 가능하다. 메모리 회로가 그것의 식별자에 의해 스택의 모든 메모리 회로 사이에서 선택될 때, 선택된 메모리 회로는 그것의 작동 유효 상태에 의해 특징지워진다.
메모리 회로 스택의 그러한 제조에 따르면, 적당한 메모리 부분의 각각의 별도 메모리 회로에 대한 내부 부분이나 각각의 메모리 회로의 외부 부분이, 메모리 회로와 연관되면서, 변경된다. 이와 같이, 각각의 메모리 회로의 메모리 부분이 보존되고 그에 따라 하드웨어 태양이나 소프트웨어 태양에 따라 변경되지 않는다.
일단 메모리 회로의 식별자에 그리고 그들의 개개 유효성에 대한 테스트 결과에 특유한 정보의 기입이 각각의 스택에 대해 수행되고 나면, 관련 스택 내의 모든 유효 회로에 관한 총 메모리 용량에 관한 정보를 기입하는 후속 스텝(112)이 진행된다.
그러한 스텝(112) 동안, 스택 내에 포함되고 유효성 테스트의 개별 결과가 작동시에 유효 상태에 해당하는 모든 메모리 회로에 특유한 총 메모리 용량에 관한 정보가 스택 내에 포함되고 유효성 테스트의 결과가 작동시에 유효 상태에 해당하는 제1 메모리 회로의 소정 메모리 어드레스 내에 기입된다. 스택의 메모리 어드레스는, 스택에 특유한 전자 서명으로서, 예를 들어, 이와 같이 구성된 메모리 회로 스택으로부터 액세스 가능한 제1 어드레스이다.
일단 구성 단계가 수행되고 나면, 이와 같이 구성된 메모리 회로의 스택을 분리하기 위해 (표시되지 않은) 웨이퍼 커팅 단계로 진행할 수 있다.
스택 내에서 작동시에 비유효한 것으로 테스트된 단일 메모리 회로는 그것에 대한 액세스가 방지되지 않는다면 스택을 결함있게 한다는 것을 상기할 수 있을 것이다.
작동시에 비유효한 것으로 테스트된 스택의 메모리 회로는 그것에 관한 구성 동안 액세스가 금지됨으로써 어떠한 후속 액세스 시도에 대해서도 "무효화된다".
바람직스럽게도, 스택 생산의 효율성이 개선된다.
다음에서는, 앞서 상술된 제조 방법으로부터 얻어지는 실례에 따른 8개 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H)의 스택(20)이 도 2와 관련하여 설명된다.
도 2는 결과적인 스택(20)을 개략적으로 나타낸다.
본 발명이 기존의 또는 미래의 모든 표준을 준수할 수 있다는 것은 명백하다.
현재의 표준 중에서, 특별히 외부로부터 "Nand" 메모리를 어드레싱하기 위한 소위 JEDEC("Joint Electron Device Engineering Council"의 약어) 표준을 예로 들 수 있다.
JEDEC 표준에 따르면, 공지된 바와 같이, 해당 데이터와 어드레스를 멀티플렉싱하는, 8개 입/출력의 버스(또는 입/출력 데이터/어드레스 버스), 메모리 회로의 선택 입력(또는 약어로 "CS"의 "Chip Select" 또는 약어로 "CE"의 "Chip Enable"), 제어 로직에 관한 6개 입력 핀, 즉, RE(read enable) 핀, WE(write enable) 핀, WP(write protect) 핀, RB(ready/busy information) 핀, ALE(address latch enable) 핀, 및 CLE(command latch enable) 핀, 그리고 GND(earth)를 위한 2개와 공급 전압("Vcc")을 위한 2개를 포함하는 공급에 관한 4개 핀이 제공된다.
예시로써, 공급 전압은 5V, 3V, 또는 1.8V일 수 있다. 당연히, 공급 전압은 이들 값으로만 한정되지 않는다.
바람직스럽기로는, 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 또는 20H)의 스택(20)이 수개의 개개 메모리 회로 웨이퍼의 커팅으로부터 얻어진다.
각각의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 또는 20H)가 웨이퍼의 커팅으로부터 얻어져 스택(20)의 스테이지를 구성한다.
도 2에 표시된 점선의 왼쪽에 배치된 부분은, 각각의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 또는 20H)에 대한, 관련 메모리 회로의 기능 부분, 즉, 적당한 메모리 부분에 해당한다.
각각의 메모리 회로의 메모리 부분은, 스택의 하단에 배치된 메모리 회로(20A)에 대한 것을 제외하면, 입력을 구성하는 각각의 접속 핀과 대향하는 스루홀(22, 24, 26, 28, 및 210), 즉:
- 어드레스 버스에 특유한 "address" 입력,
- 데이터 버스에 특유한 "data" 입력,
- 관련 메모리 회로의 선택에 특유한 ("Chip Select"를 나타내는) "CS" 입력,
- 관련 메모리 회로의 제1 공급 터미널에 특유한 "GND" 입력, 예를 들어, 0V, 및
- 관련 메모리 회로의 제2 공급 터미널에 특유한 "Vcc" 입력을 구비한다.
하위 메모리 회로(20A)의 입력("address", "data", "CS", "GND", 및 "Vcc")은 하위 메모리 회로(20A)의 위쪽에 배치된 각각의 메모리 회로(20B, 20C, 20D, 20E, 20F 및 20G)의 해당 입력에 전기적으로 접속된다.
메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 및 20H)의 입력은 이와 같이 형성되는 스택을 위한 단일 공통 입력("CS")의 단일 메모리 엔티티를 형성하기 위해 결합된다. 공통 입력("CS")에 할당되는 논리 값은 고유하다.
따라서, 공지 솔루션과 달리, 스택 내에서 그것의 "CS" 입력에 의해 선택될 메모리 회로의 논리 값은 변경되지 않는다.
점선의 오른쪽에 배치된 부분은, 각각의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 또는 20H)에 대한, 관련 메모리 회로를 위한 구성 장치에 관한 부분에 해당한다.
스택(20)의 각각의 메모리 회로는 바람직스럽기로는 스택 내에서의 그것의 순위에 해당하는 값에 의해 참조된다. 그에 따라, 스택(20)의 상위 메모리 회로(20H)는, 예를 들어, 8개 메모리 회로에 대한, 이진수 "111"에 해당하는 값 "7"에 의해 참조되는 메모리 회로에 해당한다. 스택(20)의 하위 메모리 회로(20A)는, 예를 들어, 이진수 "000"에 해당하는 값 "0"에 의해 참조되는 메모리 회로에 해당한다.
7개 메모리 회로(20B, 20C, 20D, 20E, 20F, 20G, 및 20H)는, 그들의 개개 구성 장치에서, 첫번째로는 스택 내의 관련 메모리 회로에 부여된 식별자에 대해 그리고 두번째로는 메모리 회로의 유효성 테스트의 결과에 관한 정보에 대해 공유 및/또는 전용되는 적어도 1개 입력에 (메모리 회로를 관통하는 스텝(16) 이후에) 적어도 1개 홀을 구비한다.
구성 장치에서의 관통 홀은 스택(20) 내에서 각각의 메모리 회로에 의해 점유되는 순위로써 접속된다.
다음에서 설명되는 도 3과 관련하여 다양한 입력이 좀더 상세하게 제시된다.
클록 신호("CLK")에 특유한 제1 입력은, 본 실례에서, 모든 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 및 20H)의 구성 장치에 대해 공통이다.
그에 따라, 상위 메모리 회로(20H)는, (도 3과 관련하여 상술되는) 자신의 구성 장치에, 홀(212, 214, 216, 218, 220, 222, 224, 및 226) 및 전기 전도성 입력 터미널(228)을 구비한다. 홀(212, 214, 216, 218, 220, 222, 224, 및 226)은 스택 내의 메모리 회로(20H) 아래쪽에 배치된 메모리 회로에 부여된 식별자에 관한 정보에 대해 공유 및/또는 전용되는 적어도 1개 엔트리 및 메모리 회로(20H) 아래쪽의 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보에 대해 공유 및/또는 전용되는 적어도 1개 엔트리에 대한 물리적 액세스를 제공한다.
예를 들어, 스택(20) 내의 제1 스테이지의 메모리 회로(20A)는 홀은 구비하지 않지만, 스택의 상단으로부터 액세스 가능한 2개 입력을 갖는데, 하나는 클록 신호("CLK")에 특유하고 다른 하나는 그것의 ("Serial Input number 0"를 의미하는) 직렬 입력("SI0")에 관한 것이다. 이들 2개 입력(CLK 및 SI0)은 하위 메모리 회로(20A)를 위한 구성 장치를 구성하는데 필요하다. 좀더 구체적으로, 입력(CLK)은 구성 장치에 클록 신호를 공급하는데 사용된다. 입력(SI0)은 첫번째로는 제1 스테이지의 메모리 회로(20A)에 부여된 식별자를 그리고 두번째로는 제1 스테이지의 메모리 회로(20A)에 대한 유효성 테스트의 결과를 매개 변수화할 수 있게 하는데 사용된다.
스택(20) 내의 제2 스테이지의 메모리 회로(20B)는, 스택(20)의 상단으로부터, 제1 스테이지의 메모리 회로(20A)의 클록 신호(CLK) 및 직렬 입력 0(SI0)를 접속하기 위한 2개 홀을 그리고 제2 스테이지의 메모리 회로(20B)를 위한 구성 장치를 구성하기 위해 클록 신호(CLK), 직렬 입력 0(SI0), 및 직렬 입력 1(SI1)에 관한 3개 입력을 구비한다.
스택(20) 내의 제3 스테이지의 메모리 회로(20C)는, 스택(20)의 상단으로부터, 제2 스테이지의 메모리 회로(20B)의 3개 입력(CLK, SI0, 및 SI1)을 접속하기 위한 3개 홀을 그리고 제3 스테이지의 메모리 회로(20C)를 위한 구성 장치를 구성하기 위해 클록 신호(CLK), 직렬 입력(SI0 및 SI1), 및 직렬 입력 2(SI2)에 관한 4개 입력을 구비한다.
스택(20) 내의 8번째 마지막 스테이지의 메모리 회로(20H)까지 마찬가지로, 상위 메모리 회로(20H)는, 스택(20)의 상단으로부터, 마지막 스테이지의 메모리 회로(20H)보다 낮은 스테이지의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G)에 물리적으로 액세스하기 위한 8개 입력(CLK, SI0 내지 SI6)을 그리고 마지막 스테이지의 메모리 회로(20H)를 위한 구성 장치를 구성하기 위해 클록 신호(CLK), 직렬 입력(SI0 내지 SI6), 및 직렬 입력 7("SI7")에 관한 9개 입력을 구비한다.
홀(212, 214, 216, 218, 220, 222, 224, 및 226)에는, 각각의 메모리 회로의 메모리 부분의 입력과 각각의 메모리 회로를 위한 구성 장치의 입력이 전기적으로 액세스 가능하게 하기 위해, 전기 전도성 재료가 제공된다.
입력은 3차원 좌표 중 하나의 높이 "Z"에서 단락된다. 따라서, 접속을 위해 금속으로 리라우팅하는 기술은 불필요하다.
스택(20)의 각각의 메모리 회로는, 구성 장치에, 해당 전기 전도성 입력 터미널을 통해, 스택(20)의 상단으로부터 액세스 가능한, 2개 입력을 구비하는데, 그 중 하나는 그것에 관한 구성을 위해 그것에 전용된다.
제1 입력, 즉, 클록 신호(CLK)에 관한 입력은 8개 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 및 20H) 모두에 대해 공통이고, 그들의 개개 구성 장치에서, 스택(20)의 외부로부터 액세스 가능하다.
제2 입력, 즉, 직렬 입력(SI)은 각각의 메모리 장치의 구성 장치에서 그것에 대해 특징적이며 스택(20)의 외부로부터 액세스 가능하다.
그에 따라, 하위 메모리 회로(20A) 또는 제1 스테이지의 메모리 회로(20A)는 직렬 입력 0("SI0")을, 제2 스테이지 메모리 회로(20B)는 직렬 입력 1("SI1")을, 제3 스테이지 메모리 회로(20C)는 직렬 입력 2("SI2")를, 제4 스테이지 메모리 회로(20D)는 직렬 입력 3("SI3")을, 제5 스테이지 메모리 회로(20E)는 직렬 입력 4("SI4")를, 제6 스테이지 메모리 회로(20F)는 직렬 입력 5("SI5")를, 제7 스테이지 메모리 회로(20G)는 직렬 입력 6("SI6")을, 그리고 제8 스테이지 메모리 회로(20H)는 직렬 입력 7("SI7")을 구비한다.
마지막 스테이지의 메모리 회로(20H)로부터만 액세스 가능해야 하는 특정 직렬 입력 7("SI7")은 입력 터미널(228)에 의해 서빙된다. 이것이, 마지막 스테이지의 메모리 회로(20H)가, 이 직렬 입력 7("SI7")에 대해, 이 메모리 회로(20H)를 관통하는 홀을 갖지 않는 이유이다.
8개 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 및 20H)는, 예를 들어, 1 기가바이트의 동일한 별도 메모리 용량을 가진다. 이와 같이 형성된 스택(20)은 작동시에 유효한 그리고 스택 내에 포함되는 메모리 회로의 수에 따라 0 기가바이트에서 8 기가바이트의 범위에 미칠 수 있는 총 용량을 가질 수 있다.
결과적인 총 메모리 용량을 판정한 후, 해당 정보는 메모리 부분의 특정한 소정 메모리 영역 또는 페이지, 예를 들어, 이와 같이 형성된 스택의 결과적인 메모리 블록의 하단부로부터 시작하는 제1 유효 메모리 회로의 페이지 "0" 내에 기입되고 저장된다.
메모리 블록은, 적어도 상위 메모리 회로(20H)의 메모리 부분의 입력에 대한 물리적 액세스를 남기면서, 예를 들어, 기존의 소위 본딩 기술을 사용해 캔에 삽입될 수 있다. 스택을 둘러싸는 캔은 메모리 블록으로서 사용되기 위해, 예를 들어, 마이크로프로세서에 또는 LPU(logic processing unit) 등에 결합되도록 준비된다.
제시된 실시예에 따르면, 메모리 회로를 위한 구성 장치에 관한 점선의 오른쪽에 배치된 부분은 메모리 블록의 외부로부터 액세스 가능한 상태로 남겨지지 않는다. 이와 같이, 스택 내에 포함된 메모리 회로에 부여된 식별자에 관한 정보도 그리고 스택 내에 포함된 메모리 회로에 대한 유효성 테스트의 결과에 관한 어떤 정보도 그것에 관한 제조 동안 그것이 구성되고 난 이후에는 변경될 수 없다. 다시 말해, 각각의 메모리 회로에 부여된 식별자 및 그것과 연관된 유효성 테스트 결과의 값은 고정이다.
그러나, 다른 실시예에 따르면, 메모리 회로를 위한 구성 장치에 관한 점선의 오른쪽에 배치된 부분은 메모리 블록의 외부로부터 좀더 적게 액세스 가능하다. 그에 따라, 스택 내에 포함된 메모리 회로에 부여된 식별자에 관한 정보 및/또는 스택 내에 포함된 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보는 그것에 관한 구성 이후에, 다시 말해, 동적으로 변경될 수 있다.
도 3과 관련하여 제시된 바와 같이, 각각의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H)는, 예를 들어, 메모리 회로에 내장된 그것의 메모리 부분과는 별도인 부분을 구비한다. 그러한 별도 부분이 스택(20) 내에서 메모리 회로를 구성하기 위한 장치(30)를 구성한다.
메모리 회로를 구성하기 위한 장치(30)는 2개 입력, 즉, 클록 신호("CLK")에 해당하는 제1 입력(32) 및 메모리 회로에 전용되는 직렬 입력("SIi")에 해당하는 제2 입력(34)을 구비하는데, 여기에서, "i"는 관련 메모리 회로의 스택(20) 내의 순위에 해당한다.
스택 내에서 메모리 회로를 구성하기 위한 장치(30)는:
- 직렬 시프트 레지스터(36),
- 상태 워드를 기입하기 위한 장치(310), 및
- 상태 워드를 위한 메모리 공간(314)을 구비한다.
직렬 시프트 레지스터(36)는 4개의 레지스터 스테이지(361, 362, 363, 및 364)를 구비한다. 레지스터 스테이지의 수는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로 유효성 테스트의 결과에 관한 정보를 코딩하는데 필요한 비트 수와 동일하다.
공지된 바와 같이, 클록 신호에 전용되는 제1 입력(32)은 직렬 시프트 레지스터(36) 내의 저장을 타이밍(timing)하기 위해 4개 스테이지(361, 362, 363, 및 364) 모두에 공통이다.
클록 신호에 전용되는 입력과는 별도로, 처음의 3개 스테이지(361, 362, 363) 각각은 (제1 스테이지만을 위해 표시된) 입력, (표시되지 않은) 그것의 뒤를 잇는 스테이지(362, 363, 및 364)에 접속되는 출력, 및 관련 스테이지의 입력에서 비트 값을 공급하는 다른 출력(3161, 3162, 및 3163)을 구비한다.
클록 신호("CLK")의 각각의 새로운 펄스에서, 스테이지의 입력에 배치된 값이 해당 스테이지의 출력에 복사되고, 입력(SIi)에 배치된 비트 스트림의 비트 값은 직렬 시프트 레지스터(36) 내에서 스테이지에서 스테이지로 전파된다.
클록 신호("CLK")의 제1 펄스 시점(상승 에지 또는 하강 에지)에서, 제1 스테이지(361)는 입력(34;SIi)에 배치된 비트 스트림의 제1 비트 값을 기록하고 그것을 제2 스테이지(362)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3161)에 제시한다.
클록 신호("CLK")의 제2 펄스에서, 제2 스테이지(362)는 제1 스테이지(361)로부터 유래하는 비트 스트림의 제1 비트 값을 기록하고 그것을 제3 스테이지(363)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3162)에 제시한다. 동시에, 제1 스테이지(361)는 입력(34;SIi)으로부터 유래하는 비트 스트림의 제2 비트 값을 기록하고 그것을 제2 스테이지(362)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3161)에 제시한다.
클록 신호("CLK")의 제3 펄스에서, 제3 스테이지(363)는 제2 스테이지(362)로부터 유래하는 비트 스트림의 제1 비트 값을 기록하고 그것을 제4 스테이지(364)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3163)에 제시한다. 동시에, 제2 스테이지(362)는 제1 스테이지(361)로부터 유래하는 비트 스트림의 제2 비트 값을 기록하고 그것을 제3 스테이지(363)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3162)에 제시한다. 병행하여, 제1 스테이지(361)는 입력(34;SIi)으로부터 유래하는 비트 스트림의 제3 비트 값을 기록하고 그것을 제2 스테이지(362)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3161)에 제시한다.
클록 신호("CLK")의 제4 펄스의 끝에서, 제4 스테이지(364)는 제3 스테이지(363)로부터 유래하는 비트 스트림의 제1 비트 값을 기록하고 그것을 상태 워드를 기록하는 장치(310)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3164)에 제시한다. 동시에, 제3 스테이지(363)는 제2 스테이지(362)로부터 유래하는 비트 스트림의 제2 비트 값을 기록하고 그것을 제4 스테이지(364)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3163)에 제시한다. 동시에, 제2 스테이지(362)는 제1 스테이지(361)로부터 유래하는 비트 스트림의 제3 비트 값을 기록하고 그것을 제3 스테이지(363)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3162)에 제시한다. 병행하여, 제1 스테이지(361)는 입력(SIi;34)으로부터 유래하는 비트 스트림의 제4 비트 값을 기록하고 그것을 제2 스테이지(362)에 이용 가능한 출력으로서 그리고 자신의 다른 출력(3161)에 제시한다.
직렬 시프트 레지스터의 각각의 스테이지는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보의 코딩 또는 메모리 회로 유효성 테스트의 결과에 관한 정보의 코딩 부분에 대한 이진값을 일시적으로 기록하기 위한 것이다.
공지된 방식으로, 각각의 메모리 회로의 메모리 부분을 어드레싱하기 위해 적어도 하나의 메모리 어드레스 비트가 제공된다.
스택 내의 메모리 회로에 부여된 식별자에 관한 정보는 메모리 회로의 논리적 및/또는 물리적 순위를 이진 형태로 반영한다. 그러한 정보는 메모리 부분의 어드레스에 특유한 것들에 추가되는 적어도 하나의 어드레스 비트로 코딩된다.
8개의 메모리 회로 스테이지를 구비하는 스택(20)에서, 메모리 회로에 부여된 식별자에 관한 정보는, 예를 들어, 3개의 추가 어드레스 비트로 코딩된다.
예를 들어, 4개 클록 펄스의 끝에서, 제1 스테이지(361)는 제3 어드레스 비트(A3)의 값을, 제2 스테이지(362)는 제2 어드레스 비트(A2)의 값을, 그리고 제3 스테이지(363)는 제1 어드레스 비트(A1)의 값을 기록하기 위한 것이다.
관련 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보는 적어도 1개 비트로 코딩된다.
단일 비트가, 예를 들어, 레지스터(36)의 마지막 스테이지(364)에 일시적으로 저장된 메모리 회로 유효성 테스트의 결과를 코딩하기에 충분할 수 있다.
예를 들어, 4개 클록 펄스 이후에, 제4 스테이지(364)는 관련 메모리 회로의 유효성 테스트의 결과에 관한 비트 값을 기록하기 위한 것이다. 예를 들어, 값 "1"은 해당 메모리 회로가 유효하다는 것을 의미하는 한편, 값 "0"은 그것이 결함이 있다는 것을 의미한다.
레지스터(36)의 마지막 스테이지(364)는 클록 신호(CLK)를 전송하기 위해, 입력(38)을 통해, 상태 워드를 기입하는 장치(310)에 접속된다.
상태 워드를 기입하는 장치(310)는 클록 신호(CLK)의 제4 펄스를 검출하는데 사용된다. 상태 워드를 기입하는 장치(310)는, 상태 워드의 메모리 공간(314)에 접속된 출력(312)에서, 클록 신호(CLK)의 제4 펄스에 대한 검출을 반영하는 신호를 발생시킨다.
상태 워드의 메모리 공간(314)은 바람직스럽기로는 관련 메모리 회로의 메모리 부분 중 특정한 소정 메모리 영역(또는 페이지)이다. 그러한 메모리 영역은, (스택 내에 포함된) 메모리 회로 외부로부터 발행되는 데이터를 저장하기 위해, 작동시에 사용될 메모리 회로의 메모리 부분과는 별도이다.
상태 워드의 메모리 공간(314)은 직렬 시프트 레지스터 내에 포함된 스테이지 수와 동일한 수의 메모리 셀(3141, 3142, 3143, 및 3144)을 구비한다. 메모리 셀(3141, 3142, 3143, 및 3144)은, 소위 확인 입력(validation input)에서, 상태 워드를 기입하기 위한 장치(310)의 출력(312)에 접속된다. 또한, 각각의 메모리 셀(3141, 3142, 3143, 및 3144)은, 개개 입력을 통해, 직렬 시프트 레지스터(36)의 해당 스테이지(361, 362, 363, 및 364)의 출력(3161, 3162, 3163, 및 3164)에 접속된다. 각각의 메모리 셀(3141, 3142, 3143, 및 3144)은, 클록 신호(CLK)의 제4 펄스가 검출될 때 상태 워드를 기입하기 위해 장치(310)의 출력(312)에서 발행되는 확인 신호의 발생시에, 직렬 시프트 레지스터(36)의 해당 스테이지의 출력(3161, 3162, 3163, 및 3164)에 접속된 입력에서 이용 가능한 이진값을 복사하도록 적응된다.
각각의 메모리 셀(3141, 3142, 3143, 및 3144)은 스택 내의 메모리 회로에 부여된 식별자에 관한 정보의 부분이나 관련 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보의 부분을 구성하는 이진값을 저장하도록 설계된다.
클록 신호(CLK)의 제4 펄스가 검출될 때, 제1 셀(3141)은 보충 어드레스의 제3 비트(A3)를, 제2 셀(3142)은 보충 어드레스의 제2 비트(A2)를, 제3 셀(3143)은 관련 메모리 회로에 대한 보충 어드레스의 제1 비트(A1)를, 그리고 제4 셀(3144)은 관련 메모리 회로의 메모리에 대한 유효 또는 비유효 비트 값을 저장한다.
4개 메모리 셀(3141, 3142, 3143, 및 3144)은 상태 워드를 저장하고, 예를 들어, 자신의 값을 각각 저장하는 4개 버퍼를 구성한다. 바람직스럽게도, 이들 4개 메모리 셀(3141, 3142, 3143, 및 3144)은, 일단 구성 단계가 종료되고 나면 고정된다. 4개 메모리 셀(3141, 3142, 3143, 및 3144)은, 예를 들어, 4개의 비휘발성 플래시 셀을 구성한다.
따라서, 상태 워드는, 기존의 메모리 회로 어드레싱 비트와 추가적으로 관련하여, 메모리 회로를 어드레싱하기 위한 정보 항목을 구성하는 4개 비트로 이루어진다.
해당 메모리 회로의 메모리에 대한 유효 또는 비유효 비트 값(V)은 관련 메모리 회로를 선택하는데 또는 그에 반해 선택하지 않는데 사용된다.
스택 내의 각각의 메모리 회로를 구성하기 위한 그러한 장치는 간단한 추가 논리 회로를 구성한다.
다른 실시예에 따르면, 스택 내의 각각의 메모리 회로를 구성하기 위한 장치는 퓨즈 기반 회로에 기초한다. 퓨즈의 수는, 예를 들어, 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로 유효성 테스트의 결과에 관한 정보를 코딩하는데 필요한 비트 수와 동일하다. 전기적으로 닫힌 퓨즈는, 예를 들어, 이진값 "0"에 해당하는 한편, 전기적으로 열린 퓨즈는 이진값 "1"에 해당한다. 자연스럽게, 다른 실시예에 따르면, 반대 관행이 채택될 수 있는데, 다시 말해, 닫힌 퓨즈는 이진값 "1"에 해당하고 열린 퓨즈는 이진값 "0"에 해당한다.
또한, 각각의 메모리 회로는, 자신의 메모리 부분에 특유한 (표시되지 않은) 어드레스 비교기 이외에, 자신의 구성 부분에 특유하며 스택 내의 관련 메모리 회로에 부여된 식별자에 관한 정보에 관한 추가 어드레스 비트 또는 비트들에 관한 (표시되지 않은) 어드레스 비교기를 가진다.
바람직스럽게도, 동일 스택의 유효 메모리 회로에 부여된 식별자에 관한 정보에는 유효 메모리 회로의 구성 동안 연속적인 값들이 제공된다. 다시 말해, 스택 내에서 물리적으로 가장 근접한, 작동시에 유효한 2개 메모리 회로는 연속 값의 식별자를 가진다. 다시 말해, 어쩌면 하나 이상의 비유효 메모리 회로에 의해 분리되는 2개의 유효 메모리 회로는 연속적으로, 즉, 어드레싱 홀이나 불연속없이 어드레싱된다. 작동시에 유효한 적어도 1개 메모리 회로가 존재하자마자, 메모리 회로의 스택은, 해당 스택에서 작동시에 비유효한 메모리 회로의 수가 몇개이든 상관없이, 작동시에 유효한 것으로 테스트되는 메모리 회로 또는 회로들의 연속적인 어드레싱 평면을 형성한다.
상태 워드는 구성 단계 동안, 예를 들어, 스택의 유효성에 대한 최종 테스트 동안, 스택의 메모리 회로를 위한 각각의 구성 장치 내에 기입된다. 최종 테스트는, 예를 들어, 스택 내에 이와 같이 형성된 메모리 공간에 대한 논리 스캔에 의해서 수행된다.
테스터 내에 저장되거나 테스터로부터 액세스 가능한 정보는, 메모리 회로가 작동시에 양호한지 아니면 불량한지에 따라 그리고 스택 내에서 메모리 회로가 차지하는 순위에 따라 기입된다.
예를 들어, 스택의 (하단으로부터 시작하는) 제1 스테이지의 메모리 회로(20A)는, 클록의 4개 펄스 이후에, 니블 "A3A2A1v"에 의해서, 직렬 입력(SI0 내지 SI7)으로 이루어진 직렬 버스의 직렬 입력 0("SI0")를 사용해 구성되는데, 여기에서 유효 비트 V는 니블의 LSB(최하위 비트;least significant bit)를 표현한다. 제1 스테이지의 메모리 회로의 메모리가 유효이면, 니블 "0001"이 이 순서로, 제1 기입에서, 제1 스테이지의 메모리 회로(20A)를 위한 구성 장치의 4개 메모리 셀에 기입된다. 제1 스테이지의 메모리 회로의 메모리가 비유효이면, 니블 "0000"이 이와 동일한 순서로 제1 기입에서 제1 스테이지의 메모리 회로(20A)를 위한 구성 장치의 4개 메모리 셀에 기입된다.
제1 스테이지의 메모리 회로를 위한 구성 장치가 구성될 때, 스택의 다른 7개 메모리 회로에 특유한 다른 7개 구성 장치 또한, 기입시에, 동시에, 영향을 받는다. 그러나, 해당 구성 장치에 기입된 7개 니블 값은 그것에 관한 개개 구성 동안 중복 기입되어 그후에 교체될 것이다.
다음은, 스택의 제2 스테이지의 메모리 회로(20B)가, 4개의 클록 펄스 이후에, 유효 비트 V가 니블의 최하위 비트를 표현하는 니블 "A3A2A1V"에 의해서, 직렬 버스의 직렬 입력 1("SI1")을 사용해 그것이 구성되는 차례이다. 제2 스테이지의 메모리 회로(20B)의 메모리가 유효이고 제1 스테이지의 메모리 회로(20A)의 메모리가 유효이면, 니블 "0011"이 이 순서로, 제2 기입 동안, 제2 스테이지의 메모리 회로(20B)를 위한 구성 장치의 4개 메모리 셀에 기입된다.
제1 스테이지의 메모리 회로는 비유효이고 제1 스테이지의 메모리 회로(20A)는 유효이면, 니블 "0010"이 이와 동일한 순서로 제2 기입 시점에서 기입된다. 제2 스테이지의 메모리 회로(20B)를 위한 구성 장치 내의 니블의 제2 기입시에, 제1 기입 동안 앞서 구성된 니블은 제2 기입에 의해 기입되는 니블로써 업데이트된다. 제1 스테이지의 메모리 회로(20A)를 위한 구성 장치 내의 제1 기입 동안 기입된 니블은 변함이 없으므로 니블 "0001"과 동일하다.
한편 제1 스테이지의 메모리 회로(20A)의 메모리는 비유효이고 제2 스테이지의 메모리 회로(20B)의 메모리는 유효이면, 니블 "0000"이 제2 스테이지의 메모리 회로(20B)를 위한 구성 장치의 4개 메모리 셀 내에 확립된다. 이는 제2 스테이지의 메모리 회로(20B)가 스택의 하단으로부터 시작하는 유효 메모리 회로의 제1 유효 어드레스를 구성하기 때문이다.
그리고, 이는 스택의 제1 및 제2 스테이지의 메모리 회로 위쪽에 배치된 메모리 회로의 구성을 위해 지속된다.
스택 내에 제공되는 메모리 회로를 위한 각각의 구성 장치에 대한 바람직한 실시예에 따르면, 구성 장치가 기능 모드에서는 작동하지 않는데, 다시 말해, 구성 장치의 고유한 메모리 셀에 기입된 상태 워드의 값을 변경하기 위해 구성 장치를 전기적으로 액세스할 수 없다. 이를 위해, 스택의 각각의 메모리 회로의 메모리 부분에 전기적으로 접속되는, 마이크로프로세서 또는 LPU(logic processor unit)와 같은, 어떠한 외장 엔티티도 관련 메모리 회로의 구성 부분에는 배선되지 않는다. 당연히, 기입된 워드 값이, 스택 외부로부터의 판독 모드에서는, 액세스 가능한 상태를 유지한다.
다른 실시예에 따르면, 스택 내에 제공되는 메모리 회로를 위한 각각의 구성 장치가 동작 모드에서도 작동하는데, 다시 말해, 구성 장치의 고유한 메모리 셀에 기입된 상태 워드의 값을 동적으로 변경하기 위해 구성 장치를 전기적으로 액세스할 수 있다. 이를 위해, 스택의 각각의 메모리 회로의 메모리 부분에 전기적으로 접속되는, 마이크로프로세서 또는 LPU와 같은, 어떠한 외장 엔티티가 관련 메모리 회로의 구성 부분에도 접속된다. 이 유형의 다른 실시예는 스택을 구성하는 적어도 하나의 메모리 회로가, 예를 들어, 기입 및/또는 판독 모드에서의 과도한 스트레싱(stressing) 이후에, 비유효화되는 스택을 위해 유리하다는 것을 입증한다.
그러한 실시예에 따르면, 메모리 회로의 메모리가 비유효화되자마자, 스택의 전자 서명도 스택의 나머지 유효한 메모리 회로의 메모리 공간에 대한 합에 해당하는 값으로써 업데이트된다. 그러한 모드에서는, 특히 어드레스 변환을 수행하고 기능 모드에서 비유효한 것으로서 검출되는 각각의 메모리 회로는 더 이상 어드레싱되지 않도록 관리하는 것에 의해, 소프트웨어 방식으로 계정해야 하는 스택에 접속된 외장 엔티티를 위해 어드레싱 홀이 등장한다.
그에 따라, 소정 스택의 하단으로부터 시작해, 스택(20) 내의 제1 유효 메모리 회로에는 어드레싱 이진값 "000" 및 그것에 관한 확인을 위한 값 "1"이 부여된다.
확인 비트에 의해 보충되는 3개의 추가 어드레스 비트에 의해 형성되는 그러한 어드레싱 모드 때문에, 스택을 구성하는 어떠한 결함 메모리 회로도 분리할 수 있고 그에 따라 그것을 어드레싱하지 않을 수 있다.
스택의 모든 메모리 회로가 유효하다면, 메모리 회로의 논리적 순위는 추가 어드레스 비트가 관찰될 때의 그것의 스택 내에서의 물리적 순위와 일치한다는 것에 주목해야 한다.
일단 스택의 메모리 회로가 구성되고 나면, 그것에 관한 메모리 부분을 위해 유효한 것으로서 참조되는 메모리 회로 또는 회로들만이 그들의 개개 메모리 부분을 액세스하기 위해 어드레싱된다는 것을 이해할 수 있을 것이다.
스택 내의 메모리 회로를 어드레싱하기 위해, 어드레스 정보가, 무엇보다 먼저, 작동시에, 3개의 추가 어드레스 비트(A3A2A1)의 값에 의해 형성되는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보와 비교된다.
그 다음, 어드레스 정보가 스택 내의 메모리 회로에 부여된 식별자에 관한 정보와 일치하면, 추가 비트(V)의 값에 의해 형성되는 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보가 판독된다.
판독된 추가 비트(V)의 값이 선택된 메모리 회로를 위한 유효 메모리 부분에 부여된 것에 해당하면, 그것에 할당되었던 3개의 추가 어드레스 비트(A3A2A1)에 의해 선택되고 식별되는 메모리 회로의 메모리 공간에서의 어떠한 어드레스에 대한 액세스도 가능해진다.
반대의 경우로서, 다시 말해, 판독된 추가 비트(V)의 값이 선택된 메모리 회로를 위해 비유효한 메모리 부분에 부여된 것에 해당하면, 그것에 할당되었던 3개의 추가 어드레스 비트(A3A2A1)에 의해 선택되고 식별되는 메모리 회로의 메모리 공간에서의 어떠한 어드레스에 대한 액세스도 금지된다.
그러한 경우, 그것의 식별자에 의해 마킹되는 메모리 회로는 비유효하거나 결함이 있는 것으로서 참조되는데, 다시 말해, 그와 같은 메모리 부분은 기능하지 않으며, 그러한 메모리 회로를 선택하는 것은 불가능하다. 메모리 회로의 비유효 메모리 부분에 대한 어드레싱은 판독 및/또는 기입 모드에서 금지된다. 다음으로, 결함이 있는 경우 판독을 위해서도 기입을 위해서도 그것의 메모리 부분에 액세스하는 것은 불가능하다.

Claims (17)

  1. 메모리 회로의 스택을 제작하는 방법(10)으로서 - 상기 방법은 적어도 2개의 메모리 회로의 유효성을 테스트하는 스텝(14)을 포함함 -,
    각각의 메모리 회로를 구성하는 단계(18)로서, 스택 내에 포함된 각각의 메모리 회로를 위한 구성 장치 내에, 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보를 기입하는 스텝(110)를 포함하는 단계(18)
    를 포함하고,
    상기 스택의 적어도 2개의 메모리 회로는 적어도 2개의 별도 웨이퍼로부터 유래하고,
    상기 방법은 각각의 웨이퍼를 준비하는 단계(12)로서, 상기 메모리 회로를 위한 구성 장치에서, 각각의 메모리 회로를 관통(pierce)하는 스텝(16)을 포함하는 단계(12)를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서,
    상기 웨이퍼들 각각은 적어도 2개의 메모리 회로를 포함하는, 방법.
  3. 삭제
  4. 제1항에 있어서,
    각각의 메모리 회로를 관통하는 스텝(16)은, 그것의 구성 장치에서,
    스택 내의 메모리 회로에 부여된 식별자에 관한 정보에게, 그리고
    메모리 회로에 대한 유효성 테스트의 결과에 관한 정보에게 전용되는 적어도 1개 입력에서 적어도 1개 홀을 관통하는 것으로 이루어지는 방법.
  5. 제4항에 있어서,
    구성 장치에서의 메모리 회로의 관통은 메모리 회로가 스택 내에서 차지하는 순위에 의존하는 방법.
  6. 제1항, 제2항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    스택 내에 포함되고 또한 유효성 테스트의 결과가 유효 상태에 대응하는 메모리 회로의 소정 메모리 어드레스 내에, 스택 내에 포함되고 또한 유효성 테스트의 개별 결과가 유효 상태에 대응하는 전체 메모리 회로 또는 회로들에 관련한 총 메모리 용량에 관한 정보를 기입하는 스텝(112)을 포함하는 방법.
  7. 제2항, 제4항 또는 제5항 중 어느 한 항에 있어서,
    구성 장치에서 각각의 메모리 회로 내에 형성된 적어도 1개 홀에 따라 적어도 2개 웨이퍼의 메모리 회로들을 적층(superimpose)하는 단계,
    상기 적어도 2개 웨이퍼를 다같이 고정하는 단계,
    전기 전도성 재료에 의해, 각각의 메모리 회로 내에 형성된 적어도 1개 홀을 충전하는 단계, 및
    상기 적어도 2개 웨이퍼를 커팅하는 단계 - 이 커팅 단계는 메모리 회로들의 적어도 2개 스택을 분리함 - 를 포함하는 그룹에 속하는 단계들 중 적어도 일부를 포함하는 방법.
  8. 삭제
  9. 삭제
  10. 서로의 위에 적층된 적어도 2개의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H)를 포함하는 메모리 회로의 스택(20)으로서,
    각각의 메모리 회로는 스택 내의 메모리 회로를 위한 구성 장치(30)를 포함하고,
    구성 장치는,
    스택 내의 메모리 회로에 부여된 식별자에 관한 정보, 및
    메모리 회로에 대한 유효성 테스트의 결과에 관한 정보
    를 저장하기 위한 수단(36, 310, 314)을 포함하고,
    상기 메모리 회로 각각은 상기 메모리 회로의 구성 장치(30)에서 적어도 1개의 홀(hole)에 의해 관통(pierce)되는 것을 특징으로 하는 스택.
  11. 제10항에 있어서,
    스택 내의 메모리 회로에 부여된 식별자에 관한 정보는 적어도 하나의 추가 어드레스 비트로 코딩되는 스택.
  12. 제10항 또는 제11항에 있어서,
    메모리 회로에 대한 유효성 테스트의 결과에 관한 정보는 적어도 1개 비트로 코딩되는 스택.
  13. 서로의 위에 적층된 적어도 2개의 메모리 회로(20A, 20B, 20C, 20D, 20E, 20F, 20G, 20H)를 포함하는 메모리 회로의 스택(20)으로서,
    각각의 메모리 회로가 스택 내의 메모리 회로를 위한 구성 장치(30)를 구비하고,
    구성 장치는,
    스택 내의 메모리 회로에 부여된 식별자에 관한 정보, 및
    메모리 회로에 대한 유효성 테스트의 결과에 관한 정보
    를 저장하기 위한 수단(36, 310, 314)을 포함하고,
    스택 내의 메모리 회로에 부여된 식별자에 관한 정보는 적어도 하나의 추가 어드레스 비트로 코딩되고,
    메모리 회로에 대한 유효성 테스트의 결과에 관한 정보는 적어도 1개 비트로 코딩되고,
    구성 장치는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보와 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보에 전용되는 적어도 1개 입력을 포함하고,
    상기 메모리 회로 각각은 상기 메모리 회로의 구성 장치(30)에 있어서 상기 적어도 1개의 입력에서 적어도 1개의 홀(hole)에 의해 관통(pierce)되는 것을 특징으로 하는 스택.
  14. 제13항에 있어서,
    구성 장치는 상태 워드의 메모리 공간을 구비하고,
    상태 워드의 메모리 공간은 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보를 저장하기 위한 것인 스택.
  15. 제13항에 있어서,
    구성 장치는 적어도 2개 퓨즈를 포함하고, 퓨즈의 수는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보 및 메모리 회로에 대한 유효성 테스트의 결과에 관한 정보를 코딩하는데 필요한 비트 수와 동일하고, 전도 퓨즈(conducting fuse)는 소정 비트 값에 대응하며, 오픈 퓨즈(open fuse)는 다른 비트 값에 대응하는 스택.
  16. 제10항, 제11항 및 제13항 내지 제15항 중 어느 한 항에 있어서,
    스택의 각각의 메모리 회로는 스택 내의 메모리 회로에 부여된 식별자에 관한 정보에 대하여 적어도 하나의 어드레스 비교기를 포함하는 스택.
  17. 적어도 하나의 메모리 블록을 포함하는 전자 장치로서,
    상기 적어도 하나의 메모리 블록은 청구항 제10항, 제11항 및 제13항 내지 제15항 중 어느 한 항에 따른 적어도 하나의 스택을 포함하는 것을 특징으로 하는 전자 장치.
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