JP2003016798A - メモリテスト方法および多層メモリ - Google Patents
メモリテスト方法および多層メモリInfo
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Abstract
(57)【要約】
【課題】 テストの結果、ＳＲＡＭが不良であった場合
に、不良内容を後に把握できるようにする。 【解決手段】 第１のメモリチップと、不揮発性の第２
のメモリチップとがパッケージ化された多層メモリにお
いて、第１のメモリチップをテストするステップと、前
記第１のメモリチップのテストの結果が不良か否かを判
定するステップと、前記第２のメモリチップに、前記第
１のメモリチップのテストの結果が不良であることを示
す不良情報を格納するステップとからなるメモリテスト
方法を提供する。
に、不良内容を後に把握できるようにする。 【解決手段】 第１のメモリチップと、不揮発性の第２
のメモリチップとがパッケージ化された多層メモリにお
いて、第１のメモリチップをテストするステップと、前
記第１のメモリチップのテストの結果が不良か否かを判
定するステップと、前記第２のメモリチップに、前記第
１のメモリチップのテストの結果が不良であることを示
す不良情報を格納するステップとからなるメモリテスト
方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体を集積した
半導体集積装置に関する。より具体的には、本発明は、
半導体の試験に際して有用な半導体集積装置に関する。
半導体集積装置に関する。より具体的には、本発明は、
半導体の試験に際して有用な半導体集積装置に関する。
【０００２】
【従来の技術】半導体集積装置は、近年、集積度の向上
および高速化が著しく、それに伴い高い信頼性が要求さ
れている。高い信頼性を実現するために、半導体集積装
置は、製造後、出荷前に多くの項目について試験が行わ
れている。不良と判断された場合にはその半導体集積装
置は排除され、その不良原因は後の製造へも反映され
る。半導体集積装置を量産する段階では、ファイナルテ
ストと称される量産試験が行われる。以下、フラッシュ
メモリおよびスタティックランダムアクセスメモリ（以
下、「ＳＲＡＭ」という）を備えた半導体記憶装置を例
に説明する。
および高速化が著しく、それに伴い高い信頼性が要求さ
れている。高い信頼性を実現するために、半導体集積装
置は、製造後、出荷前に多くの項目について試験が行わ
れている。不良と判断された場合にはその半導体集積装
置は排除され、その不良原因は後の製造へも反映され
る。半導体集積装置を量産する段階では、ファイナルテ
ストと称される量産試験が行われる。以下、フラッシュ
メモリおよびスタティックランダムアクセスメモリ（以
下、「ＳＲＡＭ」という）を備えた半導体記憶装置を例
に説明する。
【０００３】図６は、ファイナルテストの処理フローを
示すフローチャートである。ファイナルテストは周知の
試験装置を用いて行われる。このフローチャートに示す
ように、フラッシュメモリをテストし（ステップＳ６
１）、ステップＳ６２の判定の結果、何らかの不良を示
す場合には不良のカテゴリ分類（ステップＳ６３）の
後、テストを終了する。同様に、ＳＲＡＭについてもテ
ストを行い（ステップＳ６４）、ステップＳ６５の判定
の結果、何らかの不良を示す場合にはカテゴリ分類（ス
テップＳ６６）の後、テストを終了する。このように、
試験を行なった結果が不良と判断された時点でカテゴリ
を分類しテストは終了する。
示すフローチャートである。ファイナルテストは周知の
試験装置を用いて行われる。このフローチャートに示す
ように、フラッシュメモリをテストし（ステップＳ６
１）、ステップＳ６２の判定の結果、何らかの不良を示
す場合には不良のカテゴリ分類（ステップＳ６３）の
後、テストを終了する。同様に、ＳＲＡＭについてもテ
ストを行い（ステップＳ６４）、ステップＳ６５の判定
の結果、何らかの不良を示す場合にはカテゴリ分類（ス
テップＳ６６）の後、テストを終了する。このように、
試験を行なった結果が不良と判断された時点でカテゴリ
を分類しテストは終了する。
【０００４】
【発明が解決しようとする課題】ＳＲＡＭメモリがファ
イナルテストで不良と判定された場合、ＳＲＡＭメモリ
への通電を一度ＯＦＦするとデータは揮発してしまうの
で、電源を切断した後に改めて不良ＳＲＡＭを再テスト
しても不良状態を再現させるのは難しい。よって後に不
良状態を把握できない。
イナルテストで不良と判定された場合、ＳＲＡＭメモリ
への通電を一度ＯＦＦするとデータは揮発してしまうの
で、電源を切断した後に改めて不良ＳＲＡＭを再テスト
しても不良状態を再現させるのは難しい。よって後に不
良状態を把握できない。
【０００５】本発明の目的は、テストの結果、ＳＲＡＭ
が不良であった場合に、不良内容を後に把握できるよう
にすることである。さらに、不良内容とその不良が生じ
ているＳＲＡＭとを容易に特定することである。
が不良であった場合に、不良内容を後に把握できるよう
にすることである。さらに、不良内容とその不良が生じ
ているＳＲＡＭとを容易に特定することである。
【０００６】
【課題を解決するための手段】本発明のメモリテスト方
法は、第１のメモリチップと、不揮発性の第２のメモリ
チップとがパッケージ化された多層メモリにおいて、第
１のメモリチップをテストするステップと、前記第１の
メモリチップのテストの結果が不良か否かを判定するス
テップと、前記第２のメモリチップに、前記第１のメモ
リチップのテストの結果が不良であることを示す不良情
報を格納するステップとからなるメモリテスト方法であ
り、これにより上記目的が達成される。
法は、第１のメモリチップと、不揮発性の第２のメモリ
チップとがパッケージ化された多層メモリにおいて、第
１のメモリチップをテストするステップと、前記第１の
メモリチップのテストの結果が不良か否かを判定するス
テップと、前記第２のメモリチップに、前記第１のメモ
リチップのテストの結果が不良であることを示す不良情
報を格納するステップとからなるメモリテスト方法であ
り、これにより上記目的が達成される。
【０００７】前記不良情報は、不良とされた前記テスト
の種別を表す種別番号、または、動作不良のアドレスで
あってもよい。
の種別を表す種別番号、または、動作不良のアドレスで
あってもよい。
【０００８】前記第１のメモリチップは揮発性のメモリ
チップであってもよい。
チップであってもよい。
【０００９】前記揮発性のメモリチップは、スタティッ
クランダムアクセスメモリ、ダイナミックランダムアク
セスメモリ、または、モバイルＲＡＭのメモリチップで
あってもよい。
クランダムアクセスメモリ、ダイナミックランダムアク
セスメモリ、または、モバイルＲＡＭのメモリチップで
あってもよい。
【００１０】本発明の多層メモリは、第１のメモリチッ
プと、不揮発性の第２のメモリチップとがパッケージ化
された多層メモリであって、不揮発性の前記第２のメモ
リチップには、前記第１のメモリチップのテストの結果
が不良であることを示す不良情報が格納されている多層
メモリであり、これにより上記目的が達成される。
プと、不揮発性の第２のメモリチップとがパッケージ化
された多層メモリであって、不揮発性の前記第２のメモ
リチップには、前記第１のメモリチップのテストの結果
が不良であることを示す不良情報が格納されている多層
メモリであり、これにより上記目的が達成される。
【００１１】前記不良情報は、不良とされた前記テスト
の種別を表す種別番号、または、動作不良のアドレスで
あってもよい。
の種別を表す種別番号、または、動作不良のアドレスで
あってもよい。
【００１２】前記第１のメモリチップは揮発性のメモリ
チップであってもよい。
チップであってもよい。
【００１３】前記揮発性のメモリチップは、スタティッ
クランダムアクセスメモリ、ダイナミックランダムアク
セスメモリ、または、モバイルＲＡＭのメモリチップで
あってもよい。
クランダムアクセスメモリ、ダイナミックランダムアク
セスメモリ、または、モバイルＲＡＭのメモリチップで
あってもよい。
【００１４】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施の形態を説明する。
明の実施の形態を説明する。
【００１５】まず本発明の特徴は、フラッシュメモリＩ
Ｃチップ（以下「フラッシュメモリ」という）とスタテ
ィックランダムアクセスメモリＩＣチップ（以下「ＳＲ
ＡＭ」という）とを多層化して１パッケージ化し、その
上で、当該ＳＲＡＭの試験の判定結果が不良であった場
合に、不良情報を同パッケージ内のフラッシュメモリに
記録することにある。これにより試験終了後でも不良内
容を容易に把握できる。フラッシュメモリとＳＲＡＭと
を多層化して１パッケージ化することにより、フラッシ
ュメモリに不良情報が記録されているパッケージのＳＲ
ＡＭは不良であると容易に特定できる。これは、例えば
フラッシュメモリとＳＲＡＭとが別個に離れて存在する
場合と比較すると、不良情報および不良ＳＲＡＭの特定
が非常に容易になる。
Ｃチップ（以下「フラッシュメモリ」という）とスタテ
ィックランダムアクセスメモリＩＣチップ（以下「ＳＲ
ＡＭ」という）とを多層化して１パッケージ化し、その
上で、当該ＳＲＡＭの試験の判定結果が不良であった場
合に、不良情報を同パッケージ内のフラッシュメモリに
記録することにある。これにより試験終了後でも不良内
容を容易に把握できる。フラッシュメモリとＳＲＡＭと
を多層化して１パッケージ化することにより、フラッシ
ュメモリに不良情報が記録されているパッケージのＳＲ
ＡＭは不良であると容易に特定できる。これは、例えば
フラッシュメモリとＳＲＡＭとが別個に離れて存在する
場合と比較すると、不良情報および不良ＳＲＡＭの特定
が非常に容易になる。
【００１６】図１は、ＳＲＡＭ２とフラッシュメモリ４
とを同一パッケージに搭載した多層メモリＩＣ６（以
下、「多層メモリ６」という）を示す。多層メモリ６
は、外部回路等との電気的接続を確保するためのピン８
を有する。図には２本だけ示すが、実際は２本に限られ
ない。ＳＲＡＭ２は、４〜６個のトランジスタで構成さ
れたメモリセルを有し、通電している間は、記憶動作保
持（リフレッシュ）の必要はないため高速動作が可能な
メモリであるが、通電しなくなると記憶内容は保持され
ない揮発性メモリである。ＳＲＡＭ２は、外部との電気
的な接続を確保するためのワイヤ２１を有する。フラッ
シュメモリ４は、電気的にチップ単位またはブロック単
位で消去・再書込み可能な読出し専用の不揮発性メモリ
である。フラッシュメモリ４には、ＳＲＡＭ２のテスト
結果である不良情報（後述）以外のデータが書き込まれ
てもよい。フラッシュメモリ４も同様に、外部との電気
的な接続を確保するためのワイヤ４１を有する。
とを同一パッケージに搭載した多層メモリＩＣ６（以
下、「多層メモリ６」という）を示す。多層メモリ６
は、外部回路等との電気的接続を確保するためのピン８
を有する。図には２本だけ示すが、実際は２本に限られ
ない。ＳＲＡＭ２は、４〜６個のトランジスタで構成さ
れたメモリセルを有し、通電している間は、記憶動作保
持（リフレッシュ）の必要はないため高速動作が可能な
メモリであるが、通電しなくなると記憶内容は保持され
ない揮発性メモリである。ＳＲＡＭ２は、外部との電気
的な接続を確保するためのワイヤ２１を有する。フラッ
シュメモリ４は、電気的にチップ単位またはブロック単
位で消去・再書込み可能な読出し専用の不揮発性メモリ
である。フラッシュメモリ４には、ＳＲＡＭ２のテスト
結果である不良情報（後述）以外のデータが書き込まれ
てもよい。フラッシュメモリ４も同様に、外部との電気
的な接続を確保するためのワイヤ４１を有する。
【００１７】ワイヤ２１およびワイヤ４１は、ピン８と
接続されている。ＳＲＡＭ２またはフラッシュメモリ４
のいずれにアクセスするかは、例えば、図示されないデ
コーダが指定するアドレス入力の特定のビットがハイレ
ベルかローレベルかで識別できる。
接続されている。ＳＲＡＭ２またはフラッシュメモリ４
のいずれにアクセスするかは、例えば、図示されないデ
コーダが指定するアドレス入力の特定のビットがハイレ
ベルかローレベルかで識別できる。
【００１８】図示されるように、ＳＲＡＭ２およびフラ
ッシュメモリ４は積層されているので、平面状に並べて
配置するよりも面積が小さくなり、かつピン８に接続す
るためのワイヤ２１、４１の長さも短くできる。本発明
では、多層メモリ６に新たな回路を付加することなく、
所定のメモリテスト方法でのみ上述の目的を達成するも
のである。
ッシュメモリ４は積層されているので、平面状に並べて
配置するよりも面積が小さくなり、かつピン８に接続す
るためのワイヤ２１、４１の長さも短くできる。本発明
では、多層メモリ６に新たな回路を付加することなく、
所定のメモリテスト方法でのみ上述の目的を達成するも
のである。
【００１９】本発明の主な特徴は以下のとおりである。
多層メモリ６を試験すると、多層メモリ６ごとにＳＲＡ
Ｍ２の試験結果が異なる。したがって、得られるＳＲＡ
Ｍ２の不良情報も異なる。この異なるＳＲＡＭ２の不良
情報を、対応する各フラッシュメモリ４に記録させるた
め、取得したＳＲＡＭ試験の不良情報を、その不良情報
をフラッシュメモリに書き込む。このとき、１つのテス
トプログラムにて全数に（すべての多層メモリに）対応
することができるようにした。
多層メモリ６を試験すると、多層メモリ６ごとにＳＲＡ
Ｍ２の試験結果が異なる。したがって、得られるＳＲＡ
Ｍ２の不良情報も異なる。この異なるＳＲＡＭ２の不良
情報を、対応する各フラッシュメモリ４に記録させるた
め、取得したＳＲＡＭ試験の不良情報を、その不良情報
をフラッシュメモリに書き込む。このとき、１つのテス
トプログラムにて全数に（すべての多層メモリに）対応
することができるようにした。
【００２０】図２は、本実施の形態によるファイナルテ
ストの処理フローを示すフローチャートである。このフ
ローは、コンピュータを含む試験装置（図示せず）にお
いてコンピュータにより実行されるプログラムの処理で
ある。処理が開始されると、まずフラッシュメモリをテ
ストする（ステップＳ２１）。その結果、異常があるか
否かを判断する（ステップＳ２２）。異常がある場合に
はカテゴリの分類を行って（ステップＳ２３）、テスト
を終了する。すなわち、多層メモリ６（図１）のテスト
はこれ以上行われない。一方、異常がない場合（ステッ
プＳ２２のＮＯの場合）には、次はＳＲＡＭをテストす
る（ステップＳ２４）。テストは、書き込み／読み出し
動作、書き込み／読み出し速度等の、複数の種別にわた
って行われる。テストの結果、異常があるか否かを判断
する（ステップＳ２５）。異常がない場合（ステップＳ
２５のＮＯの場合）には、カテゴリの分類を行って（ス
テップＳ２９）、テストを終了する。
ストの処理フローを示すフローチャートである。このフ
ローは、コンピュータを含む試験装置（図示せず）にお
いてコンピュータにより実行されるプログラムの処理で
ある。処理が開始されると、まずフラッシュメモリをテ
ストする（ステップＳ２１）。その結果、異常があるか
否かを判断する（ステップＳ２２）。異常がある場合に
はカテゴリの分類を行って（ステップＳ２３）、テスト
を終了する。すなわち、多層メモリ６（図１）のテスト
はこれ以上行われない。一方、異常がない場合（ステッ
プＳ２２のＮＯの場合）には、次はＳＲＡＭをテストす
る（ステップＳ２４）。テストは、書き込み／読み出し
動作、書き込み／読み出し速度等の、複数の種別にわた
って行われる。テストの結果、異常があるか否かを判断
する（ステップＳ２５）。異常がない場合（ステップＳ
２５のＮＯの場合）には、カテゴリの分類を行って（ス
テップＳ２９）、テストを終了する。
【００２１】異常がある場合（ステップＳ２５のＹＥＳ
の場合）には、ＳＲＡＭ２（図１）の不良情報をフラッ
シュメモリ４（図１）に書き込む処理を行う。具体的に
は、まずＳＲＡＭ２（図１）の不良情報が取得される
（ステップＳ２６）。ここでいう不良情報には、不良テ
スト番号、および、不良内容が含まれる。不良テスト番
号は、不良であったテストの種別番号を表す。例えば、
書き込みが失敗した場合の書き込みテストを表す種別番
号である。一方、不良内容は、例えば、書き込みが失敗
した場合のアドレスや、多層メモリ６（図１）の温度が
所定値以上になった場合の当該温度である。不良情報が
取得できれば、次にその不良情報をフラッシュメモリに
書き込む（ステップＳ２８）。書き込み処理の具体的な
内容は、図３〜５を参照して後述する。その後はカテゴ
リ分類を行ってテストを終了する。このようにＳＲＡＭ
２（図１）の不良情報をフラッシュメモリ４（図１）に
書き込むことで、後に当初の不良を詳細に把握すること
ができる。
の場合）には、ＳＲＡＭ２（図１）の不良情報をフラッ
シュメモリ４（図１）に書き込む処理を行う。具体的に
は、まずＳＲＡＭ２（図１）の不良情報が取得される
（ステップＳ２６）。ここでいう不良情報には、不良テ
スト番号、および、不良内容が含まれる。不良テスト番
号は、不良であったテストの種別番号を表す。例えば、
書き込みが失敗した場合の書き込みテストを表す種別番
号である。一方、不良内容は、例えば、書き込みが失敗
した場合のアドレスや、多層メモリ６（図１）の温度が
所定値以上になった場合の当該温度である。不良情報が
取得できれば、次にその不良情報をフラッシュメモリに
書き込む（ステップＳ２８）。書き込み処理の具体的な
内容は、図３〜５を参照して後述する。その後はカテゴ
リ分類を行ってテストを終了する。このようにＳＲＡＭ
２（図１）の不良情報をフラッシュメモリ４（図１）に
書き込むことで、後に当初の不良を詳細に把握すること
ができる。
【００２２】図３は、フラッシュメモリ４（図１）への
不良テスト情報（不良テスト番号）の書き込み処理のフ
ローを示すフローチャートである。このフローもまた、
コンピュータにより実行可能なプログラムの処理として
実現される。このテスト番号は、当初の１０進数表現を
１６進数表現に変換してフラッシュメモリ４（図１）に
記憶するものである。具体的にはまず１０進変数ＮＮ、
２進変数ＬＬ，１６進変数ＭＭを設定する（ステップＳ
３１）。その後、ステップＳ２６（図２）で取得した不
良テスト番号を１０進変数ＮＮに代入する（ステップＳ
３２）。続いてその１０進変数ＮＮを２進数に変換し、
２進変数ＬＬに代入する（ステップＳ３３）。２進変数
ＬＬを１６進数に変換し、１６進変数ＭＭに代入する
（ステップＳ３４）。その結果、１６進変数ＭＭの値を
期待値データとしてＤＱピンに割り当て、フラッシュメ
モリ４（図１）に書き込む。以上のようにして不良テス
ト番号（不良テストの識別番号）をフラッシュメモリ４
（図１）に書き込むことができる。この期待値データと
は、フラッシュメモリ４に書き込む対象となるＳＲＡＭ
２の不良情報そのものを表すデータである。したがっ
て、以下に説明する不良アドレス、不良内容も含む。
不良テスト情報（不良テスト番号）の書き込み処理のフ
ローを示すフローチャートである。このフローもまた、
コンピュータにより実行可能なプログラムの処理として
実現される。このテスト番号は、当初の１０進数表現を
１６進数表現に変換してフラッシュメモリ４（図１）に
記憶するものである。具体的にはまず１０進変数ＮＮ、
２進変数ＬＬ，１６進変数ＭＭを設定する（ステップＳ
３１）。その後、ステップＳ２６（図２）で取得した不
良テスト番号を１０進変数ＮＮに代入する（ステップＳ
３２）。続いてその１０進変数ＮＮを２進数に変換し、
２進変数ＬＬに代入する（ステップＳ３３）。２進変数
ＬＬを１６進数に変換し、１６進変数ＭＭに代入する
（ステップＳ３４）。その結果、１６進変数ＭＭの値を
期待値データとしてＤＱピンに割り当て、フラッシュメ
モリ４（図１）に書き込む。以上のようにして不良テス
ト番号（不良テストの識別番号）をフラッシュメモリ４
（図１）に書き込むことができる。この期待値データと
は、フラッシュメモリ４に書き込む対象となるＳＲＡＭ
２の不良情報そのものを表すデータである。したがっ
て、以下に説明する不良アドレス、不良内容も含む。
【００２３】図４は、２進の変数（ＬＬ）、１６進の変
数（ＭＭ）、ＤＱピンの割り当ての関係を示す。例え
ば、テスト番号が３２７のテスト項目で不良となったと
すると、１０進の変数（ＮＮ）＝３２７、２進の変数
（ＬＬ）＝０００００００１０１０００１１１、１６進
の変数（ＭＭ）＝０１４７となる。これらの変数とＤＱ
ピンの割り当ては図５に示す通りで、ＤＱピンの下位ビ
ットと変数の下位ビットが対応し上位ビットまで順に決
定する。この１６進数が期待値データとなる。図４に基
づいて期待値データが決定され、外部よりフラッシュメ
モリ４（図１）へデータが書き込まれる。
数（ＭＭ）、ＤＱピンの割り当ての関係を示す。例え
ば、テスト番号が３２７のテスト項目で不良となったと
すると、１０進の変数（ＮＮ）＝３２７、２進の変数
（ＬＬ）＝０００００００１０１０００１１１、１６進
の変数（ＭＭ）＝０１４７となる。これらの変数とＤＱ
ピンの割り当ては図５に示す通りで、ＤＱピンの下位ビ
ットと変数の下位ビットが対応し上位ビットまで順に決
定する。この１６進数が期待値データとなる。図４に基
づいて期待値データが決定され、外部よりフラッシュメ
モリ４（図１）へデータが書き込まれる。
【００２４】続いて図５は、フラッシュメモリ４（図
１）への不良内容の書き込み処理のフローを示すフロー
チャートである。このフローもまた、コンピュータによ
り実行可能なプログラムの処理として実現される。まず
１６進変数ＳＳを設定する（ステップＳ５１）。試験装
置（測定テスタ）のフェイルメモリから、テスト結果と
しての不良アドレスを抽出する（ステップＳ５２）。抽
出した不良アドレスを１６進変数ＳＳに代入する（ステ
ップＳ５３）。その後、１６進の変数（ＳＳ）をＤＱピ
ンに割り当て、期待値データに設定して外部よりフラッ
シュメモリ４（図１）へデータを書き込む（ステップＳ
５４）。ここで、１６進の変数（ＳＳ）とＤＱピンの割
り当ては、図４に示すとおりである。
１）への不良内容の書き込み処理のフローを示すフロー
チャートである。このフローもまた、コンピュータによ
り実行可能なプログラムの処理として実現される。まず
１６進変数ＳＳを設定する（ステップＳ５１）。試験装
置（測定テスタ）のフェイルメモリから、テスト結果と
しての不良アドレスを抽出する（ステップＳ５２）。抽
出した不良アドレスを１６進変数ＳＳに代入する（ステ
ップＳ５３）。その後、１６進の変数（ＳＳ）をＤＱピ
ンに割り当て、期待値データに設定して外部よりフラッ
シュメモリ４（図１）へデータを書き込む（ステップＳ
５４）。ここで、１６進の変数（ＳＳ）とＤＱピンの割
り当ては、図４に示すとおりである。
【００２５】以上、本発明の実施の形態を説明した。実
施の形態ではＳＲＡＭとフラッシュメモリを同一パッケ
ージに搭載した多層メモリを例に説明したが、ＳＲＡＭ
以外のダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であってもよい。例えば、モバイルＲＡＭを利用す
ることもできる。モバイルＲＡＭとは、電池駆動の携帯
機器用途で必要な重要な特性（低消費電力が非常に低
い、形状が小型、ビット単価が安い）を備えたメモリで
ある。モバイルＲＡＭとフラッシュメモリを同一パッケ
ージに搭載した多層メモリに対しても、上述したと同様
の方法で不良情報をフラッシュメモリに記憶させておく
ことができる。
施の形態ではＳＲＡＭとフラッシュメモリを同一パッケ
ージに搭載した多層メモリを例に説明したが、ＳＲＡＭ
以外のダイナミックランダムアクセスメモリ（ＤＲＡ
Ｍ）であってもよい。例えば、モバイルＲＡＭを利用す
ることもできる。モバイルＲＡＭとは、電池駆動の携帯
機器用途で必要な重要な特性（低消費電力が非常に低
い、形状が小型、ビット単価が安い）を備えたメモリで
ある。モバイルＲＡＭとフラッシュメモリを同一パッケ
ージに搭載した多層メモリに対しても、上述したと同様
の方法で不良情報をフラッシュメモリに記憶させておく
ことができる。
【００２６】
【発明の効果】一方の不揮発性のメモリに、他方のメモ
リのテスト結果が不良であることを示す不良情報を格納
するので、後に当初の不良を把握することができる。フ
ラッシュメモリとＳＲＡＭとを多層化して１パッケージ
化することにより、フラッシュメモリに不良情報が記録
されているパッケージのＳＲＡＭは不良であると容易に
特定できる。これは、例えばフラッシュメモリとＳＲＡ
Ｍとが別個に離れて存在する場合と比較すると、不良情
報および不良ＳＲＡＭの特定が非常に容易になる。
リのテスト結果が不良であることを示す不良情報を格納
するので、後に当初の不良を把握することができる。フ
ラッシュメモリとＳＲＡＭとを多層化して１パッケージ
化することにより、フラッシュメモリに不良情報が記録
されているパッケージのＳＲＡＭは不良であると容易に
特定できる。これは、例えばフラッシュメモリとＳＲＡ
Ｍとが別個に離れて存在する場合と比較すると、不良情
報および不良ＳＲＡＭの特定が非常に容易になる。
【００２７】不良情報として、テストの種別を表す種別
番号、または動作不良のアドレスを格納するので、どの
種別のテストで、またはどのアドレスが不良であるかを
具体的に特定でき、後に当初の不良を詳細に把握するこ
とができる。
番号、または動作不良のアドレスを格納するので、どの
種別のテストで、またはどのアドレスが不良であるかを
具体的に特定でき、後に当初の不良を詳細に把握するこ
とができる。
【００２８】他方のメモリを揮発性メモリとして、揮発
性メモリのテストに対して利用することで、以後の製造
に当該不良を反映した、信頼性の高い容量の大きい揮発
性メモリを得ることができる。揮発性メモリは、スタテ
ィックランダムアクセスメモリ、ダイナミックランダム
アクセスメモリ、または、モバイルＲＡＭである。
性メモリのテストに対して利用することで、以後の製造
に当該不良を反映した、信頼性の高い容量の大きい揮発
性メモリを得ることができる。揮発性メモリは、スタテ
ィックランダムアクセスメモリ、ダイナミックランダム
アクセスメモリ、または、モバイルＲＡＭである。
【図１】 スタティックランダムアクセスメモリＩＣチ
ップとフラッシュメモリＩＣチップとを同一パッケージ
に搭載した多層メモリＩＣを示す図である。
ップとフラッシュメモリＩＣチップとを同一パッケージ
に搭載した多層メモリＩＣを示す図である。
【図２】 本発明によるファイナルテストの処理フロー
を示すフローチャートである。
を示すフローチャートである。
【図３】 フラッシュメモリへの不良テスト番号の書き
込み処理のフローを示すフローチャートである。
込み処理のフローを示すフローチャートである。
【図４】 ２進の変数（ＬＬ）、１６進の変数（Ｍ
Ｍ）、ＤＱピンの割り当ての関係を示す図である。
Ｍ）、ＤＱピンの割り当ての関係を示す図である。
【図５】 フラッシュメモリへの不良内容の書き込み処
理のフローを示すフローチャートである。
理のフローを示すフローチャートである。
【図６】 ファイナルテストの処理フローを示すフロー
チャートである。
チャートである。
２ ＳＲＡＭ、 ４ フラッシュメモリ、 ６ 多層メ
モリＩＣ、 ８ ピン、 ２１ ワイヤ２１、 ４１
ワイヤ
モリＩＣ、 ８ ピン、 ２１ ワイヤ２１、 ４１
ワイヤ
Claims (8)
- 【請求項１】 第１のメモリチップと、不揮発性の第２
のメモリチップとがパッケージ化された多層メモリにお
いて、 第１のメモリチップをテストするステップと、 前記第１のメモリチップのテストの結果が不良か否かを
判定するステップと、 前記第２のメモリチップに、前記第１のメモリチップの
テストの結果が不良であることを示す不良情報を格納す
るステップとからなるメモリテスト方法。 - 【請求項２】 前記不良情報は、不良とされた前記テス
トの種別を表す種別番号、または、動作不良のアドレス
である、請求項１に記載のメモリテスト方法。 - 【請求項３】 前記第１のメモリチップは揮発性のメモ
リチップである、請求項１に記載のメモリテスト方法。 - 【請求項４】 前記揮発性のメモリチップは、スタティ
ックランダムアクセスメモリ、ダイナミックランダムア
クセスメモリ、または、モバイルＲＡＭのメモリチップ
である、請求項３に記載の多層メモリ。 - 【請求項５】 第１のメモリチップと、不揮発性の第２
のメモリチップとがパッケージ化された多層メモリであ
って、 不揮発性の前記第２のメモリチップには、前記第１のメ
モリチップのテストの結果が不良であることを示す不良
情報が格納されている多層メモリ。 - 【請求項６】 前記不良情報は、不良とされた前記テス
トの種別を表す種別番号、または、動作不良のアドレス
である、請求項５に記載の多層メモリ。 - 【請求項７】 前記第１のメモリチップは揮発性のメモ
リチップである、請求項５に記載の多層メモリ。 - 【請求項８】 前記揮発性のメモリチップは、スタティ
ックランダムアクセスメモリ、ダイナミックランダムア
クセスメモリ、または、モバイルＲＡＭのメモリチップ
である、請求項７に記載の多層メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194916A JP2003016798A (ja) | 2001-06-27 | 2001-06-27 | メモリテスト方法および多層メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194916A JP2003016798A (ja) | 2001-06-27 | 2001-06-27 | メモリテスト方法および多層メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003016798A true JP2003016798A (ja) | 2003-01-17 |
Family
ID=19032970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194916A Pending JP2003016798A (ja) | 2001-06-27 | 2001-06-27 | メモリテスト方法および多層メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003016798A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517360A (ja) * | 2008-03-07 | 2011-06-02 | ジェムアルト エスアー | 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 |
| JP2012185689A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | メモリシステム及びメモリコントローラ |
| US9824777B2 (en) | 2014-07-10 | 2017-11-21 | Samsung Electronics Co., Ltd. | Storage system managing run-time bad cells |
| US10248479B2 (en) | 2015-05-25 | 2019-04-02 | Fujitsu Limited | Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device |
-
2001
- 2001-06-27 JP JP2001194916A patent/JP2003016798A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011517360A (ja) * | 2008-03-07 | 2011-06-02 | ジェムアルト エスアー | 記憶回路スタックの製造方法と記憶回路のアドレス方法、及び対応するスタックと装置 |
| JP2012185689A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | メモリシステム及びメモリコントローラ |
| US9824777B2 (en) | 2014-07-10 | 2017-11-21 | Samsung Electronics Co., Ltd. | Storage system managing run-time bad cells |
| US10248479B2 (en) | 2015-05-25 | 2019-04-02 | Fujitsu Limited | Arithmetic processing device storing diagnostic results in parallel with diagnosing, information processing apparatus and control method of arithmetic processing device |
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| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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