JP2000251498A - 不揮発性メモリのテスト回路および方法 - Google Patents
不揮発性メモリのテスト回路および方法Info
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- JP2000251498A JP2000251498A JP11052196A JP5219699A JP2000251498A JP 2000251498 A JP2000251498 A JP 2000251498A JP 11052196 A JP11052196 A JP 11052196A JP 5219699 A JP5219699 A JP 5219699A JP 2000251498 A JP2000251498 A JP 2000251498A
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Abstract
(57)【要約】
【課題】 不揮発性メモリを含む半導体集積回路におい
て、不揮発性メモリの自己テストを可能とし、かつ、不
揮発性メモリの内容を外部出力しないことでメモリ内容
の保護をはかる。 【解決手段】 不揮発性メモリ上に列方向の参照データ
と行方向の参照データを配置し、参照データを含めて列
毎および行毎のデータを演算することで各行および各列
のデータが正しいことを確認し、判定結果のみを出力す
る。
て、不揮発性メモリの自己テストを可能とし、かつ、不
揮発性メモリの内容を外部出力しないことでメモリ内容
の保護をはかる。 【解決手段】 不揮発性メモリ上に列方向の参照データ
と行方向の参照データを配置し、参照データを含めて列
毎および行毎のデータを演算することで各行および各列
のデータが正しいことを確認し、判定結果のみを出力す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける不揮発性メモリのセルフテスト回路に関する。
おける不揮発性メモリのセルフテスト回路に関する。
【０００２】
【従来の技術】従来、不揮発性メモリを含む半導体回路
では、内蔵する不揮発性メモリの製造テストを行うの
に、図３に示すように外部からアドレスを入力し、その
アドレスに該当するメモリの内容をチップ外に出力する
ことができる仕組みを回路内に実現し、出力された値を
あらかじめ用意された期待値と比較することでメモリが
正しく製造されていることを確認していた。あるいは特
許公開平１０−２７４９８のように０もしくは１の数を
数えることによる自己判定回路を含むのみであった。
では、内蔵する不揮発性メモリの製造テストを行うの
に、図３に示すように外部からアドレスを入力し、その
アドレスに該当するメモリの内容をチップ外に出力する
ことができる仕組みを回路内に実現し、出力された値を
あらかじめ用意された期待値と比較することでメモリが
正しく製造されていることを確認していた。あるいは特
許公開平１０−２７４９８のように０もしくは１の数を
数えることによる自己判定回路を含むのみであった。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
手法では、アドレスやデータを読み出すためにチップの
ピンを割り当てることが必要な上、不揮発性メモリの容
量が大きくなるとすべてのアドレスに対して読み出さな
ければならないためテスト時間が大きくなり，テストコ
ストの増大を招いていた。また、不揮発性メモリの中身
を読み出してテストするという回路機構上、不揮発性メ
モリの内容を外部に読み出すことが可能であり、メモリ
内容の保護という点においても問題であった。また、０
もしくは１の数を数えるテストでは故障がある場合の判
定として不十分であり、故障したメモリを見つけ出すこ
とができない。
手法では、アドレスやデータを読み出すためにチップの
ピンを割り当てることが必要な上、不揮発性メモリの容
量が大きくなるとすべてのアドレスに対して読み出さな
ければならないためテスト時間が大きくなり，テストコ
ストの増大を招いていた。また、不揮発性メモリの中身
を読み出してテストするという回路機構上、不揮発性メ
モリの内容を外部に読み出すことが可能であり、メモリ
内容の保護という点においても問題であった。また、０
もしくは１の数を数えるテストでは故障がある場合の判
定として不十分であり、故障したメモリを見つけ出すこ
とができない。
【０００４】
【課題を解決するための手段】上記の課題を解決するた
めに、不揮発性メモリの本来の内容に対応した列参照デ
ータと行参照データを不揮発性メモリ上に持ち、参照デ
ータを用いてメモリの内容が正しいことを判断する回路
を用い、列方向および行方向の二重の判定を複数ビット
で行い、判定結果のみを出力する。
めに、不揮発性メモリの本来の内容に対応した列参照デ
ータと行参照データを不揮発性メモリ上に持ち、参照デ
ータを用いてメモリの内容が正しいことを判断する回路
を用い、列方向および行方向の二重の判定を複数ビット
で行い、判定結果のみを出力する。
【０００５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。
て図面を用いて説明する。
【０００６】まず、第１の実施の形態について図１およ
び図２に基づいて説明する。
び図２に基づいて説明する。
【０００７】図１は不揮発メモリテスト回路の構成図で
ある。この図１において、１０１は不揮発メモリ自動テ
スト用のテストアドレス生成部、１０２は不揮発性メモ
リのうち本来のメモリ内容を持つユーザメモリ部、１０
３はユーザメモリ部の各列に対応する参照データを格納
する列参照データ部、１０４は、ユーザメモリ部および
列参照データ部の各行に対応する参照データを格納する
行参照データ部、１０５は読み出されたデータを演算処
理し、結果を出力するデータ演算部、１０６は通常動作
時に不揮発性メモリにアクセスする通常動作制御部、１
０７はテストされる不揮発性メモリである。また、１１
０は不揮発性メモリ自動テスト用のテストアドレス、１
１１は通常アクセス時の通常アドレス、１１２は不揮発
性メモリが取り込むテストアドレスと通常アドレスとか
ら選択されたアドレス、１１３は不揮発性メモリの自動
テストを行うための付加参照信号、１１４はアドレスお
よび付加参照信号により読み出されたメモリデータ、１
１５はテストアドレス生成部からデータ演算部に送られ
る判定制御信号、１１６はデータの演算結果の出力信号
である。
ある。この図１において、１０１は不揮発メモリ自動テ
スト用のテストアドレス生成部、１０２は不揮発性メモ
リのうち本来のメモリ内容を持つユーザメモリ部、１０
３はユーザメモリ部の各列に対応する参照データを格納
する列参照データ部、１０４は、ユーザメモリ部および
列参照データ部の各行に対応する参照データを格納する
行参照データ部、１０５は読み出されたデータを演算処
理し、結果を出力するデータ演算部、１０６は通常動作
時に不揮発性メモリにアクセスする通常動作制御部、１
０７はテストされる不揮発性メモリである。また、１１
０は不揮発性メモリ自動テスト用のテストアドレス、１
１１は通常アクセス時の通常アドレス、１１２は不揮発
性メモリが取り込むテストアドレスと通常アドレスとか
ら選択されたアドレス、１１３は不揮発性メモリの自動
テストを行うための付加参照信号、１１４はアドレスお
よび付加参照信号により読み出されたメモリデータ、１
１５はテストアドレス生成部からデータ演算部に送られ
る判定制御信号、１１６はデータの演算結果の出力信号
である。
【０００８】以下に回路の動作の説明を行う。まず、自
動テスト時には、不揮発性メモリにはテストアドレス生
成部からのアドレスが送られるようにアドレスを選択す
る。次にテストアドレスの生成部は図２に示す手順でア
ドレスの生成を行う。まず、アドレスを０から順に生成
し、同一アドレス線に位置するメモリデータの読み出し
をメモリ読み出し単位（ワード単位）で順次読み出す。
同一アドレス線上のメモリをすべて読み出したところで
テストアドレス生成部は付加参照信号として、列参照デ
ータ部を選択する信号を出力し、列参照データの読み出
しを行う。列参照データを読み出した時点でデータ演算
部に判定信号を送りデータ演算部で結果の判定を行い、
結果を出力する。判定が終了したら、次の列のデータを
同様に順次読み出し判定する。すべての列に対し読み出
しおよび判定を繰り返す。すべての列について読み出し
が終了したら次に同一ビット線で読み出されるデータを
ワード単位で読み出しを行うようにアドレスの生成を行
う。同一ビット線上のすべてのデータの読み出しを行っ
た後、テストアドレス生成部は行参照データを選択する
信号を出力し、同一ビット線上の列参照データの読み出
しを行う。列参照データが読み出されたのち、テストア
ドレス生成部は判定信号をデータ演算部に送り、演算結
果の判定を行い、結果を出力する。判定結果が得られた
ら、次の読み出し単位に対し、同様に同一ビット線上の
データの読み出しを行い、判定を行う。すべての読み出
し単位に対し上記の判定を行う。
動テスト時には、不揮発性メモリにはテストアドレス生
成部からのアドレスが送られるようにアドレスを選択す
る。次にテストアドレスの生成部は図２に示す手順でア
ドレスの生成を行う。まず、アドレスを０から順に生成
し、同一アドレス線に位置するメモリデータの読み出し
をメモリ読み出し単位（ワード単位）で順次読み出す。
同一アドレス線上のメモリをすべて読み出したところで
テストアドレス生成部は付加参照信号として、列参照デ
ータ部を選択する信号を出力し、列参照データの読み出
しを行う。列参照データを読み出した時点でデータ演算
部に判定信号を送りデータ演算部で結果の判定を行い、
結果を出力する。判定が終了したら、次の列のデータを
同様に順次読み出し判定する。すべての列に対し読み出
しおよび判定を繰り返す。すべての列について読み出し
が終了したら次に同一ビット線で読み出されるデータを
ワード単位で読み出しを行うようにアドレスの生成を行
う。同一ビット線上のすべてのデータの読み出しを行っ
た後、テストアドレス生成部は行参照データを選択する
信号を出力し、同一ビット線上の列参照データの読み出
しを行う。列参照データが読み出されたのち、テストア
ドレス生成部は判定信号をデータ演算部に送り、演算結
果の判定を行い、結果を出力する。判定結果が得られた
ら、次の読み出し単位に対し、同様に同一ビット線上の
データの読み出しを行い、判定を行う。すべての読み出
し単位に対し上記の判定を行う。
【０００９】次に、不揮発性メモリの構成について図４
を用いて説明する。ここで不揮発性メモリの回路構成と
して、同一アドレス線上に複数のアドレスに対応するメ
モリセルを配置し各カラムをカラム選択信号により選択
して読み出す回路構成を元に、行および列参照データを
含む回路構成について説明する。不揮発性メモリにおい
て列参照データ用としてユーザメモリの各アドレス線構
成上に演算ビット２つ分のメモリセルを置く。また、行
参照データ用として、ユーザメモリにアドレス線を２本
追加した形でメモリセルを構成し、同一ビット線から読
み出せるように配置する。列参照データに対しても行参
照データ用メモリを配置する。ユーザデータおよび行参
照データともアドレス線の活性化は通常アドレスデコー
ド回路に、行参照データの選択信号をマスクして用い
る。すなわち、行参照データの選択信号が活性化してい
ないときは通常のデコード結果を用い、行参照データの
選択信号が活性化しているときは、行参照データのアド
レス線を活性化する。また、同一アドレス線上のワード
の選択については通常アドレスに対するカラム選択回路
に列参照データ選択信号をマスクして行う。すなわち、
列参照データ選択信号が活性化していないときは、通常
アドレスに対するワードの選択を行い、活性化している
ときには列参照データの選択を行う。
を用いて説明する。ここで不揮発性メモリの回路構成と
して、同一アドレス線上に複数のアドレスに対応するメ
モリセルを配置し各カラムをカラム選択信号により選択
して読み出す回路構成を元に、行および列参照データを
含む回路構成について説明する。不揮発性メモリにおい
て列参照データ用としてユーザメモリの各アドレス線構
成上に演算ビット２つ分のメモリセルを置く。また、行
参照データ用として、ユーザメモリにアドレス線を２本
追加した形でメモリセルを構成し、同一ビット線から読
み出せるように配置する。列参照データに対しても行参
照データ用メモリを配置する。ユーザデータおよび行参
照データともアドレス線の活性化は通常アドレスデコー
ド回路に、行参照データの選択信号をマスクして用い
る。すなわち、行参照データの選択信号が活性化してい
ないときは通常のデコード結果を用い、行参照データの
選択信号が活性化しているときは、行参照データのアド
レス線を活性化する。また、同一アドレス線上のワード
の選択については通常アドレスに対するカラム選択回路
に列参照データ選択信号をマスクして行う。すなわち、
列参照データ選択信号が活性化していないときは、通常
アドレスに対するワードの選択を行い、活性化している
ときには列参照データの選択を行う。
【００１０】次に、データ演算部について説明する。デ
ータ演算部では演算ビット単位での加算を行い、（演算
ビット×２）ビットの結果を得る。参照データは列参照
データ、行参照データとも（演算ビット×２）ビット長
のデータとして加算する。１ワードのビット数が演算ビ
ットより多い場合には読み出されたデータを演算回路内
で一旦保持し、演算ビット数毎に分割して演算を行う。
演算はテストアドレス生成部より出される演算結果判定
信号を受けた時点での演算結果を用いて判定を行う。参
照データは列参照データおよび行参照データとも演算結
果が全ビット１となるように決定する。そのため、全ビ
ットが１の場合は真を、それ以外の場合は偽を出力す
る。
ータ演算部では演算ビット単位での加算を行い、（演算
ビット×２）ビットの結果を得る。参照データは列参照
データ、行参照データとも（演算ビット×２）ビット長
のデータとして加算する。１ワードのビット数が演算ビ
ットより多い場合には読み出されたデータを演算回路内
で一旦保持し、演算ビット数毎に分割して演算を行う。
演算はテストアドレス生成部より出される演算結果判定
信号を受けた時点での演算結果を用いて判定を行う。参
照データは列参照データおよび行参照データとも演算結
果が全ビット１となるように決定する。そのため、全ビ
ットが１の場合は真を、それ以外の場合は偽を出力す
る。
【００１１】
【発明の効果】以上説明したように請求項１および２の
発明によれば、数少ないチップのピンのみの使用で不揮
発性メモリの自動自己テストを行うことが可能となり、
不揮発性メモリのテストに要する時間の削減が可能とな
るとともにテストに必要なピン数が減少することで他の
テストを不揮発性メモリのテストと同時に行うことが可
能となる。また、不揮発性メモリの内容を出力しないこ
とでメモリ内容の保護が可能となる。さらに、列および
行の２重の判定を行うことで検査時に検査漏れを起こす
可能性を低く抑えることが可能となる。
発明によれば、数少ないチップのピンのみの使用で不揮
発性メモリの自動自己テストを行うことが可能となり、
不揮発性メモリのテストに要する時間の削減が可能とな
るとともにテストに必要なピン数が減少することで他の
テストを不揮発性メモリのテストと同時に行うことが可
能となる。また、不揮発性メモリの内容を出力しないこ
とでメモリ内容の保護が可能となる。さらに、列および
行の２重の判定を行うことで検査時に検査漏れを起こす
可能性を低く抑えることが可能となる。
【００１２】また、請求項３の発明によれば、出力結果
をすべて１となるようにすることでアドレス線あるいは
ビット線が電源またはグラウンドと短絡している故障を
判定することが可能となる。
をすべて１となるようにすることでアドレス線あるいは
ビット線が電源またはグラウンドと短絡している故障を
判定することが可能となる。
【図１】請求項１の発明の構成を示す図
【図２】請求項２の発明のフロー図
【図３】従来のテスト方法の説明図
【図4】本発明の不揮発性メモリの回路構成の一実施例
を表す図
を表す図
１０１ テストアドレス生成部 １０２ ユーザメモリ部 １０３ 列参照データ部 １０４ 行参照データ部 １０５ データ演算部 １０６ 通常動作制御部 １０７ 不揮発性メモリ １１０ メモリ自己テスト用のテストアドレス １１１ 通常アクセス時の通常アドレス １１２ 不揮発性メモリが取り込むアドレス １１３ 付加参照信号 １１４ メモリ出力データ １１５ 判定制御信号 １１６ 演算結果出力信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/822
Claims (3)
- 【請求項１】不揮発性メモリを含む半導体集積回路にお
いて、テスト用のアドレスを生成するテストアドレス生
成回路と、不揮発性メモリ上に不揮発性メモリ素子の列
方向のテストを行うための参照データを格納するための
列参照データ用メモリ素子と、不揮発性メモリ素子の行
方向のテストを行うための参照データを格納するための
行参照データ用メモリ素子と、前記テストアドレス生成
回路より出力されたアドレスにしたがって出力される不
揮発性メモリ内のデータを演算し、演算結果を出力する
ためのデータ演算回路を持つ不揮発性メモリテスト回
路。 - 【請求項２】請求項１記載の不揮発性メモリテスト回路
において、テストアドレス生成回路が出力するアドレス
に従い、まず列毎の不揮発性メモリのデータおよび前記
列参照データを読み出し、演算結果を求め、次に行毎の
不揮発性メモリのデータおよび前記行参照データを読み
出し、演算結果を求めることを特徴とする不揮発性メモ
リ自己テスト方法。 - 【請求項３】請求項１記載の列参照データおよび行参照
データを演算ビット数の２倍のデータを持ち、各列およ
び各行の演算結果が全ビット１となることを特徴とする
不揮発性メモリテスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052196A JP2000251498A (ja) | 1999-03-01 | 1999-03-01 | 不揮発性メモリのテスト回路および方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11052196A JP2000251498A (ja) | 1999-03-01 | 1999-03-01 | 不揮発性メモリのテスト回路および方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000251498A true JP2000251498A (ja) | 2000-09-14 |
Family
ID=12908049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11052196A Pending JP2000251498A (ja) | 1999-03-01 | 1999-03-01 | 不揮発性メモリのテスト回路および方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000251498A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
-
1999
- 1999-03-01 JP JP11052196A patent/JP2000251498A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006147024A (ja) * | 2004-11-18 | 2006-06-08 | Takashi Oshikiri | 半導体メモリおよび半導体メモリのテスト方法 |
| JP4630643B2 (ja) * | 2004-11-18 | 2011-02-09 | 株式会社メガチップス | 半導体メモリおよび半導体メモリのテスト方法 |
| US8090958B2 (en) | 2004-11-18 | 2012-01-03 | Takashi Oshikiri | Semiconductor memory and method of testing semiconductor memory |
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