JP3989796B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3989796B2 JP3989796B2 JP2002233715A JP2002233715A JP3989796B2 JP 3989796 B2 JP3989796 B2 JP 3989796B2 JP 2002233715 A JP2002233715 A JP 2002233715A JP 2002233715 A JP2002233715 A JP 2002233715A JP 3989796 B2 JP3989796 B2 JP 3989796B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- wafer
- adhesive
- lower chip
- cured
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/27—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
- H01L2224/92—Specific sequence of method steps
- H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
- H01L2224/9222—Sequential connecting processes
- H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
- H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01019—Potassium [K]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01079—Gold [Au]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Dicing (AREA)
Description
【発明の属する技術分野】
本発明は複数のチップを積層した半導体装置の製造方法に関するものである。近年、半導体装置は小型化及び高機能化が要求され、一つのパッケージ内に複数のチップを積層して搭載するスタック型マルチチップパッケージ(スタックMCP)技術が開発されている。
【0002】
スタックMCPの製造においては、先ずダイシングした半導体チップ(下チップ)をFPC(Flexible Print Circuit)等の基板上に搭載する。次に、搭載した半導体チップ上に更に半導体チップ(上チップ)を搭載する。そして、複数段にて搭載された各半導体チップはワイヤーボンディングされた後に封止される。配線基板と半導体チップとの間、各半導体チップ間の接続は、接着テープ又は接着ペーストを用いて行われる。そして、配線基板と下チップとの接着、下チップと上チップとの接着はシリーズに行われている。
【0003】
【従来の技術】
図17は、従来の製造工程を示す説明図である。
ウェーハプロセス(前工程)により作成されたウェーハ1には、複数の下チップ2が作り込まれている。ウェーハ検査工程においてプローブ3を用いて各下チップ2を検査し(図17(a))、不良と判断した下チップ2aに不良マーク4を施す(図17(b))。図16は、不良マーク4を施したウェーハ1の平面図である。
【0004】
次に、ウェーハ1の裏面にダイス付け用テープ材5を貼付する(図17(c))。このダイス付け用テープ材5は、UVテープ(基材)6と接着剤7とからなる。ダイサにてウェーハ1をダイシングし(図17(d))、良品の下チップ2を基板8の上に載置する(図17(e))。この時、下チップ2の裏面には接着剤7が付着している。これをオーブン9に入れて所定温度にて所定時間加熱し、接着剤7を略硬化させる(図17(f))。この時、完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なうため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0005】
図17(a)〜図17(d)の処理と同様の処理にて作成した上チップ10を下チップ2の上に載置する(図17(g))。この時、上チップ10の裏面には接着剤11が付着している。これをオーブン9に入れて所定温度にて所定時間加熱し、接着剤7,11を硬化させる(図17(h))。
【0006】
次に、上チップ10及び下チップ2のパッド(図示略)と基板8のパッド(図示略)とをそれぞれ金(Au)ワイヤ12,13にて接合する(図17(i))。上チップ10,下チップ2及びワイヤ12,13をモールドし、基板8にバンプ等の接続部を形成して半導体装置が完成する。この半導体装置は検査工程を経て出荷される。
【0007】
図18は、基板8及びチップ2,10の接合にテープ材を用いた製造方法のフロー図である。
先ず、上チップウェーハプロセスにて上チップ10を作り込んだウェーハを作成し(ステップ21)、ICテスタを用いたプローブテストにて各チップを検査し(ステップ22)、マーキング装置を用いて不良チップにインクマーキングを施す(ステップ23)。次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材5を貼付し(ステップ24)、ダイサを用いてウェーハをダイシングして上チップ10を個片化する(ステップ25)。
【0008】
同様に、下チップウェーハプロセスにて下チップ2を作り込んだウェーハを作成し(ステップ26)、ICテスタを用いたプローブテストにて各下チップ2を検査し(ステップ27)、マーキング装置を用いて不良と判断した下チップ2aにインクマーキングを施す(ステップ28)。次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材5を貼付し(ステップ29)、ダイサを用いてウェーハをダイシングして下チップ2を個片化する(ステップ30)。
【0009】
次に、ダイボンダにて基板8上に下チップ2をダイス付けし(ステップ31)、オーブンにて下チップ2を接合する接着剤をキュア(硬化)する(ステップ32)。その下チップ2上にダイボンダを用いて上チップ10をダイス付けし(ステップ33)、オーブンにて上チップ10を接合する接着剤をキュア(硬化)する(ステップ34)。
【0010】
次に、ワイヤボンダを用いて上チップ10,下チップ2と基板8とをワイヤにて接合し(ステップ35)、モールド装置を用いて樹脂封止又は気密封止を行い(ステップ36)、バリ取り装置,リード加工機等を用いて仕上げ処理(樹脂バリの除去、リードフレームの切断,曲げ等のリード加工,等)を行い(ステップ37)、検査評価装置を用いて検査を実施する(ステップ38)。
【0011】
図19は、基板8及びチップ2,10の接合にペースト材を用いた製造方法のフロー図である。尚、図18と実質的に同じ処理を行うステップには同じ符号を付して説明を省略する。
【0012】
この処理工程では、ダイス付け用テープ材5に代えてUVテープ材とダイス付け用ペーストを用いる。即ち、ステップ24aにおいて上チップ10を作り込んだウェーハの裏面にUVテープ材を貼付し、ステップ29aにおいて下チップ2を作り込んだウェーハの裏面にUVテープ材を貼付する。そして、ステップ30,31間において基板8の上面にダイス付け用ペーストを塗布し(ステップ39)、ステップ32,33間において下チップ2の上面にダイス付け用ペーストを塗布する(ステップ40)。
【0013】
【発明が解決しようとする課題】
しかしながら、上記した従来の製造方法では、従来のワンチップ方式の製造方法の繰り返しのため、工程と部材の無駄があった。例えば、ダイス付け用テープ材5は、全てのチップの裏面に貼付される。即ち、不良と判断し下チップ2aの裏面にも貼付されるため、そのダイス付け用テープ材5は無駄になってしまう。
【0014】
本発明は上記問題点を解決するためになされたものであって、その目的は積層型マルチチップである半導体装置の製造工程における無駄を省くことのできる半導体装置の製造方法を提供することにある。
【0015】
【課題を解決するための手段】
上記目的を達成するため、請求項1に記載の発明は、第1のチップが形成された第1のウェーハのプローブテスト時に、該プローブテストの結果に基づいて良品と判断した前記第1のチップのおもて面にのみ接合部材を形成する工程と、第2のチップが形成された第2のウェーハのプローブテスト時に、該プローブテストの結果に基づいて不良品と判断した前記第2のチップにマーキングする工程と、前記第2のウェーハの裏面にUVテープ材を貼付し、前記第2のウェーハをダイシングし、複数の第2のチップに個片化する工程と、前記第1のチップ上に前記接合部材を介して前記第2のチップを接合する工程と、を有する。従って、第1のチップの良否を識別するためのマーキングと接合部材の形成が同時に行われ、工程の数が少なくなり、マーキングのためのインキが不要となる。また、第1のウェーハにおけるプローブテストの結果に基づいて良品と判断した第1のチップのおもて面にのみ接合部材を形成するようにしたため、不良チップの分、接合部材の量が少なくなる。
【0016】
請求項2に記載の発明のように、前記接合部材は、前記第1のチップのおもて面と前記第2のチップの裏面とを接合する接着剤であり、該第2のチップが形成された前記第2のウェーハの裏面にはダイシングのためのテープ材が貼付される。従って、高価な接合及びダイシングのためのテープ材が不要となる。
【0018】
請求項3に記載の発明は、前記ウェーハの有効領域の前記第1のチップに前記接合部材を形成し、前記プローブテストの結果に基づいて不良と判断した前記第1のチップのおもて面に形成した前記接合部材を加工して良品の前記第1のチップと識別可能とする。従って、チップが形成されない領域の分、接合部材の量が少なくなる。
【0019】
請求項4に記載の発明は、前記基板と接合される前記第1のチップが形成された前記第1のウェーハを切断する切断工程の前に、前記第2のチップを積層して接合した。従って、基板に接合するダイス付けの工程において複数のチップでありながらダイス付けが一度で済む。
【0020】
【発明の実施の形態】
以下、本発明を具体化した一実施の形態を図1〜図4に従って説明する。
図1は、スタックMCPの概略構造図である。
【0021】
このスタックMCP41は、基板42上に2つのチップ43,44が上下に積層して実装された半導体装置である。下チップ43は基板42と接着剤45により接合され、上チップ44は下チップ43と接着剤46により接合されている。下チップ43及び上チップ44は、基板42と接続される複数のパッド(図示略)をそれぞれ有し、各パッドは基板42上に設けられた端子(図示略)とワイヤ47を介して電気的に接続されている。即ち、上チップ44は、下チップ43と基板42とを接合するワイヤ47のボンディングを妨げない大きさに形成されている。下チップ43,上チップ44,ワイヤ47は、基板42のおもて面とともにモールド材48にて覆われている。基板42には、MCP41を実装する基板(図示略)に接続するための複数の電極(バンプ)49が設けられている。
【0022】
次に、上記のように構成されたスタックMCP41の製造工程を説明する。
図3は、一実施形態の製造工程を示す説明図である。
ウェーハプロセス(前工程)を経て供給されるウェーハ51には、複数の下チップ43が作り込まれている。ウェーハテスト工程においてプローブ52を用いて各下チップ43を検査し(図3(a))、良品と判断した下チップ43をマーキングする。具体的には、良品と判断した下チップ43の上面に接着剤46として接着テープ(以下、接着テープ46として説明する)を貼付し、不良と判断したチップ43aには何も処理を施さない(図3(b))。即ち、後の工程に必要な下チップ43にのみ接着テープ46を貼付し、不要なチップ43aには接着テープ46を貼付しない。従って、必要な接着テープ46の量は、ウェーハ51の面積に比べて少なくなる。また、この貼付された接着テープ46は、良品として判断された下チップ43のおもて面を保護する保護膜として作用する。
【0023】
図2(a)は、接着テープ46を貼付したウェーハ51の平面図である。接着テープ46は、図1に示す上チップ44の大きさ(チップ面積)に対応する大きさに形成され、下チップ43の略中央に貼付されている。従って、図2(b)に示すように、下チップ43に設けられたパッド43bは露出している。そして、接着テープ46の大きさ(面積)は、下チップ43の大きさ(チップ面積)に比べて小さい。
【0024】
ダイシング工程(ウェーハ切断工程)において、図3(c)に示すように、ウェーハ51の裏面にダイス付け用テープ材53を貼付する。このダイス付け用テープ材53は、UVテープ(基材)54と接着剤45とからなる。ダイサにてウェーハ51をダイシングする(図3(d))。
【0025】
ダイス付け工程において、UVテープ54に紫外線を照射して接着力を低下させてそのUVテープ54から良品の下チップ43を剥離して基板42の上に載置する(図3(e))。この時、下チップ43の裏面には接着剤45が付着している。これをオーブン55に入れて所定温度にて所定時間加熱し、接着剤45,46を略硬化させる(図3(f))。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0026】
図3(a)〜図3(d)の処理と同様の工程を経て作成した上チップ44を下チップ43の上に載置する(図3(g))。この時、下チップ43の上面には接着剤として接着テープ46が貼付されている。即ち、下チップ43と上チップ44とを接合する接着剤が、下チップ43のマーキング時(図3(b))に行われている。上チップこれをオーブン55に入れて所定温度にて所定時間加熱し、接着剤45及び接着テープ46を完全硬化させる(図3(h))。
【0027】
次に、上チップ44及び下チップ43のパッド(図示略)と基板42のパッド(図示略)とをそれぞれ金(Au)ワイヤ47にて接合する(図3(i))。上チップ44,下チップ43及びワイヤ47をモールド材48(図1参照)にてモールドし、基板42に接続部としての電極49(図1参照)を形成して半導体装置が完成する。この半導体装置は検査工程を経て出荷される。
【0028】
図4は、上記スタックMCP41の製造方法を示すフロー図である。尚、部材の符号は図3を参照されたい。
先ず、上チップウェーハプロセスにて上チップ44を作り込んだウェーハが作成される(ステップ61a)。ウェーハテスト工程において、ICテスタを用いたプローブテストにて各チップを検査し(ステップ61b)、マーキング装置を用いて不良チップにインクマーキングを施す(ステップ61c)。
【0029】
次に、ダイシング工程(ウェーハ切断工程)において、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(61d)、ダイサを用いてウェーハをダイシングして上チップ44を個片化する(ステップ61e)。
【0030】
同様に、下チップウェーハプロセスにて下チップ43を作り込んだウェーハが作成される(ステップ62a)。ウェーハテスト工程において、ICテスタを用いたプローブテストにて各下チップ43をテストし(ステップ62b)、その検査結果に基づいて、ウェーハ対応のテーピングマシンを用いて良品と判断した下チップ43のおもて面にテープ材(接着テープ46)を貼付する(ステップ62c)。
【0031】
次に、ダイシング工程(ウェーハ切断工程)において、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材53を貼付し(ステップ62d)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ62e)。
【0032】
次に、ダイス付け工程において、ダイボンダにて接着テープ46がおもて面に貼付された下チップ43をピックアップしそれを基板42上にダイス付けする(ステップ62f)。そして、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ62g)。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0033】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ62h)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ62i)。
【0034】
次に、ワイヤボンダを用いて上チップ44,下チップ43と基板42とをワイヤにて接合し(ステップ62j)、モールド装置を用いて樹脂封止又は気密封止を行い(ステップ62k)、バリ取り装置,リード加工機等を用いて仕上げ処理(樹脂バリの除去、リードフレームの切断,曲げ等のリード加工,等)を行い(ステップ62l)、検査評価装置を用いて検査を実施する(ステップ62m)。
【0035】
以上記述したように、本実施の形態によれば、以下の効果を奏する。
(1)下チップ43のプローブテスト結果に基づいて、良品と判断した下チップ43のおもて面に上チップ44を接合するための接着テープ46を貼付し、不良と判断した下チップ43aのおもて面には何も施さないこととした。そして、下チップ43を作り込んだウェーハ51の裏面にはダイス付け用テープ材53を貼付し、上チップ44を作り込んだウェーハの裏面にはダイシングのためのUVテープ材を貼付した。従って、不良と判断した下チップ43に接着テープ46を貼付しない分の無駄を省くことができる。
【0036】
(2)UVテープ材はダイス付け用テープ材53よりも遙かに安価であり、その価格と良品と判断した全ての下チップ43に貼付する接着テープ46の価格の合計は、ダイス付け用テープ材の価格よりも低い。従って、製造コストを低減することができる。
【0037】
尚、前記実施形態は、以下の態様に変更してもよい。
・上記実施形態において、基板42、下チップ43、上チップ44を接合する接着剤、工程の順序、を適宜変更して実施しても良い。その形態を図面に従って説明する。尚、以下の説明において、上チップ44を形成する工程(図4のステップ61a〜61e)とワイヤボンディング工程以降(ステップ62j〜62m)は上記実施形態と同じであるため、符号(一部図面における図示)及び説明を省略する。
【0038】
図5は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ63a)、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ63b)。その検査結果に基づいて、ウェーハ対応のディスペンサを用いて良品と判断した下チップ43のおもて面に接着剤46として熱可塑性ペーストを塗布する(ステップ63c)。この導電性ペーストは、貼付された接着テープ46と同様に、良品として判断された下チップ43のおもて面を保護する保護膜として作用する。
【0039】
次に、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(ステップ63d)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ63e)。
【0040】
次に、ディスペンサを用いて基板42の上面に下チップ43のために接着剤45としてダイス付け用ペーストを塗布し(ステップ63f)、ダイボンダにて基板42上に下チップ43をダイス付けし(ステップ63g)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ63h)。下チップ43のおもて面には熱可塑性ペーストが塗布されている。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。接着剤46として高温時にはエラストマーとしての性質(高温時にも弾力性を失わず、温度低下後にも接着性を有する性質)を持つ材質を用いる。
【0041】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ63i)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ63j)。
【0042】
この方法によれば、下チップ43に対する対するマーキングと接着ペーストの塗布を同時に行うため、図19の従来例に比べて工程の無駄を省くことができる。
【0043】
図6は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ64a)、ウェーハに対応するテーピングマシンを用いて、図7に示すように、ウェーハ57の有効チップ57a表面に接着剤46としてテープ材を貼付する(ステップ64b)。有効チップ57aは、略円盤状に形成されたウェーハ57に対して、集積回路を形成することができる矩形領域を持つチップである。従って、ステップ64bでは、非矩形領域にテープ材を貼付しないため、ウェーハ57の面積に比べて貼付するテープ材の面積は小さい。
【0044】
次に、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ64c)。その検査結果に基づいて、不良と判断した下チップ43aのおもて面に貼付したテープ材をスクラッチして傷つける(ステップ64d)。
【0045】
次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材53を貼付し(ステップ64e)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ64f)。
【0046】
次に、ダイボンダにてテープ材に傷がついていない下チップ43を基板42上にダイス付けし(ステップ64g)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ64h)。下チップ43のおもて面には熱可塑性ペーストが塗布されている。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。接着剤46として高温時にはエラストマーとしての性質(高温時にも弾力性を失わず、温度低下後にも接着性を有する性質)を持つ材質を用いる。
【0047】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ64i)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ64j)。
【0048】
この方法によれば、有効な下チップ43のおもて面に上チップ44を接合するためのテープ材を貼付し、該テープ材をスクラッチして傷つけることによりマーキングを行うため、従来例に比べて工程の無駄を省く(製造時間の短縮、製造コストの低減)ことができるとともに、材料の無駄を減少させることができる。
【0049】
図8は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ65a)、ディスペンサを用いて図6の工程と同様にウェーハ57の有効チップ57a表面に接着剤46として熱可塑性ペーストを塗布する(ステップ65b)。接着剤46には、上記実施形態と同様に、高温時にはエラストマーとしての性質(高温時にも弾力性を失わず、温度低下後にも接着性を有する性質)を持つ材質を用いる。
【0050】
次に、ICテスタを用いたプローブテストにて各下チップ43を検査し(ステップ65c)、その検査結果に基づいて、不良と判断した下チップ43aのおもて面に塗布したペーストをスクラッチして傷つける(ステップ65d)。
【0051】
次に、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(ステップ65e)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ65f)。
【0052】
次に、ディスペンサを用いて基板42の上面に下チップ43のために接着剤45としてダイス付け用ペーストを塗布し(ステップ65g)、ダイボンダにて基板42上に下チップ43をダイス付けし(ステップ65h)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ65i)。
【0053】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ65j)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ65k)。
【0054】
この方法によれば、不良品を識別するために下チップ43のマーキングに上チップ44を接合するペーストを用いたため、マーキングインクを使用することなくスタックMCP41を製造することができるとともに、製造工程を減らすことができて製造時間の短縮(製造コストの低減)を図ることができる。
【0055】
図9は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ66a)、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ66b)。その検査結果に基づいて、テーピングマシンを用いて良品と判断した下チップ43のおもて面に接着剤46としてテープ材を貼付する(ステップ66c)。
【0056】
次に、ウェーハ状態(ダイシング前であって複数の下チップ43が一体化している状態))の下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ66d)、オーブンにて上チップ44を下チップ43と接合する接着剤46をキュア(硬化)する(ステップ66e)。この時、接着剤46を完全に硬化させるとその後の下チップ43のダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なうため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0057】
次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材53を貼付し(ステップ66f)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ66g)。
【0058】
次に、ダイボンダにて基板42上に、上チップ44が接合された下チップ43をダイス付けし(ステップ66h)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ66i)。
【0059】
この方法によれば、更に、基板42に対して一体化した下チップ43及び上チップ44のダイス付けを行う、即ちダイス付け工程にてダイスボンディングが一度で済むため、ダイス付け工程を簡略化(処理時間を短縮)することができる。尚、下チップ43に対する上チップ44のダイス付けはウェーハダイシング(ステップ66g)の前に実施するため、このダイス付けはウェーハ処理工程で実施される。ウェーハ処理工程とダイス付け工程は別々の場所・管理で実施される。
【0060】
図10は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ67a)、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ67b)。その検査結果に基づいて、テーピングマシンを用いて良品と判断した下チップ43のおもて面に接着剤46として熱可塑性ペーストを塗布する(ステップ67c)。
【0061】
次に、ウェーハ状態(ダイシング前であって複数の下チップ43が一体化している状態))の下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ67d)、オーブンにて上チップ44を下チップ43と接合する接着剤46をキュア(硬化)する(ステップ67e)。この時、接着剤46を完全に硬化させるとその後の下チップ43のダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なうため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0062】
次に、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(ステップ67f)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ67g)。
【0063】
次に、ディスペンサを用いて基板42の上面に下チップ43のために接着剤45としてダイス付け用ペーストを塗布し(ステップ67h)、ダイボンダにて基板42上に、上チップ44が接合された下チップ43をダイス付けし(ステップ67i)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ67j)。
【0064】
この方法によれば、図9の方法と同様に、基板42に対して一体化した下チップ43及び上チップ44のダイス付けを行う、即ちダイス付け工程にてダイスボンディングが一度で済むため、ダイス付け工程を簡略化(処理時間を短縮)することができる。
【0065】
図11は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ68a)、ウェーハに対応するテーピングマシンを用いて、図7に示すように、ウェーハ57の有効チップ57a表面に接着剤46としてテープ材を貼付する(ステップ68b)。
【0066】
次に、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ68c)。その検査結果に基づいて、不良と判断した下チップ43aのおもて面に貼付したテープ材をスクラッチして傷つける(ステップ68d)。
【0067】
次に、ウェーハ状態(ダイシング前であって複数の下チップ43が一体化している状態))の下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ68e)、オーブンにて上チップ44を下チップ43と接合する接着剤46をキュア(硬化)する(ステップ68f)。この時、接着剤46を完全に硬化させるとその後の下チップ43のダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なうため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0068】
次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材53を貼付し(ステップ68g)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ68h)。
【0069】
次に、ダイボンダにて基板42上に、上チップ44が接合された下チップ43をダイス付けし(ステップ68i)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ68j)。
【0070】
この方法によれば、更に、基板42に対して一体化した下チップ43及び上チップ44のダイス付けを行う、即ちダイス付け工程にてダイスボンディングが一度で済むため、ダイス付け工程を簡略化(処理時間を短縮)することができる。
【0071】
図12は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ69a)、ディスペンサを用いて図6の工程と同様にウェーハ57の有効チップ57a表面に接着剤46として熱可塑性ペーストを塗布する(ステップ69b)。接着剤46には、上記実施形態と同様に、高温時にはエラストマーとしての性質(高温時にも弾力性を失わず、温度低下後にも接着性を有する性質)を持つ材質を用いる。
【0072】
次に、ICテスタを用いたプローブテストにて各下チップ43を検査し(ステップ69c)、その検査結果に基づいて、不良と判断した下チップ43aのおもて面に塗布したペーストをスクラッチして傷つける(ステップ69d)。
【0073】
次に、ウェーハ状態(ダイシング前であって複数の下チップ43が一体化している状態))の下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ69e)、オーブンにて上チップ44を下チップ43と接合する接着剤46をキュア(硬化)する(ステップ69f)。この時、接着剤46を完全に硬化させるとその後の下チップ43のダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なうため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0074】
次に、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(ステップ69g)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ69h)。
【0075】
次に、ディスペンサを用いて基板42の上面に下チップ43のために接着剤45としてダイス付け用ペーストを塗布し(ステップ69i)、ダイボンダにて基板42上に、上チップ44が接合された下チップ43をダイス付けし(ステップ69j)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ69k)。
【0076】
この方法によれば、図9の方法と同様に、基板42に対して一体化した下チップ43及び上チップ44のダイス付けを行う、即ちダイス付け工程にてダイスボンディングが一度で済むため、ダイス付け工程を簡略化(処理時間を短縮)することができる。
【0077】
図13は、別の製造方法のフロー図である。
先ず、上チップウェーハプロセスにて上チップ44を作り込んだウェーハを作成し(ステップ70a)、ICテスタを用いたプローブテストにて各チップを検査し(ステップ70b)、マーキング装置を用いて不良チップにインクマーキングを施す(ステップ70c)。次に、ウェーハテープマウンタを用いてウェーハの裏面にUVテープ材を貼付し(ステップ70d)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ70e)。
【0078】
次に、ディスペンサを用いて基板42の上面に下チップ43のために接着剤45としてダイス付け用ペーストを塗布し(ステップ70f)、ダイボンダにて基板42上に下チップ43をダイス付けし(ステップ70g)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ70h)。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0079】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ70i)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ70j)。
【0080】
図14は、別の製造方法のフロー図である。
下チップウェーハプロセスにて下チップ43を作り込んだウェーハを作成し(ステップ71a)、ICテスタを用いたプローブテストにて各下チップ43を検査する(ステップ71b)。その検査結果に基づいて、ウェーハ対応のディスペンサを用いて良品と判断した下チップ43のおもて面に接着剤46として熱可塑性ペーストを塗布する(ステップ71c)。
【0081】
次に、ウェーハテープマウンタを用いてウェーハの裏面にダイス付け用テープ材53を貼付し(ステップ71d)、ダイサを用いてウェーハをダイシングして下チップ43を個片化する(ステップ71e)。
【0082】
次に、ダイボンダにて基板42上に下チップ43をダイス付けし(ステップ71f)、オーブンにて下チップ43を接合する接着剤45をキュア(硬化)する(ステップ71g)。下チップ43のおもて面には接着テープ46が貼付されている。この時、接着剤45を完全に硬化させるとその後の上チップのダイスキュア時に硬化が進み過ぎて、接着材そのものの性能を損なう。また、接着テープ46を硬化させると、次の上チップ44を接合することができなくなる。このため、通常の硬化条件の半分程度の時間と温度で硬化させる。
【0083】
次に、下チップ43上にダイボンダを用いて上チップ44をダイス付けし(ステップ71h)、オーブンにて上チップ44を下チップ43と接合する接着テープ46と、下チップ43を基板42と接合する接着剤45とをキュア(硬化)する(ステップ71i)。
【0084】
即ち、図13に示す方法は、上チップ44と下チップ43の接合にテープ材を用い、下チップ43と基板42の接合に接着ペーストを用い、図14に示す方法は、上チップ44と下チップ43の接合に接着ペーストを用い、下チップ43と基板42の接合にテープ材(ダイス付け用テープ材53)を用いる。これらのように、上チップ44と下チップ43とを接合する接着剤と、下チップ43と基板42とを接合する接着剤とを異なる物を用いて実施しても良い。
【0085】
・上記各実施形態では、接着剤45を用いて下チップ43と基板42とを接合したが、その他の方法、例えば図15に示すように、バンプ81を用いて下チップ43と基板42とを接合するようにしてもよい。即ち、プローブテスト時に、判定結果に基づいてバンプ81を形成する。そして、ダイス付け工程において、バンプ81が形成された下チップ43を基板42に接合する。従って、下チップ43のパッドを一括して基板42に電気的に接合することができ、ワイヤボンディングの時間を短くすることができる。更に、下チップ43の上面(この場合は裏面)全面を上チップ44との接合に利用することができるため、上チップ44の面積の制約(図1ではパッドを避ける必要がある)がなく、更に集積化したスタックMCPを具体化することができる。尚、下チップ43と基板42とをワイヤにて電気的に接合し、下チップ43と上チップ44とをバンプを用いて電気的に接合するようにしてもよい。
【0086】
・上記各実施形態では、図2(b)に示すように、パッド43bを避けて接着テープ46を貼付したが、パッド43bを露出する工程を加えることで、下チップ43のおもて面全面に接着テープ46を貼付してもよい。同様に、導電性ペーストをウェーハ全面に塗布する(例えばスピンコータを用いる)ようにしても良い。
【0087】
・上記各実施形態では、接着ペーストとして熱可塑性ペーストを用いたが、熱効果性ペーストを用いて実施しても良い。
・上記各実施形態では、基板42の上面に2つのチップ(下チップ43と上チップ44)を積層したスタックMCP41に適用したが、3つ以上のチップを積層した半導体装置の製造に適用して実施しても良い。その場合、上記実施形態では、ウェーハテストの時に基板42にダイス付けされる下チップ43のおもて面に識別のための接着剤を貼付又は塗布したが、チップ上に載置され接合されるチップのおもて面に識別のための接着剤を貼付又は塗布してもよい。
【0088】
以上の様々な実施の形態をまとめると、以下のようになる。
(付記1) 複数のチップが基板上に積層され、該基板及び複数のチップが互いに接合された半導体装置の製造方法であって、
前記複数のチップに含まれる第1のチップが形成されたウェーハのプローブテスト時に、該第1のチップと基板又は第2のチップとを接合する接合部材を該第1のチップのおもて面に形成したことを特徴とする半導体装置の製造方法。
(付記2) ダイス付け工程において、前記接合部材に基づいて判断した良品の第1のチップを前記基板又は第2のチップにダイス付けすることを特徴とする請求項1記載の半導体装置の製造方法。
(付記3) 前記接合部材は、前記第1のチップのおもて面と前記第2のチップの裏面とを接合する接着剤であり、該第2のチップが形成されたウェーハの裏面にはダイシングのためのテープ材が貼付されることを特徴とする請求項1記載の半導体装置の製造方法。
(付記4) 前記接合部材は、前記第1のチップと前記基板又は前記第2のチップとを電気的に接合する接続部であり、前記第1のチップは前記接続端子が形成されたおもて面を前記基板又は前記第2のチップに向けて載置されることを特徴とする請求項1記載の半導体装置の製造方法。
(付記5) 前記プローブテストの結果に基づいて良品と判断した前記第1のチップのおもて面に前記接合部材を形成することを特徴とする請求項1又は2記載の半導体装置の製造方法。
(付記6) 前記ウェーハの有効領域のチップに前記接合部材を形成し、前記プローブテストの結果に基づいて不良と判断したチップのおもて面に形成した前記接合部材を加工して良品のチップと識別可能とすることを特徴とする請求項1又は2記載の半導体装置の製造方法。
(付記7) 前記基板と接合されるチップが形成されたウェーハを切断する切断工程の前に、前記複数のチップを積層して接合したことを特徴とする請求項1〜4のうちの何れか一項に記載の半導体装置の製造方法。
【0089】
【発明の効果】
以上詳述したように、本発明によれば、半導体装置の製造工程における無駄を省いた半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図1】 一実施形態の半導体装置の概略断面図である。
【図2】 (a)はウェーハの平面図、(b)はチップの平面図である。
【図3】 一実施形態の製造工程を示す説明図である。
【図4】 一実施形態の製造工程のフロー図である。
【図5】 別の製造方法のフロー図である。
【図6】 別の製造方法のフロー図である。
【図7】 有効領域の説明図である。
【図8】 別の製造方法のフロー図である。
【図9】 別の製造方法のフロー図である。
【図10】 別の製造方法のフロー図である。
【図11】 別の製造方法のフロー図である。
【図12】 別の製造方法のフロー図である。
【図13】 別の製造方法のフロー図である。
【図14】 別の製造方法のフロー図である。
【図15】 別の半導体装置の概略断面図である。
【図16】 従来のウェーハの平面図である。
【図17】 従来の製造工程を示す説明図である。
【図18】 従来例の製造方法のフロー図である。
【図19】 従来例の製造方法のフロー図である。
【符号の説明】
41 半導体装置(スタックMCP)
42 基板
43 第1のチップ(下チップ)
44 第2のチップ(上チップ)
45,46 接合部材(接着剤)
51 ウェーハ
Claims (4)
- 複数のチップが基板上に積層され、該基板及び複数のチップが互いに接合された半導体装置の製造方法であって、
第1のチップが形成された第1のウェーハのプローブテスト時に、該プローブテストの結果に基づいて良品と判断した前記第1のチップのおもて面にのみ接合部材を形成する工程と、
第2のチップが形成された第2のウェーハのプローブテスト時に、該プローブテストの結果に基づいて不良品と判断した前記第2のチップにマーキングする工程と、
前記第2のウェーハの裏面にUVテープ材を貼付し、前記第2のウェーハをダイシングし、複数の第2のチップに個片化する工程と、
前記第1のチップ上に前記接合部材を介して前記第2のチップを接合する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記接合部材は、前記第1のチップのおもて面と前記第2のチップの裏面とを接合する接着剤であり、該第2のチップが形成された前記第2のウェーハの裏面にはダイシングのためのテープ材が貼付されることを特徴とする請求項1記載の半導体装置の製造方法。
- 前記ウェーハの有効領域の前記第1のチップに前記接合部材を形成し、前記プローブテストの結果に基づいて不良と判断した前記第1のチップのおもて面に形成した前記接合部材を加工して良品の前記第1のチップと識別可能とすることを特徴とする請求項1又は2記載の半導体装置の製造方法。
- 前記基板と接合される前記第1のチップが形成された前記第1のウェーハを切断する切断工程の前に、前記第2のチップを積層して接合したことを特徴とする請求項1〜3のうちの何れか一項に記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002233715A JP3989796B2 (ja) | 2002-08-09 | 2002-08-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002233715A JP3989796B2 (ja) | 2002-08-09 | 2002-08-09 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004079575A JP2004079575A (ja) | 2004-03-11 |
JP3989796B2 true JP3989796B2 (ja) | 2007-10-10 |
Family
ID=32018779
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002233715A Expired - Fee Related JP3989796B2 (ja) | 2002-08-09 | 2002-08-09 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3989796B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2099031A1 (fr) * | 2008-03-07 | 2009-09-09 | Axalto S.A. | Procédés pour fabriquer un empilement de circuits mémoire et pour adresser un circuit mémoire, empilement et dispositif correspondants |
-
2002
- 2002-08-09 JP JP2002233715A patent/JP3989796B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004079575A (ja) | 2004-03-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3485525B2 (ja) | 半導体装置の製造方法 | |
US7833836B2 (en) | Stack MCP and manufacturing method thereof | |
JP4409014B2 (ja) | 半導体装置の製造方法 | |
JP3906962B2 (ja) | 半導体装置の製造方法 | |
US20030153127A1 (en) | Method of manufacturing a semiconductor device | |
US20050260829A1 (en) | Manufacturing method of a semiconductor device | |
US20070275543A1 (en) | Manufacturing method of a semiconductor device | |
JPH11204551A (ja) | 半導体装置の製造方法 | |
JP2000164534A (ja) | ウェ―ハの分離装置及び方法 | |
JP2003303921A (ja) | 半導体装置の製造方法 | |
JP2007048876A (ja) | 半導体装置の製造方法 | |
JP2000040773A (ja) | 樹脂封止型半導体装置とその製造方法 | |
JP3262728B2 (ja) | 半導体装置及びその製造方法 | |
JP3989796B2 (ja) | 半導体装置の製造方法 | |
JP5054954B2 (ja) | 半導体装置の製造方法 | |
JP5286303B2 (ja) | 半導体装置の製造方法 | |
JP2004128339A (ja) | 半導体装置の製造方法 | |
KR0167457B1 (ko) | 다이 부착과 동시에 와이어 본딩이 이루어지는 와이어 본딩 장치 | |
JP4207696B2 (ja) | 半導体パッケージの製造方法 | |
JPH11330010A (ja) | 半導体装置の製造方法 | |
JPH08172159A (ja) | 半導体集積回路装置の製造方法、それに用いるウエハ搬送治具および半導体集積回路装置 | |
KR20100093356A (ko) | 퓨즈박스를 구비한 반도체 장치의 제조방법 | |
JP2005045041A (ja) | 半導体パッケージおよびその製造方法 | |
KR100370840B1 (ko) | 반도체패키지제조를위한웨이퍼와써킷테이프의접착방법 | |
JP2001358287A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050324 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070112 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070123 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070326 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070717 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070718 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100727 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110727 Year of fee payment: 4 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120727 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130727 Year of fee payment: 6 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |