JPH08172159A - 半導体集積回路装置の製造方法、それに用いるウエハ搬送治具および半導体集積回路装置 - Google Patents

半導体集積回路装置の製造方法、それに用いるウエハ搬送治具および半導体集積回路装置

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JPH08172159A
JPH08172159A JP6313005A JP31300594A JPH08172159A JP H08172159 A JPH08172159 A JP H08172159A JP 6313005 A JP6313005 A JP 6313005A JP 31300594 A JP31300594 A JP 31300594A JP H08172159 A JPH08172159 A JP H08172159A
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semiconductor chip
wafer
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Yoshiyuki Abe
由之 阿部
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Abstract

(57)【要約】 【目的】 LOC(Lead On Chip)構造を有する半導体
集積回路装置において半導体チップ裏面とパッケージと
の接触界面が剥離するのを防止する。 【構成】 LOC構造を有する半導体集積回路装置1に
おいて、半導体チップ2の裏面に、パッケージ3の構成
樹脂と密着性の良好な材料からなる保護膜4を設けた。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造方法、それに用いる搬送治具および半導体集積回路
装置技術に関し、特に、半導体チップの主面(回路形成
面)上に絶縁膜を介してリードを配置する、いわゆるリ
ード・オン・チップ(Lead On Chip;以下、LOCと略
す)構造を有する半導体集積回路装置の製造技術に適用
して有効な技術に関するものである。
【0002】
【従来の技術】LOC構造を有する半導体集積回路装置
については、例えば特開昭59−92556号公報に記
載があり、半導体チップの主面上外周に絶縁層を介して
リードの先端部を重ねて配置し、そのリードの先端と、
半導体チップの主面上に配置されたボンディングパッド
とをボンディングワイヤによって電気的に接続した構造
の半導体集積回路装置について説明されている。
【0003】
【発明が解決しようとする課題】ところが、上記した従
来技術においては、以下の問題があることを本発明者は
見い出した。
【0004】第1の問題は、半導体チップとこれを封止
する樹脂封止形パッケージとの接触界面が剥離し、耐湿
性が劣化する問題である。
【0005】すなわち、近年は、製品の製造コストを低
減する観点から安価で、生産性の高い樹脂封止形パッケ
ージが使用されているが、これをLOC構造を有する半
導体集積回路装置に用いた場合、半導体チップの裏面と
封止樹脂とが直接接触する構造になるため、その場合に
半導体チップの裏面に異物等が付着していると、半導体
チップの裏面と封止樹脂との密着性が低下する結果、半
導体集積回路装置の実装時等における急激な熱ストレス
によって半導体チップと封止樹脂との接触界面が剥離
し、耐湿性が劣化する問題が生じる。
【0006】第2の問題は、上記第1の問題を防止する
観点から半導体ウエハの裏面管理に細心の注意が必要と
なる問題である。
【0007】すなわち、例えば半導体ウエハをウエハリ
ングを用いて搬送した場合に半導体ウエハの裏面に被着
したウエハシートの糊の残りや搬送ベルトを用いて搬送
した場合に半導体ウエハの裏面に被着した搬送ベルトの
異物等について、常に細心の注意を払って検査する必要
が生じていた。
【0008】第3の問題は、LOC構造を有する半導体
集積回路装置に限られないが、ダイシング工程によって
半導体ウエハから切り離し分割した個々の半導体チップ
を取り出す際に、チップ突き上げピンによって、半導体
チップの裏面にキズやクラック等が生じる問題である。
【0009】すなわち、半導体集積回路装置の組立工程
に際して、ダイシング工程の終了した半導体ウエハから
個々の半導体チップを取り出す場合、突き上げピンを半
導体チップの裏面側から突き当てることにより、半導体
チップをウエハシートから分離し取り出すようにしてい
たが、この際、突き上げピンによって半導体ウエハの裏
面が損傷する問題である。
【0010】本発明の目的は、半導体チップの裏面とパ
ッケージの封止樹脂との接触界面が剥離するのを防止す
ることのできる技術を提供することにある。
【0011】本発明の目的は、半導体ウエハの裏面管理
を簡略化することのできる技術を提供することにある。
【0012】本発明の目的は、半導体ウエハから切り離
し分割した半導体チップをピックアップする際に半導体
チップの裏面が損傷するのを防止することのできる技術
を提供することにある。
【0013】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【0014】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【0015】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体チップの主面上に絶縁膜を介してリ
ードを配置するLOC構造を有する半導体集積回路装置
の製造工程に際して、前記半導体チップを封止する工程
前に、前記半導体チップの裏面に保護膜を設ける工程を
有するものである。
【0016】また、本発明の半導体集積回路装置の製造
方法は、前記保護膜が前記半導体チップを封止する封止
樹脂と密着性の良好な材料によって構成されているもの
である。
【0017】
【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、半導体チップの裏面に封止樹脂と密着性の
良好な保護膜を設けたことにより、半導体チップの裏面
と封止樹脂との密着性を向上させることができるので、
半導体集積回路装置の実装時等における急激な熱ストレ
スに起因する半導体チップ裏面と封止樹脂との剥離現象
を防止することができ、パッケージの耐湿性の劣化を防
止することが可能となる。
【0018】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体チップの裏面に封止樹脂
と密着性の良好な保護膜を設けたことにより、半導体チ
ップの裏面と封止樹脂との密着性を向上させることがで
き、半導体ウエハの裏面に付着した異物等に起因する半
導体チップ裏面と封止樹脂との密着性の低下を防止する
ことができるので、半導体ウエハの裏面管理を簡略化す
ることが可能となる。
【0019】また、上記した本発明の半導体集積回路装
置の製造方法によれば、半導体ウエハの裏面に保護膜を
設けることにより、半導体ウエハから切り離され分割さ
れた半導体チップを突き上げピンによって突き上げてピ
ックアップする際に、その突き上げピンの先端が半導体
チップの裏面に直接接触せず保護膜に接触するようにな
るので、突き上げピンの接触に起因するキズやクラック
等が半導体チップの裏面に形成されるのを防止すること
が可能となる。
【0020】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
【0021】図1は本発明の一実施例である半導体集積
回路装置の要部断面図、図2は図1の半導体集積回路装
置の製造工程で用いるウエハ搬送治具の平面図、図3は
図2のIII−III線の断面図、図4は半導体ウエハ
の分割工程の説明図、図5は半導体チップのピックアッ
プ工程の説明図、図6は半導体チップ上にリードフレー
ムを配置した段階における半導体集積回路装置の断面
図、図7は樹脂封止後の半導体集積回路装置の断面図で
ある。
【0022】図1に示す本実施例の半導体集積回路装置
1は、LOC構造を有するSOJ(Small Outline J-le
ad Package)形の半導体集積回路装置である。
【0023】半導体チップ2は、例えばシリコン(S
i)単結晶からなり、例えばエポキシ系の樹脂からなる
パッケージ3によって封止されている。
【0024】半導体チップ2の主面には、例えばDRA
M(Dynamic RAM)やSRAM(Static RAM)等のような
メモリ回路(図示せず)またはマイクロプロセッサ等の
ような論理回路(図示せず)あるいは論理付きDRAM
や論理付きSRAM等のような混成回路(図示せず)が
形成されている。
【0025】半導体チップ2の裏面には厚さ数μm程度
の保護膜4が接着されている。保護膜4は、例えばポリ
イミド樹脂等、パッケージ3の構成材料と密着性の良好
な材料によって構成されている。
【0026】これにより、半導体チップ2の裏面とパッ
ケージ3との密着性を向上させることができるので、半
導体集積回路装置の実装時等における急激な熱ストレス
に起因する半導体チップ2裏面とパケージ4との剥離現
象等を防止することができ、パッケージ3の耐湿性の劣
化を防止することが可能となっている。
【0027】また、半導体チップ2の裏面とパッケージ
3との密着性を向上させることができ、半導体ウエハ段
階にその裏面に付着した異物等に起因する半導体チップ
2裏000面とパッケージ3との密着性の低下を防止す
ることができるので、半導体集積回路装置1の組立段階
において半導体ウエハの裏面管理を簡略化することが可
能となっている。
【0028】半導体チップ2の主面上には、例えばポリ
イミド樹脂からなる絶縁膜5を介して、例えば42アロ
イからなるリード6が配置されている。リード6の内方
端は、例えば金(Au)からなるボンディングワイヤ7
を介して半導体チップ2の主面のボンディングパッド
(図示せず)と電気的に接続されている。リード6の外
方端は、パッケージ3から突出されており、その突出部
分が略J字状に成形されている。
【0029】次に、本実施例の半導体集積回路装置1の
組立工程における製造方法を図2〜図7によって説明す
る。
【0030】まず、図2および図3に示すように、ウエ
ハプロセスおよびウエハテストが終了した半導体ウエハ
2Wをウエハ搬送治具8に装着する。
【0031】この半導体ウエハ2Wは、例えばSi単結
晶からなり、この段階の半導体ウエハ2Wには既に複数
の半導体チップ2が形成されている。ただし、この段階
の半導体チップ2は個々が分割領域(図示せず)を隔て
て一体となって半導体ウエハ2Wに形成されている。
【0032】ウエハ搬送治具8は、半導体ウエハ2Wを
所定の工程から所定の工程まで安全に搬送するための治
具であり、ウエハリング8aとそれに接着されたウエハ
シート8bとから構成されている。
【0033】本実施例においては、ウエハシート8bの
ウエハ張り付け面に、半導体ウエハ2Wとほぼ同じ大き
さに形成された保護膜4が予め接着されている。そし
て、半導体ウエハ2Wは、保護膜4上に接着された状態
でウエハ搬送治具8に装着されている。
【0034】この保護膜4は、例えばポリイミド樹脂
等、パッケージ3の構成材料と密着性の良好な材料から
なり、スピン塗布法または保護膜形成用フィルムの張り
付けによってウエハシート8b上に設けられている。保
護膜4の主面には接着剤(図示せず)が塗布されてお
り、これにより、半導体ウエハ2Wの裏面と保護膜4と
が接着されている。
【0035】すなわち、本実施例においては、半導体ウ
エハ2Wをウエハ搬送治具8に装着すると同時に半導体
ウエハ2Wの裏面に保護膜4が設けられるようになって
いる。したがって、保護膜4を設けるのに際して、面倒
な作業を付加することなく簡単に設けることが可能とな
っている。
【0036】なお、上記したウエハプロセスは、鏡面研
磨ウエハの段階から出発して、その上に電極配線パター
ンを形成し、さらに、表面保護膜を被覆し、プローブ等
により電気的試験を行える状態にするまでの工程であ
り、また、上記したウエハテストは、ウエハプロセス終
了後の半導体ウエハをプローバに掛けて、所定の仕様に
従ってDC項目やAC項目上の半導体チップの良否を試
験し、不良の半導体チップにフェイルマークを付ける工
程である。
【0037】続いて、ダイシング工程においては、図4
に示すように、半導体ウエハ2Wの分割領域(図示せ
ず)に、ダイシング刃9を回転させた状態で当てること
により、個々の半導体チップ2を半導体ウエハ2Wから
切り離す。この際、保護膜4も個々の半導体チップ2毎
に切り離す。
【0038】その後、ダイレクトピックアップ工程にお
いては、図5に示すように、ニードル10を半導体チッ
プ2の裏面に突き当てることにより半導体チップ2を図
5の上方に押し上げると同時に、その半導体チップ2を
その上方に配置された角錘状のコレット11によって真
空吸着した状態で引き上げ所定の位置に搬送する。
【0039】この際、本実施例においては、半導体チッ
プ2の裏面に保護膜4が設けられていることにより、半
導体チップ2を押し上げるためのニールド10の先端が
半導体チップ2の裏面に直接接触せず保護膜4に接触す
るようになるので、ニードル10の接触に起因するキズ
やクラック等が半導体チップ2の裏面に形成されるのを
防止することが可能となっている。
【0040】次いで、図6に示すように、その半導体チ
ップ2の主面上に絶縁膜5を介してリード6を配置す
る。絶縁膜5は、例えばポリイミド樹脂からなり、リー
ド6と半導体チップ2のボンディングパッド(図示せ
ず)等との接触不良を防止するために配置されている。
【0041】続いて、図7に示すように、リード6の先
端と、半導体チップ2上のボンディングパッドとを、例
えばAuからなるボンディングワイヤ7によって電気的
に接続した後、半導体チップ2を、例えばエポキシ系の
樹脂からなるパッケージ3によって封止する。
【0042】この際、本実施例においては、半導体チッ
プ2の裏面に保護膜4を設けたことにより、半導体チッ
プ2の裏面とパッケージ3との密着性を向上させること
ができるので、半導体集積回路装置の実装時等における
急激な熱ストレスに起因する半導体チップ2裏面とパケ
ージ4との剥離現象を防止することができ、パッケージ
の耐湿性の劣化を防止することが可能となっている。
【0043】また、半導体チップ2の裏面とパッケージ
3との密着性を向上させることができ、組立工程中に半
導体ウエハ2Wの裏面に付着した異物等に起因する半導
体チップ2裏面とパッケージ3との密着性の低下を防止
することができるので、半導体集積回路装置1の組立段
階において半導体ウエハ2Wの裏面管理を簡略化するこ
とが可能となっている。
【0044】その後、パッケージ3から突出するリード
6を、例えば略J字状に成形することにより、図1に示
した半導体集積回路装置1の組み立てを終了する。
【0045】このように、本実施例によれば、以下の効
果を得ることが可能となる。
【0046】(1).LOC構造を有する半導体集積回路装
置1において、半導体チップ2の裏面に保護膜4を設
け、その保護膜4をパッケージ3の構成樹脂と密着性の
良好な材料によって構成したことにより、半導体チップ
2の裏面とパッケージ3との密着性を向上させることが
できるので、半導体集積回路装置の実装時等における急
激な熱ストレスに起因する半導体チップ2裏面とパッケ
ージ3との剥離現象等を防止することができ、パッケー
ジ3の耐湿性の劣化を防止することが可能となる。
【0047】(2).上記(1) により、半導体チップ2の裏
面とパッケージ3との密着性を向上させることができ、
半導体ウエハ段階にその裏面に付着した異物等に起因す
る半導体チップ2裏面とパッケージ3との密着性の低下
を防止することができるので、半導体集積回路装置1の
組立段階において半導体ウエハ2Wの裏面管理を簡略化
することが可能となる。
【0048】(3).ダイレクトピクアップ工程に先立っ
て、半導体チップ2の裏面に保護膜4を設けたことによ
り、ダイレクトピクアップ工程に際して半導体チップ2
を押し上げるためのニールド10の先端が半導体チップ
2の裏面に直接接触せず保護膜4に接触するようになる
ので、ニードル10の接触に起因するキズやクラック等
が半導体チップ2の裏面に形成されるのを防止すること
が可能となる。
【0049】(4).保護膜4をウエハ搬送治具8のウエハ
張り付け面に予め設けておき、半導体ウエハ2Wをウエ
ハ搬送治具8に装着した際に半導体ウエハ2Wの裏面に
保護膜4が接着されるようにしたことにより、保護膜4
を、面倒な作業を付加することなく簡単に設けることが
可能となる。
【0050】(5).上記(1) 、(3) により、LOC構造を
有する半導体集積回路装置1の信頼性および歩留りを向
上させることが可能となる。
【0051】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【0052】例えば前記実施例においては、LOC構造
を有する半導体集積回路装置に本発明を適用した場合に
ついて説明したが、これに限定されるものではなく、例
えば半導体チップを実装するチップ実装領域の大きさが
半導体チップの裏面の大きさよりも小さい、いわゆる小
タブ構造を有する半導体集積回路装置のように、半導体
チップの裏面とパッケージ樹脂とが直接接触する構造を
有する半導体集積回路装置に適用することが可能であ
る。
【0053】また、例えば半導体チップを実装するチッ
プ実装領域の大きさが半導体チップの裏面の大きさと同
等の通常の半導体集積回路装置やリード上に絶縁膜を介
して半導体チップを搭載する、いわゆるCOL(Chip O
n Lead)構造を有する半導体集積回路装置に適用するこ
とも可能である。これらの場合は、半導体チップの裏面
に保護膜を設けることにより、ダイレクトピックアップ
工程時における半導体チップ裏面の損傷を防止すること
が可能となる。
【0054】また、前記実施例においては、保護膜をウ
エハ搬送治具に予め設けておき、半導体ウエハをウエハ
搬送治具に装着する際に同時に半導体ウエハの裏面に保
護膜を接着する方法を採用したが、これに限定されるも
のではなく、例えばLOC構造を有する半導体集積回路
装置の組立に際して、半導体ウエハから分割された個々
の半導体チップをピックアップした後、そのピックアッ
プした半導体チップの裏面に保護膜を接着剤等によって
接着するようにしても良い。この場合は、半導体チップ
とパッケージとの密着性を向上させることができるの
で、半導体ウエハの裏面管理を簡略化することができる
とともに、半導体チップとパッケージとの剥離現象を防
止でき、パッケージの耐湿性劣化を防止することが可能
となる。
【0055】また、半導体ウエハをウエハ搬送治具に張
り付ける前に、半導体ウエハの裏面に保護膜を設けるよ
うにしても良い。この場合は、前記実施例の(1) 〜(3),
(5)と同様の効果を得ることが可能となる。
【0056】また、前記実施例においては、保護膜をポ
リイミド樹脂とした場合について説明したが、これに限
定されるものではなく種々変更可能であり、例えばポリ
エチレン樹脂またはポリエステル樹脂としても良い。
【0057】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるSOJ
形の半導体集積回路装置に適用した場合について説明し
たが、これに限定されず種々適用可能であり、例えばS
OP(Small Outline Package)形の半導体集積回路装置
やQFP(Quad Flat Package)形の半導体集積回路装置
等のような他の半導体集積回路装置に適用することも可
能である。
【0058】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【0059】(1).本発明の半導体集積回路装置の製造方
法によれば、半導体チップの裏面に封止樹脂と密着性の
良好な保護膜を設けたことにより、半導体チップの裏面
と封止樹脂との密着性を向上させることができるので、
半導体集積回路装置の実装時等における急激な熱ストレ
スに起因する半導体チップ裏面と封止樹脂との剥離現象
を防止することができ、パッケージの耐湿性の劣化を防
止することが可能となる。この結果、半導体集積回路装
置の信頼性および歩留りを向上させることが可能とな
る。
【0060】(2).上記した本発明の半導体集積回路装置
の製造方法によれば、半導体チップの裏面に封止樹脂と
密着性の良好な保護膜を設けたことにより、半導体チッ
プの裏面と封止樹脂との密着性を向上させることがで
き、半導体ウエハの裏面に付着した異物等に起因する半
導体チップ裏面と封止樹脂との密着性の低下を防止する
ことができるので、半導体ウエハの裏面管理を簡略化す
ることが可能となる。
【0061】(3).上記した本発明の半導体集積回路装置
の製造方法によれば、半導体ウエハの裏面に保護膜を設
けることにより、半導体ウエハから切り離され分割され
た半導体チップを突き上げピンによって突き上げてピッ
クアップする際に、その突き上げピンの先端が半導体チ
ップに直接接触せず保護膜に接触するようになるので、
突き上げピンの接触に起因するキズやクラック等が半導
体チップの裏面に形成されるのを防止することが可能と
なる。この結果、半導体集積回路装置の信頼性および歩
留りを向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施例である半導体集積回路装置の
要部断面図である。
【図2】図1の半導体集積回路装置の製造工程で用いる
ウエハ搬送治具の平面図である。
【図3】図2のIII−III線の断面図である。
【図4】半導体ウエハの分割工程の説明図である。
【図5】半導体チップのピックアップ工程の説明図であ
る。
【図6】半導体チップ上にリードフレームを配置した段
階における半導体集積回路装置の断面図である。
【図7】樹脂封止後の半導体集積回路装置の断面図であ
る。
【符号の説明】
1 半導体集積回路装置 2 半導体チップ 2W 半導体ウエハ 3 パッケージ 4 保護膜 5 絶縁膜 6 リード 7 ボンディングワイヤ 8 ウエハ搬送治具 8a ウエハリング 8b ウエハシート 9 ダイシング刃 10 ニードル 11 コレット

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】 半導体チップの主面上に絶縁膜を介して
    リードを配置するリード・オン・チップ構造を有する半
    導体集積回路装置の製造工程に際して、前記半導体チッ
    プを封止する工程前に、前記半導体チップの裏面に保護
    膜を設ける工程を有することを特徴とする半導体集積回
    路装置の製造方法。
  2. 【請求項2】 請求項1記載の半導体集積回路装置の製
    造方法において、前記半導体チップを半導体ウエハから
    切り離し分割するチップ分割工程に先立って、前記半導
    体ウエハの裏面に保護膜を設ける工程を有することを特
    徴とする半導体集積回路装置の製造方法。
  3. 【請求項3】 半導体ウエハに形成された半導体チップ
    を半導体ウエハから切り離し分割するチップ分割工程に
    先立って、前記半導体ウエハの裏面に保護膜を形成する
    工程を有することを特徴とする半導体集積回路装置の製
    造方法。
  4. 【請求項4】 請求項2または3記載の半導体集積回路
    装置の製造方法において、前記保護膜がウエハシートの
    ウエハ張り付け面に予め設けられているウエハ搬送治具
    に、前記半導体ウエハを張り付けることにより、前記保
    護膜を前記半導体ウエハの裏面に設けることを特徴とす
    る半導体集積回路装置の製造方法。
  5. 【請求項5】 請求項1〜4のいずれか1項に記載の半
    導体集積回路装置の製造方法において、前記保護膜が前
    記半導体チップを封止する封止樹脂と密着性の良好な材
    料によって構成されていることを特徴とする半導体集積
    回路装置の製造方法。
  6. 【請求項6】 請求項1〜5のいずれか1項に記載の半
    導体集積回路装置の製造方法において、前記保護膜がポ
    リイミドからなることを特徴とする半導体集積回路装置
    の製造方法。
  7. 【請求項7】 請求項1〜6のいずれか1項に記載の半
    導体集積回路装置の製造方法に用いるウエハ搬送治具で
    あって、ウエハリングと前記ウエハリングに接着された
    ウエハシートとを備え、前記ウエハシートのウエハ張り
    付け面に、前記保護膜を設けたことを特徴とするウエハ
    搬送治具。
  8. 【請求項8】 請求項7記載のウエハ搬送治具におい
    て、前記保護膜が前記半導体チップを封止する封止樹脂
    と密着性の良好な材料によって構成されていることを特
    徴とするウエハ搬送治具。
  9. 【請求項9】 請求項7または8記載のウエハ搬送治具
    において、前記保護膜がポリイミドからなることを特徴
    とするウエハ搬送治具。
  10. 【請求項10】 半導体チップの主面上に絶縁膜を介し
    てリードを配置してなるリード・オン・チップ構造を有
    する半導体集積回路装置であって、前記半導体チップの
    裏面に保護膜を設けたことを特徴とする半導体集積回路
    装置。
  11. 【請求項11】 請求項10記載の半導体集積回路装置
    において、前記保護膜が前記半導体チップを封止する封
    止樹脂と密着性の良好な材料によって構成されているこ
    とを特徴とする半導体集積回路装置。
  12. 【請求項12】 請求項10または11記載の半導体集
    積回路装置において、前記保護膜がポリイミドからなる
    ことを特徴とする半導体集積回路装置。
JP6313005A 1994-12-16 1994-12-16 半導体集積回路装置の製造方法、それに用いるウエハ搬送治具および半導体集積回路装置 Pending JPH08172159A (ja)

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888230B1 (en) 1998-10-28 2005-05-03 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
JP2007180512A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007180513A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7871899B2 (en) 2006-01-11 2011-01-18 Amkor Technology, Inc. Methods of forming back side layers for thinned wafers

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6888230B1 (en) 1998-10-28 2005-05-03 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
US7217992B2 (en) 1998-10-28 2007-05-15 Renesas Technology Corp. Semiconductor device, semiconductor wafer, semiconductor module, and a method of manufacturing semiconductor device
JP2007180512A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2007180513A (ja) * 2005-12-02 2007-07-12 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
US7871899B2 (en) 2006-01-11 2011-01-18 Amkor Technology, Inc. Methods of forming back side layers for thinned wafers
US8643177B2 (en) 2006-01-11 2014-02-04 Amkor Technology, Inc. Wafers including patterned back side layers thereon

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