JP2011154627A - 半導体装置及びそのテスト方法並びにシステム - Google Patents

Abstract

【課題】 Ｉ／Ｏ圧縮テスト時間を短縮かつ低コストで実現する。
【解決手段】 半導体装置は、複数のＩ／Ｏ端子ＤＱ０〜ＤＱ３１がそれぞれＴＳＶを介して共通に接続された複数のチップを含む。各チップは、それぞれ、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果（少なくともノード０１〜０４、１０のいずれか一つ）を、複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、前記一つの第１のＩ／Ｏ端子の番号を設定するレジスタ群を含む制御回路と、を備える。前記レジスタ群に、前記一つの第１のＩ／Ｏ端子をそれぞれチップ毎に異ならせる設定情報を登録することにより、各チップメモリは、チップ毎に異なるＩ／Ｏ端子の番号を使用してデータを入力または出力することにより、バスファイトすることなく複数のチップにおいて同時並行して前記Ｉ／Ｏ圧縮回路によるＩ／Ｏ圧縮テストを可能とした。
【選択図】 図１

Description

本発明は半導体装置及びそのテスト方法並びにその半導体装置を含むシステムに関する。

記憶機能を含む半導体装置、例えば半導体記憶装置は高集積化、大容量化が進んでいる。高集積化、大容量化を実現する技術の一手法として、複数のチップ（メモリチップ）をＩ／Ｏチップ上に積層しＩ／Ｏチップに対して積層された複数のチップを貫通する（それぞれのチップの厚さ方向を貫通する）貫通電極（ＴＳＶ：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）によって接続する技術（特許文献１）や、一つのパッケージ内に同一の構造を有する２つのチップ（つまり、２メモリダイ）を積層したデュアルダイパッケージ（ＤＤＰ：Ｄｕａｌ Ｄｉｅ Ｐａｃｋａｇｅ）技術（特許文献２）が知られている。

ところで、半導体記憶装置はチップをモールディング等で封止するパッケージング（アセンブリ工程）後、出荷の前に全ての記憶セルが正常に動作するかをテストする動作テストが必要であるが、動作テストに要する時間は容量が大きくなるほど長くなる。このため動作テスト時間（試験時間）を短縮する技術が要求される。

ここで、動作テスト時間の短縮のみならず、半導体装置を試験する機器であるテスター装置（または、半導体装置を制御するマザーボードに搭載されるコントローラ）が有するドライバとコンパレータの数を少なくするため、単一チップに搭載されるＩ／Ｏ圧縮テスト機能も知られている。ドライバは動作テストに際して例えば半導体装置が有するＴＳＶを介してテスター装置から半導体装置内のメモリセルへデータ書き込みを行なう手段であり、コンパレータは動作テストに際してメモリセルから読み出されてＴＳＶを介して半導体装置の外へ送出された信号出力（信号の論理）がテスター装置の有する期待値と一致するか否かを判定する手段である。またＩ／Ｏ圧縮テスト機能というのは、半導体装置が有する複数のＩ／Ｏ端子のうちの特定のＩ／Ｏ端子から、それぞれのチップが有するその内部の複数のＩ／Ｏ線（内部データバス）へ同時にデータを入力し（書き込み）、前記複数のＩ／Ｏ線のデータのＡＮＤ論理の結果を前記特定のＩ／Ｏ端子へ出力する機能である。

特許文献３には、この種の動作テスト短縮技術として、読み出しデータを圧縮して出力するデータ圧縮テストモードをチップが備えることが示されている。

特開２００４−３２７４７４号公報 特開２００６−１７２７００号公報 特開平９−２５９６００号公報

上記のＴＳＶやＤＤＰ等の技術により複数のチップが積層され、パッケージングされた半導体装置において、半導体装置が有するＩ／Ｏ端子と各チップが有するＩ／Ｏ端子（チップ端子）は同一に接続され、例えば、その半導体装置の外部端子に接続される。よって、それぞれのチップに同時にＩ／Ｏ圧縮テストを行うことは出来ない。言い換えれば、テスター装置（又はコントローラ）は、半導体装置の一つの外部端子（Ｉ／Ｏ端子）から前記同一に接続された複数のチップのそれぞれのチップ端子を介して複数のチップ内のＩ／Ｏ圧縮テストを同時に行なうことはできない。これは、異なるチップのＩ／Ｏ圧縮テスト結果がパッケージ内で共通接続されているからである。詳細には、例えば、それぞれの複数のチップがＩ／Ｏ圧縮テスト機能を使用してそれぞれ対応するチップ端子へテスト結果を出力すると、それらチップ端子はＴＳＶによって電気的に共通にされているため、複数のＩ／Ｏ圧縮テスト結果が同一時間においてバスファイトする。よって、これら複数のチップは、それぞれのチップを時系列にＩ／Ｏ圧縮テストするしか手段がなく、試験時間が複数のチップの数だけ増加していた。更に、Ｉ／Ｏ端子の数が増大することにより、テスター装置（又はコントローラ）のドライバとコンパレータの数が増大していた。

本発明の第１の態様によれば、第１のチップと第２のチップを含み、前記第１のチップが有する複数のＩ／Ｏ端子と前記第２のチップが有する複数のＩ／Ｏ端子が、それぞれ共通に接続し、前記第１、第２のチップには、それぞれ、テストモード時、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果を、前記複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、前記第１のチップの第１のＩ／Ｏ端子の番号と前記第２のチップの第１のＩ／Ｏ端子の番号とが互いに異なる番号となるように、前記複数のＩ／Ｏ端子の中から前記一つの第１のＩ／Ｏ端子の番号を設定する番号設定レジスタを含み、前記Ｉ／Ｏ圧縮回路を制御するテスト制御回路と、を備え、前記第１、第２のチップのそれぞれは、前記テストモード時に前記テスト制御回路によって活性化された前記Ｉ／Ｏ圧縮回路によって、前記チップ毎に異なる前記一つの第１のＩ／Ｏ端子を介して、それぞれ対応するデータを半導体装置の外部と同時に並列に入力または出力する、ことを特徴とする半導体装置が提供される。

前記Ｉ／Ｏ圧縮回路は、前記複数のＩ／Ｏ端子を複数のグループに分割した複数のグループにそれぞれ対応する複数の第１のＩ／Ｏ圧縮回路を含む。この場合、前記複数の第１のＩ／Ｏ圧縮回路は、それぞれが、前記複数のグループにそれぞれ対応する前記複数の内部データバスの複数の信号を受け、前記テストモード時且つ読み出しモード時に前記複数のグループにそれぞれ対応する前記一つの圧縮結果を出力する第１の論理回路と、前記複数のグループにそれぞれ対応する前記複数のＩ／Ｏ端子と前記第１の論理回路の一つの出力ノードとの間に接続し、前記テストモード時に前記一つの出力ノードを前記複数のグループにそれぞれ対応する前記複数のＩ／Ｏ端子のいずれか一つに電気的に接続する第１のスイッチ回路と、を含む。また前記第１のＩ／Ｏ圧縮回路は、前記第１の論理回路の一つの出力ノードと前記第１の論理回路の複数の入力ノードとを、前記テストモード時且つ書き込みモード時に電気的にそれぞれ接続する、第２のスイッチ回路を含んでも良い。

前記テスト制御回路は、更に、前記データの圧縮率を異ならせる圧縮率設定レジスタを含む。この場合、前記Ｉ／Ｏ圧縮回路は、前記圧縮率設定レジスタによっていずれか一方が選択される、前記複数のＩ／Ｏ端子に対する第１の前記圧縮率である第２のＩ／Ｏ圧縮回路と、それぞれが前記第１の圧縮率よりも低い第２の圧縮率であり、前記複数のグループにそれぞれ対応する前記複数の第１のＩ／Ｏ圧縮回路、を含む。前記第２のＩ／Ｏ圧縮回路は、前記複数の内部データバスの複数の信号を受け、前記テストモード時且つ読み出しモード時に前記一つの圧縮結果を出力する第２の論理回路と、前記複数のＩ／Ｏ端子と前記第２の論理回路の一つの出力ノードとの間に接続し、前記テストモード時に前記第２の論理回路の一つの出力ノードを前記複数のＩ／Ｏ端子のいずれか一つに電気的に接続する第３のスイッチ回路と、を含む。

本発明の第２の態様によれば、第１のチップと第２のチップを含み、前記第１のチップが有する複数のＩ／Ｏ端子と前記第２のチップが有する複数のＩ／Ｏ端子とがそれぞれ共通に接続され、それぞれ対応する外部と通信する半導体装置の複数の外部Ｉ／Ｏ端子に接続する半導体装置のＩ／Ｏ圧縮テスト方法であって、半導体装置への電源の供給後、前記第１、第２のチップが互いに異なる第１と第２の情報を認識し、または設定され、非テストモード時に互いに排他制御でアクセスされる前記第１と第２のチップを、テストモード時に同時にアクセスし、前記第１のチップが前記第１の情報によって選択した一つの第１の前記Ｉ／Ｏ端子へ出力する第１の試験結果を、対応する前記複数の外部Ｉ／Ｏ端子のうちの一つの第１の前記外部Ｉ／Ｏ端子を介して、半導体装置の外部で期待値と第１の比較をし、前記第２のチップが前記第２の情報によって選択した一つの第２の前記Ｉ／Ｏ端子へ出力する第２の試験結果を、対応する前記複数の外部Ｉ／Ｏ端子のうちの前記一つの第１の外部Ｉ／Ｏ端子とは異なる一つの第２の前記外部Ｉ／Ｏ端子を介して、半導体装置の外部で期待値と第２の比較をし、前記第１と第２の比較を、同時に且つ並列に行なう、ことを特徴とする半導体装置のＩ／Ｏ圧縮テスト方法が提供される。

本発明によれば更に上記の半導体装置と、該半導体装置とコマンドバス、Ｉ／Ｏバスを介して接続され、当該半導体装置を制御するコントローラと、を含むシステムが提供される。

１．第１、第２のチップを含む複数のチップに対するＩ／Ｏ圧縮テストを同時並行的に行なうことができるのでＩ／Ｏ圧縮テストの時間を短縮することができる。

２．例えば、Ｉ／Ｏ圧縮テストを最高の圧縮率（３２Ｉ／Ｏ端子で１端子のみ使用）で行うことにより、テスター装置のドライバとコンパレータはその圧縮分のみで済むので、テスター装置におけるドライバとコンパレータ数の削減によるコストダウンを実現することができる。

本発明の実施例による半導体装置のうちの１つのメモリチップにおいてＩ／Ｏ圧縮テストに必要な構成要素を模式的に示した図である。 本発明の実施例による半導体装置に対する３２Ｉ／Ｏ圧縮テストについて説明するための図である。 本発明の実施例による半導体装置に対する８Ｉ／Ｏ圧縮テストについて説明するための図である。 本発明の実施例による半導体装置に対する３２Ｉ／Ｏ圧縮テストにおいて書き込み動作に際して使用されるＩ／Ｏ端子及び読み出し動作に際して使用されるＩ／Ｏ端子と半導体装置の外部端子及びテスター装置の端子番号の関係を説明するための図である。 本発明の実施例による半導体装置に対する８Ｉ／Ｏ圧縮テストにおいて書き込み動作に際して使用されるＩ／Ｏ端子及び読み出し動作に際して使用されるＩ／Ｏ端子と半導体装置の外部端子及びテスター装置の端子番号の関係を説明するための図である。 本発明の実施例による半導体装置に対する３２Ｉ／Ｏ圧縮テストにおいて書き込み動作に際して使用されるＩ／Ｏ端子と読み出し動作に際して使用されるＩ／Ｏ端子との関係を説明するための図である。 本発明の実施例による半導体装置に対する８Ｉ／Ｏ圧縮テストにおいて書き込み動作に際して使用されるＩ／Ｏ端子と読み出し動作に際して使用されるＩ／Ｏ端子との関係を説明するための図である。 本発明の実施例による半導体装置に対する３２Ｉ／Ｏ圧縮テストにおいて書き込み動作に際して使用されるＩ／Ｏ端子と、読み出し動作に際して使用されるＩ／Ｏ端子を説明するための図である。 本発明によるシステムの実施例の概略構成を示したブロック図である。 本発明が適用され得る半導体装置の一例として、平面配列型の半導体装置の概略構成を示した関連図である。 本発明が適用され得る半導体装置の別の例として、積層型の半導体装置の概略構成を示した関連図である。 本発明が適用され得る積層型の半導体装置の一例として、８個のメモリチップの積層による半導体装置の概略構成を示した関連図である。 本発明が適用され得る半導体装置におけるメモリチップの概略構成を示した図である。

本発明の課題を解決する技術思想の代表的な例を、以下に示す。但し、本願の請求内容はこの技術思想に限られず、本願の請求項に記載の内容であることは言うまでもない。

本発明は、複数のメモリチップからなる半導体装置であって、且つ各メモリチップは複数のＩ／Ｏ端子が共通に接続されている半導体装置であり、複数のメモリチップの各々が、半導体装置としてパッケージング後のＩ／Ｏ圧縮テスト機能を有するＩ／Ｏ圧縮回路部と、Ｉ／Ｏ圧縮テスト機能を複数のＩ／Ｏ端子の１つ以上に割り付けるレジスタ群を含む制御回路部とを含む。各メモリチップのレジスタ群には、メモリチップ毎に異なる１つ以上のＩ／Ｏ端子を割り付ける情報を設定することにより、各メモリチップが異なる１つ以上のＩ／Ｏ端子を介してＩ／Ｏ圧縮テスト機能を同時並行して実施できるようにしたことを特徴とする。

要は、Ｉ／Ｏ圧縮技術を使って、Ｉ／Ｏ圧縮テスト時に圧縮データの入出力のために使用するＩ／Ｏ端子を、メモリチップ毎に異ならせるようにしている。

以下、添付図面を参照しながら、本発明の好ましい実施例について詳細に説明する。

［実施例］
本発明の実施例を説明する前に、本発明を理解し易くするために、図１０、図１１、図１２を参照して、本発明が適用され得る半導体装置１０００、３０００の例を説明する。図１０、図１１、図１２に示す例は特許文献１に開示されており、いずれの例もあくまでも本発明を理解し易くするための例であって、本発明の権利範囲に制約を加えるものでないことは言うまでも無い。

図１０を参照して、本発明の対象となり得る第１の例として、メモリサブシステム、すなわち、メモリモジュール（半導体装置）について概略的に説明する。まず、図１０に示されたメモリモジュールは、モジュール基板２００、モジュール基板２００上に、平面的に並列に配置された複数のＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）チップ（図では９個）２０１、モジュール基板２００の中央部に配置されたレジスタ２０２、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路２０３、及びＳＰＤ（Ｓｅｒｉａｌ Ｐｒｅｓｅｎｃｅ Ｄｅｔｅｃｔ）２０４を備える。モジュール基板２００は図示しないコネクタによりマザーボード（図示せず）上に取り付けられる。ここで、マザーボード上には、図示されたメモリモジュールのほかに、他のメモリモジュールもチップセット（メモリコントローラ）と共に搭載され、これら複数のメモリモジュールとチップセットにより、メモリシステムが構成される。

各ＤＲＡＭ２０１から図の下方に、すなわち、モジュール基板２００の短辺方向にモジュールデータ配線が施され、他方、レジスタ２０２から図の下方にモジュールコマンド・アドレス配線が施される。更に、ＰＬＬ２０３から図の下方にモジュールクロック配線が延び、これらモジュールコマンド・アドレス配線及びモジュールクロック配線はモジュール基板２００の長辺方向に配列されたコネクタに接続される。また、ＳＰＤ２０４はモジュール基板２００に搭載されているＤＲＡＭチップ２０１の動作条件を定めるメモリであり、通常、ＲＯＭによって構成されている。

更に、レジスタ２０２からは、モジュール基板２００の長辺方向に、すなわち、横方向にモジュールコマンド・アドレス分配配線が各ＤＲＡＭチップ２０１に対して施されると共に、ＰＬＬ回路２０３からも同様にモジュールクロック分配配線が各ＤＲＡＭチップ２０１に施される。

この構成のメモリモジュールでは、メモリアクセスデータバスのバス幅に応じたビット数のデータをモジュールデータとして入出力することができる。

図１１を参照して、半導体装置３０００の第２の例であるメモリモジュール（半導体装置）について説明する。図１１に示されたメモリモジュールは図１０に示されたメモリモジュールと同様に、メモリデータバス幅として複数のＤＲＡＭチップのデータ幅に相当するデータ信号を入出力できる。このように、複数、ここでは８個のＤＲＡＭチップを積層構造にすることによって、メモリシステム全体として、複数のメモリサブシステムを含み、増設によってメモリ容量を大きくできると共に実装面積を縮小できるメモリシステムを構成できる。

図１１において、メモリモジュールは、インターポーザ基板２１０、インターポーザ基板２１０上に搭載されたＩ／Ｏチップ２１１、及び、Ｉ／Ｏチップ２１１上に積層された８個のＤＲＡＭチップ２０１を備えている。以降では、Ｉ／Ｏチップ２１１に隣接した最下層のＤＲＡＭチップから上方にレイヤー０乃至レイヤー７と呼ぶことがある。レイヤー０は第１のチップであり、レイヤー１乃至レイヤー７のいずれか一つは第２のチップである。

次に、メモリモジュールを構成する各部分について説明すると、Ｉ／Ｏチップ２１１と各層のＤＲＡＭチップ２０１とは貫通電極、すなわちＴＳＶ２１５によって接続され、当該ＴＳＶ２１５を介して、データ信号がＩ／Ｏチップ２１１との間で送受される。ここで、ＴＳＶ２１５は各ＤＲＡＭチップ２０１の一方の面から他方の面へ貫通するチップ間接続電極であり、図１１では便宜上、１個のみ示しているが、例えば銅又はアルミニウムによって形成された７２×４（＝２８８）個のＴＳＶが設けられる。

更に、インターポーザ基板２１０はシリコンによって形成され、１チャネルのメモリサブシステムの機能を構成するのに必要な全てのシステムデータ信号、システムアドレス信号、システム制御信号、システムクロック信号のボード上実装ピッチに対応するＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）端子を有し、各信号ＢＧＡ端子とシリコンチップで形成されるＩ／Ｏチップ上の各信号パッドとを基板配線及びバンプにより結線することを可能にする機能を備えている。

Ｉ／Ｏチップ２１１は、チップセットから入力された信号を、ＤＲＡＭチップ２０１を動作させるために再構成する機能と、ＴＳＶ２１５による端子からＤＲＡＭチップ２０１に送信する機能、ＤＲＡＭチップ２０１からの信号をＴＳＶ２１５による端子より受信する機能、及び、ＤＲＡＭチップ２０１から受信したデータ信号を再構成してシステムデータ信号として送信する機能を有している。

インターポーザ基板２１０のＢＧＡ端子は、Ｉ／Ｏチップ２１１上のそれぞれの入出力回路（Ｉ／Ｏ回路）の入出力用パッド及び入力用パッドに結線され、Ｉ／Ｏチップ２１１上に積層された複数のＤＲＡＭチップ２０１とＩ／Ｏチップ２１１のデータ信号端子、アドレス信号端子、制御信号端子がＴＳＶ２１５により接合され、チップ間のデータ信号、アドレス信号、制御信号はＴＳＶ２１５を介して受送信される。また、電源及びＧＮＤはインターポーザ基板２１０のＢＧＡ端子よりＩ／Ｏチップ２１１上のパッドに供給され、ＴＳＶ２１５を介して各ＤＲＡＭチップ２０１の電源、ＧＮＤ端子に供給される構成を有している。

各ＤＲＡＭチップ２０１のデータ信号端子はＴＳＶ２１５を介してＩ／Ｏチップ２１１のデータ信号端子に接続される。この場合、データ信号線としてのＴＳＶ２１５は各ＤＲＡＭチップ２０１により共有される。また、各ＤＲＡＭチップ２０１のアドレス信号端子はＴＳＶ２１５をアドレス信号線として共有し、Ｉ／Ｏチップ２１１のアドレス信号端子に接続される。更に、各ＤＲＡＭチップ２０１の制御信号端子はＴＳＶ２１５を制御信号線として共有し、Ｉ／Ｏチップ２１１の制御信号端子に接続される。

半導体装置３０００を異なる視点（機能的）から表現した図１２を参照して、Ｉ／Ｏチップ２１１上に８個のＤＲＡＭチップ２０１が積層され、斜線で示されているように、積層されたＤＲＡＭチップ２０１のうちの１つのＤＲＡＭチップが選択される。このように、本発明が適用され得るメモリモジュールは、Ｉ／Ｏチップ２１１に積層されるＤＲＡＭチップ２０１の数を変更できるから、Ｉ／Ｏチップ２１１はＤＲＡＭチップ２０１の積層数を判定できるように構成される。

図１２に示された例では、各ＤＲＡＭチップ２０１が単一のバンク（Ｂａｎｋ）を構成し、更に、各ＤＲＡＭチップ２０１は×２５６個のデータ端子を備え、他方、Ｉ／Ｏチップ２１１は×６４のシステムデータ線を備える。

本願の技術思想が適用された半導体装置（ＤＲＡＭチップ２０１）の一例が、図１３に開示される。ＤＲＡＭチップの概略構成について説明する。ここでは、レイヤー０のＤＲＡＭチップの構成を示し、他のレイヤーのＤＲＡＭチップも同様の構成を有する。

ＤＲＡＭチップ２０１には、本願の特徴部分であるテスト回路３００を含む。テスト回路３００内の詳細な構成については、図１で後述する。最初に、ＤＲＡＭチップ２０１の全体について説明する。図示しないコントローラからのアドレス信号Ａ０〜Ａ１３が、アドレスバッファ３０５に与えられる。アドレスバッファ３０５は、Ｘデコーダ３０７及びＹデコーダ３０９に対して、アドレス信号ＡＸ０〜１３及びＡＹ０〜９をそれぞれ出力する。図示されたＤＲＡＭアレイ３０１は、Ｘ及びＹデコーダ３０７及び３０９にアドレス信号ＡＸ０〜１３及びＡＹ０〜９が与えられると、パラレル−シリアル変換回路３１３との間で、１２８ビット（すなわち、×１２８）のデータ信号をパラレルに入出力する。１２８ビットのデータ信号の入出力動作は、チップ選択信号ＣＳ、クロック信号ＣＫ０を受けるコマンドデコーダ３０３からのコマンド及びＤＬＬ回路３１１からのクロックの制御の下に行われる。コマンドデコーダ３０３はまた、コントローラからローアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を受ける。

パラレル−シリアル変換回路３１３はＤＲＡＭアレイ３０１との間で、×１２８ビットパラレルのデータ信号を送受すると共に、コントローラとの間で、３２ビットパラレルのデータ信号（×３２）を送受する。すなわち、パラレル−シリアル変換回路３１３は×１２８ビットのデータ信号を×３２ビットのデータ信号に変換すると共に、×３２ビットのデータ信号を×１２８ビットのデータ信号に変換する機能を備えている。

図１は、半導体装置３０００に含まれる８層の半導体チップ（メモリチップ）（レイヤー０〜レイヤー７）のうちの、１つのメモリチップ（１レイヤー）内の構成を模式的に示す。他のメモリチップもまったく同様の構成であることは言うまでも無い。図１は、主に、後述されるＩ／Ｏ圧縮テストに必要な構成要素を示し、メモリチップ本来の構成要素、例えば図１３で説明したコマンドデコーダ、アドレスバッファ、Ｘデコーダ、Ｙデコーダ、ＤＬＬ回路、パラレル−シリアル変換回路や、これらの各構成要素において送受される各種信号については、図示を省略している。それゆえ、各種信号の送受のために必要なＴＳＶも後述されるＩ／Ｏ圧縮テストに必要な３２個のＴＳＶ（ここでは、Ｉ／Ｏ端子ＤＱ０〜ＤＱ３１として使用される）のみを示している。

但し、図１の右上には、図示しないコントローラからクロック信号Ｃｌｏｃｋｓを受けるための複数のＴＳＶや、制御系の回路要素（テスト制御回路、特に第１のテスト制御回路）として、これら複数のＴＳＶを通して受けたクロック信号に基づいて書き込みモード（Ｗｒｉｔｅ ｍｏｄｅ）信号、読み出しモード（Ｒｅａｄ ｍｏｄｅ）信号、テストモード（Ｔｅｓｔ ｍｏｄｅ）信号を生成すると共に、第１のレジスタＲｅｇ．１（圧縮率設定レジスタ）を介して３２Ｉ／Ｏ圧縮テスト時の第１の制御信号Ｒｅｇ．Ｓ１、第２のレジスタＲｅｇ．２（圧縮率設定レジスタ）を介して８Ｉ／Ｏ圧縮テスト時の第２の制御信号Ｒｅｇ．Ｓ２、第３のレジスタＲｅｇ．３（番号設定レジスタ）を介してＩ／Ｏ端子を選択するための第３の制御信号Ｒｅｇ．Ｓ３をそれぞれ生成する制御回路Ｃｎｔｌ．ｃｉｒ．を示している。この制御回路Ｃｎｔｌ．ｃｉｒ．はメモリセルアレイに対してアレイ制御信号Ａｒｒａｙ ｃｏｎｔ ｓｉｇｎａｌｓも出力する。第１のレジスタＲｅｇ．１と第２のレジスタＲｅｇ．２をいずれか一方を一つとして、いずれか他方を前記いずれか一方のレジスタの出力信号を反転させた反転信号としてもよい。

一方、図１の右下には、制御系の別の回路要素（テスト制御回路、特に第２のテスト制御回路）として、テストモード信号、書き込みモード信号、読み出しモード信号、第１の制御信号Ｒｅｇ．Ｓ１、第２の制御信号Ｒｅｇ．Ｓ２に基づいてデータ入出力の形式（非圧縮又は圧縮）、テストモード（３２Ｉ／Ｏ圧縮又は８Ｉ／Ｏ圧縮）を規定するＣａｓｅ１−Ｒ（第２のテスト条件信号）、Ｃａｓｅ１−Ｗ（第１のテスト条件信号）、Ｃａｓｅ２−Ｒ（第４のテスト条件信号）、Ｃａｓｅ２−Ｗ（第３のテスト条件信号）を生成する試験制御回路Ｔｅｓｔ．ｃｉｒ．を示している。

試験制御回路Ｔｅｓｔ．ｃｉｒ．は、テストモード（Ｔｅｓｔ ｍｏｄｅ）信号を受けてノーマルモード（Ｎｏｒｍａｌ ｍｏｄｅ）信号を発生するインバータ回路ＩＮＶと、テストモード（Ｔｅｓｔ ｍｏｄｅ）信号と第１の制御信号Ｒｅｇ．Ｓ１を入力とする２入力アンド回路Ａ１と、テストモード（Ｔｅｓｔ ｍｏｄｅ）信号と第２の制御信号Ｒｅｇ．Ｓ２を入力とする２入力アンド回路Ａ２と、読み出しモード（Ｒｅａｄ ｍｏｄｅ）信号とアンド回路Ａ１の出力を入力とする２入力アンド回路Ａ３と、書き込みモード（Ｗｒｉｔｅ ｍｏｄｅ）信号とアンド回路Ａ１の出力を入力とする２入力アンド回路Ａ４と、読み出しモード（Ｒｅａｄ ｍｏｄｅ）信号とアンド回路Ａ２の出力を入力とする２入力アンド回路Ａ５と、書き込みモード（Ｗｒｉｔｅ ｍｏｄｅ）信号とアンド回路Ａ２の出力を入力とする２入力アンド回路Ａ６とを含む。アンド回路Ａ３〜Ａ６はそれぞれ、Ｃａｓｅ１−Ｒ（第２のテスト条件信号）、Ｃａｓｅ１−Ｗ（第１のテスト条件信号）、Ｃａｓｅ２−Ｒ（第４のテスト条件信号）、Ｃａｓｅ２−Ｗ（第３のテスト条件信号）を出力する。

第１〜第３のレジスタＲｅｇ．１〜Ｒｅｇ．３はまとめてレジスタ群と呼ばれても良く、レジスタ群と制御回路Ｃｎｔｌ．ｃｉｒ．、試験制御回路Ｔｅｓｔ．ｃｉｒ．はまとめて制御回路部と呼ばれても良い。

メモリチップ２０１が外部と通信する複数のＴＳＶによってそれぞれ構成する複数のＩ／Ｏ端子ＤＱ０〜ＤＱ３１（複数の第１のノード）は、周知のＩ／Ｏ回路部ＩＯＣに接続される。尚、図１０においては、チップ２０１の外部端子である。図１及び図１０において、半導体装置１０００、３０００の外部端子とは異なることに注意が必要である。

図１の説明に戻り、Ｉ／Ｏ回路部ＩＯＣは後述する様々なテスト回路３００の要素に接続される。ここでは、Ｉ／Ｏ回路部ＩＯＣは４つのＩ／Ｏ回路ＩＯ ｇｒｏｕｐ ０〜ＩＯ ｇｒｏｕｐ ３にグルーピングされている。このグルーピングは、後述するＩ／Ｏ圧縮テストに際して、８圧縮×４グループを構成する（故に、３２Ｉ／Ｏ／１チップ）ものであり、１グループを８Ｉ／Ｏ端子で構成するのは、８メモリチップ（レイヤー０〜レイヤー７）でそれぞれ異なるＩ／Ｏ回路（Ｉ／Ｏ端子）にスイッチングするからである。ＩＯ ｇｒｏｕｐ ０はＩ／Ｏ端子ＤＱ０、ＤＱ４、ＤＱ８、ＤＱ１２、ＤＱ１６、ＤＱ２０、ＤＱ２４、ＤＱ２８のそれぞれに接続された複数のＩ／Ｏ回路Ｉ／Ｏ０、Ｉ／Ｏ４、Ｉ／Ｏ８、Ｉ／Ｏ１２、Ｉ／Ｏ１６、Ｉ／Ｏ２０、Ｉ／Ｏ２４、Ｉ／Ｏ２８からなり、ＩＯ ｇｒｏｕｐ １はＩ／Ｏ端子ＤＱ１、ＤＱ５、ＤＱ９、ＤＱ１３、ＤＱ１７、ＤＱ２１、ＤＱ２５、ＤＱ２９のそれぞれに接続された複数のＩ／Ｏ回路Ｉ／Ｏ１、Ｉ／Ｏ５、Ｉ／Ｏ９、Ｉ／Ｏ１３、Ｉ／Ｏ１７、Ｉ／Ｏ２１、Ｉ／Ｏ２５、Ｉ／Ｏ２９からなる。同様にして、ＩＯ ｇｒｏｕｐ ２はＩ／Ｏ端子ＤＱ２、ＤＱ６、ＤＱ１０、ＤＱ１４、ＤＱ１８、ＤＱ２２、ＤＱ２６、ＤＱ３０のそれぞれに接続された複数のＩ／Ｏ回路Ｉ／Ｏ２、Ｉ／Ｏ６、Ｉ／Ｏ１０、Ｉ／Ｏ１４、Ｉ／Ｏ１８、Ｉ／Ｏ２２、Ｉ／Ｏ２６、Ｉ／Ｏ３０からなり、ＩＯ ｇｒｏｕｐ ３はＩ／Ｏ端子ＤＱ３、ＤＱ７、ＤＱ１１、ＤＱ１５、ＤＱ１９、ＤＱ２３、ＤＱ２７、ＤＱ３１のそれぞれに接続された複数のＩ／Ｏ回路Ｉ／Ｏ３、Ｉ／Ｏ７、Ｉ／Ｏ１１、Ｉ／Ｏ１５、Ｉ／Ｏ１９、Ｉ／Ｏ２３、Ｉ／Ｏ２７、Ｉ／Ｏ３１からなる。

ここでは、パッケージング後のテスト回路の要素として、３２Ｉ／Ｏ圧縮テスト関連（第１の前記圧縮率）の１つの圧縮３２回路（３２Ｉ／Ｏ圧縮回路）Ｃ３２（第２のＩ／Ｏ圧縮回路）、４つの８Ｉ／Ｏ圧縮テスト関連（第２の前記圧縮率）の８Ｉ／Ｏ圧縮回路Ｃ８−０、Ｃ８−１、Ｃ８−２、Ｃ８−３（４つの第１のＩ／Ｏ圧縮回路）を備える。３２Ｉ／Ｏ圧縮回路と８Ｉ／Ｏ圧縮回路はまとめてＩ／Ｏ圧縮回路部と呼ぶことがある。本実施例の特徴として、圧縮３２回路Ｃ３２は３２Ｉ／Ｏ圧縮テストに際して非圧縮書き込みデータを１つ以上の特定のＩ／Ｏ回路（ここではすべてのＩ／Ｏ端子ＤＱ０〜ＤＱ３１）に接続するスイッチ回路ＴＳＷ３２−Ｗと、圧縮結果を１つ以上の特定のＩ／Ｏ回路（ここでは１つのＩ／Ｏ端子）に接続するスイッチ回路ＴＳＷ３２−Ｒを有する。圧縮３２とは、３２個のデータを受け、その演算結果を一つの演算結果信号として出力することを意味する。後述する圧縮８とは、８つのデータを受け、その演算結果を一つの演算結果信号として出力することを意味する。

一方、８Ｉ／Ｏ圧縮テストに際して圧縮書き込みデータ又は圧縮結果を１つ以上の特定のＩ／Ｏ回路（ここでは４つのＩ／Ｏ端子）に接続する。このために、８Ｉ／Ｏ圧縮回路は、直列接続する圧縮８回路Ｃ８−ｉ（ｉは０〜３）とそれぞれ対応するスイッチ回路ＴＳＷ８−ｉとの組み合わせをグループ毎に備える。すなわち、８Ｉ／Ｏ圧縮回路は、圧縮８回路Ｃ８−０とスイッチ回路ＴＳＷ８−０の組合せと、圧縮８回路Ｃ８−１とスイッチ回路ＴＳＷ８−１の組合せと、圧縮８回路Ｃ８−２とスイッチ回路ＴＳＷ８−２の組合せと、圧縮８回路Ｃ８−３とスイッチ回路ＴＳＷ８−３の組合せとを含む。

メモリチップは更に、ノーマルモードでの動作のために、４組の圧縮８回路Ｃ８−０〜Ｃ８−３とスイッチ回路ＴＳＷ８−０〜ＴＳＷ８−３との直列回路のそれぞれに並列に接続された４つのノーマルスイッチ回路ＮＳＷ８−０〜ＮＳＷ８−３を有する。

本実施例で用いられる第１〜第３のレジスタＲｅｇ．１〜Ｒｅｇ．３は、以下の機能を備える。

テストモードの種類を決定するレジスタＡ（Ｒｅｇ．１）：データ入力は非圧縮で動作、データ出力は圧縮で動作、を個別に選択可能である。

データ圧縮率を決定するレジスタＢ（Ｒｅｇ．２）：３２Ｉ／Ｏ圧縮で動作、８Ｉ／Ｏ圧縮で動作、を個別に選択可能である。

Ｉ／Ｏ端子を決定するレジスタＣ（Ｒｅｇ．３）：Ｉ／Ｏ端子は、１つのＩ／Ｏ端子に設定、複数のＩ／Ｏ端子に設定、を個別に選択可能である。

後で詳しく説明するように、Ｉ／Ｏ圧縮テストは、以下のケース１、２で行われる。

ケース１（Ｃａｓｅ１）：
Ａ．データ入力（書き込み）は非圧縮で動作、データ出力（読み出し）は圧縮で動作、
Ｂ．圧縮率は３２Ｉ／Ｏ圧縮で動作、
Ｃ．Ｉ／Ｏ端子はメモリチップ毎に異なる１つのＩ／Ｏ端子に設定。

ケース２（Ｃａｓｅ２）：
Ａ．データ入力（書き込み）、出力（読み出し）共に圧縮で動作、
Ｂ．圧縮率は８Ｉ／Ｏ圧縮で動作、
Ｃ．Ｉ／Ｏ端子はメモリチップ毎に異なる複数のＩ／Ｏ端子に設定。

以下では、Ｃａｓｅ１−Ｗ、Ｃａｓｅ１−Ｒをそれぞれケース１の書き込み、ケース１の読み出しと呼ぶ。Ｃａｓｅ２−Ｗ、Ｃａｓｅ２−Ｒをそれぞれケース２の書き込み、ケース２の読み出しと呼ぶこともある。

次に、圧縮３２回路Ｃ３２について説明する。

圧縮３２回路Ｃ３２におけるスイッチ回路ＴＳＷ３２−Ｒは３２Ｉ／Ｏ圧縮テストにおける読み出し動作（Ｃａｓｅ１−Ｒ）時に使用されるものであり、アンド回路ＡＮＤ２（論理回路；第２の論理回路）とその出力（出力ノード：試験結果）に接続されたスイッチ回路ＴＳＷ３２（第１のスイッチ回路：第３のスイッチ回路）からなる。アンド回路ＡＮＤ２は、第２のテスト条件信号Ｃａｓｅ１−Ｒで活性化され、３２Ｉ／Ｏ圧縮テストでの読み出し動作によるメモリセルアレイからの３２個の読み出しデータ（内部データバス）をアンド回路ＡＮＤ２のそれぞれの入力ノードへ出力し、３２個の読み出しデータがすべて同一論理であればアンド回路ＡＮＤ２の出力（ノード１０；一つの圧縮結果）をハイ（Ｈｉｇｈ）レベルとする。スイッチ回路ＴＳＷ３２は、１入力−８出力（出力ａ〜ｈ）の形式の回路であり、制御回路Ｃｎｔｌ．ｃｉｒ．からの第３の制御信号Ｒｅｇ．Ｓ３により出力ａ〜ｈのいずれか一つにスイッチングし、アンド回路ＡＮＤ２の出力を対応するＩ／Ｏ回路（Ｉ／Ｏ端子）に転送する。

一方、圧縮３２回路Ｃ３２におけるスイッチ回路ＴＳＷ３２−Ｗ（第２のスイッチ回路）は、３２Ｉ／Ｏ圧縮テストにおける書き込み動作（Ｃａｓｅ１−Ｗ）時に使用される１入力−１出力の形式の回路であり、３２個のＩ／Ｏ回路（Ｉ／Ｏ端子）からのそれぞれの書き込みデータをパラレルに３２本の内部データバスに転送する。

４組の圧縮８回路Ｃ８、スイッチ回路ＴＳＷ８、ノーマルスイッチ回路ＮＳＷ８は互いにすべて同じ構成であるので、以下では１番目の圧縮８回路Ｃ８−０、スイッチ回路ＴＳＷ８−０、ノーマルスイッチ回路ＮＳＷ８−０について説明する。

圧縮８回路Ｃ８−０は、８入力−１出力の形式のアンド回路ＡＮＤ１（論理回路；第１の論理回路）とその出力（出力ノード：試験結果）に接続された１入力−８出力の形式のスイッチ回路ＴＳＷ８−０（第１のスイッチ回路）を含む。アンド回路ＡＮＤ１は、８Ｉ／Ｏ圧縮テストにおける読み出し動作（Ｃａｓｅ２−Ｒ）時に使用されるものであり、第４のテスト条件信号Ｃａｓｅ２−Ｒで活性化され、メモリセルアレイからの８個の読み出しデータ（内部データバス）をアンド回路ＡＮＤ１のそれぞれの入力ノードへ出力し、８個の読み出しデータすべてが同一論理であれば出力（ノード０１；一つの圧縮結果）をハイ（Ｈｉｇｈ）レベルとする。

一方、圧縮８回路Ｃ８−０におけるスイッチ回路ＴＳＷ８_１−０（第２のスイッチ回路）は、８Ｉ／Ｏ圧縮テストにおける書き込み動作（Ｃａｓｅ２−Ｗ）時に使用されるものであり、その出力を８つの内部データバスに接続して、ノード０１の信号を８つの内部データバスに転送する。

次に、スイッチ回路ＴＳＷ８−０（第１のスイッチ回路）は、８Ｉ／Ｏ圧縮テストにおける読み出し動作時と書き込み動作時の両方で使用され、読み出し動作時には１入力（ノード０１側）−８出力（ａ〜ｈ側）の形式の回路として作用し、書き込み動作時には８入力（ａ〜ｈ側）−１出力（ノード０１側）の形式の回路として作用する。つまり、スイッチ回路ＴＳＷ８−０は、読み出し動作時には第３の制御信号Ｒｅｇ．Ｓ３により出力ａ〜ｈのいずれか一つにスイッチングし、アンド回路ＡＮＤ１の出力を、対応する１つのＩ／Ｏ回路（Ｉ／Ｏ端子）に転送する。スイッチ回路ＴＳＷ８−０は、書き込み動作時には第３の制御信号Ｒｅｇ．Ｓ３により入力ａ〜ｈのいずれか一つにスイッチングし、対応するＩ／Ｏ回路（Ｉ／Ｏ端子）からの入力を第３のテスト条件信号「Ｃａｓｅ２−Ｗ」で制御されるスイッチ回路ＴＳＷ８_１−０に転送する。

上記のように、スイッチ回路ＴＳＷ８−０は、８Ｉ／Ｏ圧縮テストにおける読み出し動作時と書き込み動作時の両方で使用されることから、スイッチ回路ＴＳＷ８−０とスイッチ回路ＴＳＷ８_１−０の組み合わせは第一次スイッチ回路と呼ばれ、スイッチ回路ＴＳＷ８−０とアンド回路ＡＮＤ１の組み合わせは第二次スイッチ回路と呼ばれても良い。

前述したように、Ｉ／Ｏ回路と内部データバス間には、テスト以外の回路要素（通常動作時に使用する回路要素）である４つのノーマルスイッチ回路ＮＳＷ８−０〜ＮＳＷ８−３がある。これらのノーマルスイッチ回路は１入力−１出力の形式の回路であり、例えば、ノーマルスイッチ回路ＮＳＷ８−０は、通常動作時にＩ／Ｏ回路と内部データバス間を接続し、それぞれ対応するデータ（書き込みデータ、読み出しデータ）を転送する。

次に、制御系の回路要素について詳しく説明する。

メモリチップは、前述したように、制御系の回路要素として、メモリチップを制御する複数のクロック信号が入力される複数のＴＳＶ、それらの信号を受ける制御回路Ｃｎｔｌ．ｃｉｒ．、第１〜第３のレジスタＲｅｇ．１〜Ｒｅｇ．３、複数種類のテスト条件信号Ｃａｓｅ１−Ｒ、Ｃａｓｅ１−Ｗ、Ｃａｓｅ２−Ｒ、Ｃａｓｅ２−Ｗを生成する試験制御回路Ｔｅｓｔ．ｃｉｒ．を有する。

制御用の複数の制御信号をそれぞれ入力する複数のＴＳＶも（Ｉ／Ｏ圧縮テスト関連のＴＳＶが共通接続されるのと同様に）８層のメモリチップ間で共通接続されている。

制御回路Ｃｎｔｌ．ｃｉｒ．は、複数のＴＳＶ経由で受け取った複数のクロック等の信号から以下の複数の制御信号を生成する。

書き込みモード（Ｗｒｉｔｅ ｍｏｄｅ）信号は、メモリチップに書き込み動作を指示する基本信号である。

読み出しモード（Ｒｅａｄ ｍｏｄｅ）信号は、メモリチップに読み出し動作を指示する基本信号である。

テストモード（Ｔｅｓｔ ｍｏｄｅ）信号は、メモリチップにテストモード動作を指示する基本信号である。

制御回路Ｃｎｔｌ．ｃｉｒ．は、第１のレジスタＲｅｇ．１、第２のレジスタＲｅｇ．２へ、テスト時のＩ／Ｏ圧縮の度合い（ここでは、３２Ｉ／Ｏ圧縮、８Ｉ／Ｏ圧縮）を設定情報として登録する。３２Ｉ／Ｏ圧縮テストを行う場合、制御用のＴＳＶを介してメモリチップの外部（コントローラ）から第１のレジスタＲｅｇ．１へハイ（Ｈｉｇｈ）レベルを登録する。一方、８Ｉ／Ｏ圧縮テストを行う場合、制御用のＴＳＶを介してメモリチップの外部から第２のレジスタＲｅｇ．２へハイ（Ｈｉｇｈ）レベルを登録する。第１、第２のレジスタＲｅｇ．１、Ｒｅｇ．２の両者がハイ（Ｈｉｇｈ）レベルである場合、不図示のアービターによって、いずれか一方の圧縮モードが選択される。

制御回路Ｃｎｔｌ．ｃｉｒ．は、第３のレジスタＲｅｇ．３へも登録を行なう。第３のレジスタＲｅｇ．３は、複数のメモリチップのレイヤー番号の情報を記憶する機能を持つ。制御用のＴＳＶを介してメモリチップの外部から第３のレジスタＲｅｇ．３へコードを登録する。このコードは、テスト時に設定しても良いし、このチップがダイシングされる前のウェハ状態で設定しても良い、更にこの複数のチップを組み立てて一つの半導体装置とした後に設定しても良い。他方、第３のレジスタＲｅｇ．３は、半導体装置１０００に電源が供給された時に（後に）、各メモリチップがそれぞれ自動的にレイヤー番号を認識する各メモリチップがそれぞれ有する揮発性のレイヤー認識回路と兼用しても良い。コードは、積層されるメモリチップが８層で、且つバイナリで登録する例では、３ビットの２進数コードで表記される。これについては後述するが、例えばレイヤー０のレイヤー番号情報は”０００”、レイヤー１のレイヤー番号情報は”００１”、以下、同様にして、レイヤー７のレイヤー番号情報は”１１１”で表される。尚、第３のレジスタＲｅｇ．３は、不揮発性（例えばＲＯＭ）であっても良い。

第３のレジスタＲｅｇ．３は、前述の各種スイッチ回路（ＴＳＷ３２、ＴＳＷ８−０〜ＴＳＷ８−３等）を制御して、テスト時の読み出しモードにおいては、複数のチップがそれぞれ有する複数のテスト結果が、共通なＴＳＶで接続された複数のＩ／Ｏ回路（Ｉ／Ｏ端子）でバスファイトしない様に、言い換えれば半導体装置内でバスファイトしない様に、それぞれのメモリチップ毎に異なるＩ／Ｏ回路（Ｉ／Ｏ端子）へスイッチングする情報を複数のスイッチ回路へ提供する。８Ｉ／Ｏ圧縮テスト時の書き込みモードにおいても同様であり、異なる論理の書き込みデータ（異なるＴＳＶラインのデータ）を取り込まないように、それぞれのメモリチップにおいて異なるＩ／Ｏ回路（Ｉ／Ｏ端子）へスイッチングする。

これらの各メモリチップレイヤとスイッチングの例は、後述する。

試験制御回路Ｔｅｓｔ．ｃｉｒ．は、３２Ｉ／Ｏ圧縮テストを指示するＣａｓｅ１信号と、８Ｉ／Ｏ圧縮テストを指示するＣａｓｅ２信号を生成する。前述したように、Ｃａｓｅ１、Ｃａｓｅ２に続く”−Ｒ”は、テスト時で且つ読み出し動作時に活性化する信号、Ｃａｓｅ１、Ｃａｓｅ２に続く”−Ｗ”は、テスト時で且つ書き込み動作時に活性化する信号であり、それらは、第１のレジスタＲｅｇ．１、第２のレジスタＲｅｇ．２によって活性選択される。その他、試験制御回路Ｔｅｓｔ．ｃｉｒ．は、テスト時以外の状態を示すノーマルモード（Ｎｏｒｍａｌ ｍｏｄｅ）信号も生成する。

メモリセルアレイは、一つのコマンド（リードコマンド、ライトコマンド）に対応して３２個のデータを入出力する。

図２は、複数のＴＳＶによって３２個のＩ／Ｏ端子（データ端子）ＤＱ０〜ＤＱ３１が、それぞれ共通に接続（同一接続）された８層の積層構造を有する半導体装置、テスター装置の複数のドライバＤＶ（データ駆動器）及び複数のドライバ・コンパレータＣＰ（それぞれ対応するＩ／Ｏ端子からの出力と期待値との比較器）を一つで表現した模式図である。尚、ＩＯチップ２１１は省略している。メモリチップ（１レイヤー）内の構成は前述した通りである。特に、図２は、ケース１の３２Ｉ／Ｏ圧縮テストを説明するための図である。

８個のメモリチップは、それぞれレイヤー番号０〜７のいずれかで示され、図２の左側にはテスター装置とその内部にあるドライバＤＶ及びドライバ・コンパレータＣＰの一例を示す。図２の右側には、各レイヤーのメモリチップで一つのＩ／Ｏ端子ＤＱが各レイヤーにおいて対応し合う複数（ここでは８個）のＴＳＶで共通に接続され、各チップのＩ／Ｏ回路に接続されていることを示す。それぞれのＴＳＶ（Ｉ／Ｏ端子）は、各メモリチップ間で共通接続され、且つテスター装置側のドライバＤＶ又はドライバ・コンパレータＣＰと接続される。

なお、レイヤー番号は、前述したように、第３のレジスタＲｅｇ．３の情報と対応している。

半導体装置の複数の外部端子（ＰＫＧ外部端子群；３２個のＩ／Ｏ端子；外部Ｉ／Ｏ端子）は、例えば周知の半田ボール等で構成され、テスト時にはテスター装置のドライバＤＶのピン若しくはドライバ・コンパレータＣＰのピンが、テスト治具（ソケット等）を介して半導体装置の外部端子（半田ボール）に接触する。ここでは、３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１に対応する３２個のＴＳＶと３２個の外部端子（半田ボール）がそれぞれ接続されている。３２個のＴＳＶに対応する３２個のＩ／Ｏ回路が４グループにグルーピングされていることから、本実施例では、テスター装置は３２本の出力ピンを備え、これら３２本のピンが、４つのグループに分けられて、各グループにおけるテスター装置のカード番号（ピン番号）が３２個のＩ／Ｏ端子の番号に対応するように番号付けされている。本実施例（ケース１）では、テスター装置は、各グループの第１番目と第２番目、すなわち合計８個がドライバ・コンパレータＣＰとして機能し、残りの２４個はドライバＤＶとして機能する。

図２を参照して、ケース１（Ａ：データ入力は非圧縮、データ出力は圧縮、Ｂ：圧縮率は３２Ｉ／Ｏ圧縮、Ｃ：Ｉ／Ｏ端子はチップ毎に異なる一つのＩ／Ｏ端子）について説明する。

半導体装置への電源の供給後、第１、第２のチップがそれぞれ有する第３のレジスタＲｅｇ．３には、それぞれ異なる情報が設定される。それら異なる情報は、第１、第２のチップがそれぞれ有するレイヤー認識回路により認識するか、または半導体装置の外部から設定される。テスト時の書き込み動作時には、図４によるケース１の試験テーブルの［ライト時］に示す様に、テスター装置は８個のドライバ・コンパレータＣＰ、２４個のドライバＤＶから半導体装置のＰＫＧ外部端子に書き込みデータをそれぞれ出力する。半導体装置は、８層のメモリチップのそれぞれが、８個の共通するＴＳＶ（それらは、積層方向に縦続接続される）によって共通接続された３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１を有する。よって、テスター装置からの３２個の書き込みデータ（並列データ）は、８層のメモリチップのそれぞれのメモリセルアレイに同時に書き込まれる。すなわち、各メモリチップは３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１（３２個のＴＳＶ）それぞれから対応する内部データバス（メモリセルアレイに接続する３２本）へスイッチ回路ＴＳＷ３２−Ｗ(図１参照)を介してデータが書き込まれる。

テスト時の読み出し動作時には、図４によるケース１の試験テーブルの［リード時］に示す様に、半導体装置は、各メモリチップがそれぞれ有する（生成した）１つのテスト結果（半導体装置では合計８つのテスト結果）の情報を、それぞれ８つのメモリチップで異なるＴＳＶ、すなわちそれぞれ異なる１つのＩ／Ｏ端子、を介して半導体装置の８つのＰＫＧ外部端子へ出力する。テスター装置では、前記８つのＰＫＧ外部端子にそれぞれ接続したカード番号０〜７までの８つのドライバ・コンパレータＣＰにおいて８つのテスト結果を受け、それぞれのテスト結果を対応する８つの期待値と比較して検証を行なう。テスター装置は、８つのテスト結果がすべて期待値と同一の論理であれば正常と判定する。

このようにして、テスター装置では、ドライバＤＶよりも値段が高いコンパレータＣＰの数を８つのみに抑制することができる。すなわち、テスター装置側のドライバＤＶ及びコンパレータＣＰのチャネル数は、Ｉ／Ｏ圧縮するＤＱ０〜ＤＱ７のみに対応する８チャネルで済む。一方、Ｉ／Ｏ圧縮しない（書き込みデータのみを送出する）テスター装置側のドライバのチャネル数は、２４チャネル（＝３２−８）で済む。

つまり、１つの半導体装置（ここでは、８個のメモリチップで構成）当たりに使用するコンパレータ数を削減できる。他方、その分を、その他のデバイス（半導体装置）に割り当てることができるので、複数の半導体装置を同時（並列）に測定する同時測定において、被測定デバイス数が増加する。両者のいずれにおいても試験コストを大幅に削減できる。

各メモリチップそれぞれの内部データバス（３２本）は、前述した３２Ｉ／Ｏ圧縮を介して読み出しデータが圧縮（アンド回路ＡＮＤ２による検証）され、その結果がスイッチ回路ＴＳＷ３２の１つの端子を介していずれか１つのＩ／Ｏ端子（半導体装置の１つのＰＫＧ外部端子）へ出力される。そして、前記いずれか１つのＩ／Ｏ端子の選択は、メモリチップ毎の第３のレジスタＲｅｇ．３によってメモリチップ毎に異なるようにされている。具体的には、図４から明らかなように、レイヤー０のメモリチップにおけるスイッチ回路ＴＳＷ３２は出力ａを選択し、レイヤー１のメモリチップにおけるスイッチ回路ＴＳＷ３２は出力ｂを選択し、以下同様にして、レイヤー３、４、５、６、７のメモリチップにおけるスイッチ回路ＴＳＷ３２は、それぞれ出力ｃ、ｄ、ｅ、ｆ、ｇ、ｈを選択する。

ケース１において、８つのメモリチップは、非テスト時である通常動作時には、互いに排他制御であるのに対して、このテスト時には、８つのメモリチップに同時にアクセスしていることに注意が必要である。前記排他制御は、８つのメモリチップがそれぞれ有する複数のＩ／Ｏ端子が共通に接続されているから、バスファイト抑止の為に当然のことである。例えば、通常動作時には、システム空間（論理）上で異なるアドレス空間にマッピングされる８つのメモリチップから一つを選択する３本のアドレス信号（不図示）によって、認識される。半導体装置は、テスト信号により、これら３本のアドレスをドントケア（Ｉｎｈｉｂｉｔ）とする。３本のアドレスに替えて３本の制御信号（例えば、３本のＣＳ信号、または３本のＷＥ信号）としてもよい。

次に、図３を参照して、ケース２（Ａ：データ入力、出力共に圧縮、Ｂ：圧縮率は８Ｉ／Ｏ圧縮、Ｃ：Ｉ／Ｏ端子はメモリチップ毎に異なる複数のＩ／Ｏ端子）について説明する。図２の説明と主に異なる点について述べる。半導体装置内の構造は、図２の説明と同一である。本実施例（ケース２）では、テスター装置は、各グループのすべてがドライバ・コンパレータＣＰとして機能する。

テスト時の書き込み動作時には、図５によるケース２の試験テーブルの［ライト時］に示す様に、テスター装置は３２個のドライバ・コンパレータＣＰから半導体装置のＰＫＧ外部端子群に書き込みデータをそれぞれ出力する。半導体装置は、１つのＩ／Ｏ端子ＤＱに関連して有する８個のＴＳＶによって共通接続される。つまり、半導体装置は、３２個のＩ／Ｏ端子ＤＱを有する８層の半導体チップで構成され、テスター装置からの３２個の書き込みデータは、１層のメモリチップ当たり４つの書き込みデータで割り当てられる。但し、後述するように４つの書き込みデータは、それぞれのメモリチップ毎に異なるＩ／Ｏ端子ＤＱに関連付けされている。１層のメモリチップにおいて、１つの書き込みデータは８つの内部データバス（メモリセルアレイに接続する８本）へ同時に書き込まれる。具体的には、各メモリチップはグループ毎に各々いずれかのＩ／Ｏ端子から対応するスイッチ回路ＴＳＷ８−ｉ（ｉは０〜３のいずれか）と圧縮８回路Ｃ８_１−ｉ（テスト条件信号Ｃａｓｅ２−Ｗで制御されるスイッチ）を介して、対応する内部データバス（８本）へデータが書き込まれる。これが４つの書き込みデータに対応する４系統（４つのスイッチ回路ＴＳＷ８−ｉと４つの圧縮８回路Ｃ８−ｉ）によって、８層のメモリチップのそれぞれのメモリセルアレイに同時に書き込まれる。

テスト時の読み出し動作時には、図５によるケース２の試験テーブルの［リード時］に示す様に、各メモリチップがそれぞれ有する（生成した）４つのテスト結果（合計３２個のテスト結果）の情報を、それぞれ８つのメモリチップで異なるＴＳＶ、すなわちそれぞれ異なるＩ／Ｏ端子、を介して半導体装置の３２個のＰＫＧ外部端子へ出力する。テスター装置では、３２個のドライバ・コンパレータＣＰにおいて、３２個のテスト結果をそれぞれ対応する３２個の期待値と比較して検証を行なう。テスター装置は、３２個のテスト結果がすべて期待値と同一の論理であれば正常と判定する。

このようにして、テスター装置では、各層のメモリチップ毎に、及び／又は各８Ｉ／Ｏ圧縮グループで異なるデータパターンを組み合わせることができるので、高度なテストスクリーニングを実施できる。特に、複数のＴＳＶ間のデータ干渉をもテストに含めることができる。それぞれが積層方向に従属接続された複数のＴＳＶ列は、それらの間隔が半導体装置の外部の信号線の間隔よりも１０倍以上小さい。複数のＴＳＶ列間のカップリング干渉による弊害をチェックできる。また、積層された複数のメモリチップ間のギャップも非常に小さい。これらの特徴ある構造においては、例えば、ＤＱセット／レイヤー毎に書き込みデータをＩ／Ｏ端子ＤＱ０〜ＤＱ３（レイヤー０の場合）を「Ｈｉｇｈ」データ、Ｉ／Ｏ端子ＤＱ４〜ＤＱ７（レイヤー１の場合）を「Ｌｏｗ」データ、・・・、というように変えることで、レイヤー間のデータ違いによる影響を見ることができる。例えば、レイヤー４のＩ／Ｏ端子ＤＱ１６〜ＤＱ１９のみ他レイヤーのＩ／Ｏ端子とは異なるデータとする。この場合、レイヤー３とレイヤー５のメモリチップに挟まれたレイヤー４は、レイヤー３、レイヤー５のメモリチップの平行板のカップリング容量によりレイヤー４のデータを処理するメモリチップが、当該データを処理するレイヤー３、５のメモリチップの干渉を受けるかどうかを見ることができる。

各メモリチップそれぞれの内部データバス（８本）は、圧縮８回路Ｃ８−ｉを介してデータが圧縮（アンド回路ＡＮＤ１による検証）され、その結果がスイッチ回路ＴＳＷ８−ｉを介して前記いずれか１つのＩ／Ｏ端子（半導体装置の１つのＰＫＧ外部端子）へ出力される。前記いずれか１つのＩ／Ｏ端子の選択は、第３のレジスタＲｅｇ．３によって各メモリチップで異なる。１層のメモリチップは、４系統の圧縮８回路Ｃ８−０〜Ｃ８−３を備えるので、４つの圧縮結果を出力することになる。また、４つの圧縮８回路Ｃ８−０〜Ｃ８−３がそれぞれ出力する４つのＩ／Ｏ端子の選択は、第３のレジスタＲｅｇ．３によって統一して制御される。

ケース２において、前述の通り、８つのメモリチップは、非テスト時である通常動作時には、互いに排他制御であるのに対して、このテスト時には、８つのメモリチップに同時にアクセスしていることに注意が必要である。

図６〜図８はそれぞれ、上記の３２Ｉ／Ｏ圧縮テスト、８Ｉ／Ｏ圧縮テスト、ノーマルモードにおける層別（８層の場合）の入力ピン（書き込み動作時に使用されるＩ／Ｏ端子）と出力ピン（読み出し動作時に使用されるＩ／Ｏ端子）の関係を示した図である。

図６を参照して、３２Ｉ／Ｏ圧縮テストにおける書き込み動作は同一データの全層一括書き込みであり、第０層〜第７層の全層のメモリチップを選択して３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１すべてを用いて全層一括書き込みを行なう。一方、読み出し動作も全層一括読み出しであるが、Ｉ／Ｏ端子は各層について１個、例えば、第０層のメモリチップはＩ／Ｏ端子ＤＱ０、第１層のメモリチップはＩ／Ｏ端子ＤＱ１、第２層のメモリチップはＩ／Ｏ端子ＤＱ２、第３層のメモリチップはＩ／Ｏ端子ＤＱ３、第４層のメモリチップはＩ／Ｏ端子ＤＱ４、第５層のメモリチップはＩ／Ｏ端子ＤＱ５、第６層のメモリチップはＩ／Ｏ端子ＤＱ６、第７層のメモリチップはＩ／Ｏ端子ＤＱ７を用いた読み出し動作となる。

図７を参照して、８Ｉ／Ｏ圧縮テストにおける書き込み動作は全層一括書き込みであるが、用いられるＩ／Ｏ端子は１層当たり４個、例えば、第０層のメモリチップについては４個のＩ／Ｏ端子ＤＱ０〜ＤＱ３（ＩＯ ｇｒｏｕｐ ０のＩ／Ｏ端子ＤＱ０、ＩＯ ｇｒｏｕｐ １のＩ／Ｏ端子ＤＱ１、ＩＯ ｇｒｏｕｐ ２のＩ／Ｏ端子ＤＱ２、ＩＯ ｇｒｏｕｐ ３のＩ／Ｏ端子ＤＱ３）を用いて同一データを書き込み、第１層のメモリチップについては４個のＩ／Ｏ端子ＤＱ４〜ＤＱ７を用いて同一データを書き込む。以下同様にして、第２層については４個のＩ／Ｏ端子ＤＱ８〜ＤＱ１１を用いて、第３層については４個のＩ／Ｏ端子ＤＱ１２〜ＤＱ１５を用いて、第４層については４個のＩ／Ｏ端子ＤＱ１６〜ＤＱ１９を用いて、第５層については４個のＩ／Ｏ端子ＤＱ２０〜ＤＱ２３を用いて、第６層については４個のＩ／Ｏ端子ＤＱ２４〜ＤＱ２７を用いて、第７層については４個のＩ／Ｏ端子ＤＱ２８〜ＤＱ３１を用いてそれぞれ同一データを書き込む。なお、書き込みデータは層内で同じであれば良く、層毎に別データが書き込まれても良い。

一方、読み出し動作も全層一括読み出しで、用いられるＩ／Ｏ端子も各層について４個であり、例えば、第０層のメモリチップについては４個のＩ／Ｏ端子ＤＱ０〜ＤＱ３を用いて読み出しを行い、第１層のメモリチップについては４個のＩ／Ｏ端子ＤＱ４〜ＤＱ７を用いて読み出しを行なう。以下同様にして、第２層については４個のＩ／Ｏ端子ＤＱ８〜ＤＱ１１を用いて、第３層については４個のＩ／Ｏ端子ＤＱ１２〜ＤＱ１５を用いて、第４層については４個のＩ／Ｏ端子ＤＱ１６〜ＤＱ１９を用いて、第５層については４個のＩ／Ｏ端子ＤＱ２０〜ＤＱ２３を用いて、第６層については４個のＩ／Ｏ端子ＤＱ２４〜ＤＱ２７を用いて、第７層については４個のＩ／Ｏ端子ＤＱ２８〜ＤＱ３１を用いてそれぞれ読み出しを行なう。

図８を参照して、ノーマルモードでの書き込み、読み出しは層毎に行なうことは言うまでもない。つまり、いずれの層においても、書き込みに際しては、層（メモリチップ）を選択したうえで３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１を用いて書き込み動作を行なう。一方、読み出しに際しても、層を選択したうえで３２個のＩ／Ｏ端子ＤＱ０〜ＤＱ３１を用いて読み出し動作を行なう。

［実施例の効果］
１．複数のメモリチップに対するＩ／Ｏ圧縮テストを同時並行的に行なうことができるのでＩ／Ｏ圧縮テストの時間を短縮することができる。

２．Ｉ／Ｏ圧縮テストを最高の圧縮率（３２Ｉ／Ｏ端子で１端子のみ使用）で行うことにより、テスター装置のドライバとコンパレータはその圧縮分のみで済むので、テスター装置におけるドライバとコンパレータ数の削減によるコストダウンを実現することができる。

３．複数の積層チップの場合であれば、前述したケース２においてレイヤー間を異なる（圧縮）データでテストすることにより、レイヤー間の干渉（チップ(基板)毎にデータによってノイズが異なる。チップ間が寄生容量で互いにカップリングしているモデルで考えることが前提）テストが可能となる。また、半導体装置の外部よりも互いの信号線のピッチが１０倍以上小さなそれぞれが積層方向に従属接続された複数のＴＳＶ列間の信号のカップリングノイズを含めてスクリーニングが可能な試験を実現できる。

次に、図９を参照して、本発明に係るメモリシステムについて説明する。

このメモリシステムは、図１、図２で説明した半導体装置に即して説明すると、８個（レイヤー０〜レイヤー７）の積層メモリチップからなる半導体装置１０００（又は３０００）と、この半導体装置１０００の各メモリチップとコマンドバス、Ｉ／Ｏバスを介して接続したコントローラ２０００を含む。

図１に示したメモリチップ（１レイヤ）内のブロックダイアグラムにおけるグルーピングされた４つのＩ／Ｏ回路（ＩＯ ｇｒｏｕｐ ０〜ＩＯ ｇｒｏｕｐ ３）と、テスト関連の回路要素（４つのグループのそれぞれに対応したスイッチ回路ＴＳＷ８−０〜ＴＳＷ８−３と圧縮８回路Ｃ８−０〜Ｃ８−３、すべてのグループに共通する圧縮３２回路Ｃ３２、第１のレジスタＲｅｇ．１〜第３のＲｅｇ．３等）は、各メモリチップのフロントエンド・インタフェース１００３に含まれる。フロントエンド・インタフェース１００３はまた、コントローラ２０００と通信するための、前記テスト回路以外の回路要素をも含む。

テスト対象となるメモリセル１００１をアクセスする書き込み回路、電荷転送制御回路、センスアンプ等はバックエンド・インタフェース１００２に含まれる。

コントローラ２０００は、メモリシステム外とのインタフェースを備え、システム全体を制御し、半導体装置１０００をも制御する。制御信号発行回路２００１は、周知の半導体装置１０００へのコマンド命令、アドレス信号等の発行に加えて、第１のレジスタＲｅｇ．１〜第３のＲｅｇ．３にそれぞれ情報を設定する機能も有する。なお、前述のテスター装置は、コントローラ２０００が兼用（すなわち、コントローラ２０００が図２で説明したようなドライバＤＶとドライバ・コンパレータＣＰを備える）しても良い。この場合、コントローラ２０００は、周知のＢＩＳＴ（ビルトインセルフテスト）回路機能を備え、ＢＩＳＴ回路内のコンパレータ数の削減によるコストダウン（ＢＩＳＴ回路の面積削減）が図れる。他方、前述のテスター装置は、このメモリシステムの外部に接続されても良い。この場合、システム内のＩ／Ｏバスは、コントローラ２０００内のデータ処理回路２００２をそのままスルーして外部のテスター装置に接続される、若しくは、システム内のＩ／Ｏバスは、不図示の外部端子を介して直接システム外のテスター装置に接続される。システム内のコマンドバスも同様である。

このシステムは、パーソナルコンピュータ、通信電子機器、自動車等の移動体の電子機器、その他産業で使用される電子機器、民生で使用される電子機器に搭載される。

以上、本発明をその実施例や変形例について説明したが、本願の基本的技術思想は上記の例に限られず、例えば、実施例ではＩ／Ｏ圧縮テスト機能を含む半導体メモリについて説明したが、本願の基本的技術思想はこれに限られない。例えば、本発明は、メモリ機能を含むＣＰＵ（Central Processing Unit）、ＭＣＵ（Micro Control Unit）、ＤＳＰ（Digital Signal Processor）、ＡＳＩＣ（Application Specific Integrated Circuit）、ＡＳＳＰ（Application Specific Standard Circuit）等の半導体製品全般に適用できる。例えば、図９において、ＣＰＵ、ＭＣＵ、ＤＳＰ、ＡＳＳＰ等は、半導体装置１０００（又は３０００）に置き換えることができる。これらの機能デバイスも記憶機能を有するからである。よって、本願の技術思想は、単一な機能製品としてのメモリシステムに限られず、多くのＩ／Ｏを有する電子機器一般のシステムにおいても有効であることは、容易に理解できる。即ち、実施例で述べたメモリチップは、ＣＰＵチップ、ＭＣＵチップ、ＤＳＰチップ、ＡＳＳＰチップに置き換えることができる。また本発明を適用したデバイスは、ＳＯＣ（システムオンチップ）、ＭＣＰ（マルチチップパッケージ）やＰＯＰ（パッケージオンパッケージ）等の半導体装置に適用できる。また、トランジスタは、電界効果トランジスタ（Field Effect Transistor; FET）であってもバイポーラ型トランジスタであっても良い。ＭＯＳ（Metal Oxide Semiconductor）以外にもＭＩＳ（Metal-Insulator Semiconductor）、ＴＦＴ（Thin Film Transistor）等の様々なＦＥＴに適用できる。ＦＥＴ以外のトランジスタであっても良い。バイポーラ型トランジスタを一部含んでいても良い。また、Ｐチャンネル型のトランジスタまたはＰＭＯＳトランジスタは、第１導電型のトランジスタ、Ｎチャンネル型のトランジスタまたはＮＭＯＳトランジスタは、第２導電型のトランジスタの代表例である。更に、Ｐ型の半導体基板に限らず、Ｎ型の半導体基板であっても良いし、ＳＯＩ（Silicon on Insulator）構造の半導体基板であっても、それ以外の半導体基板であっても良い。

また、半導体装置は、図１１のように複数のメモリチップが積層されたものでなく、図１０で説明したように複数のメモリチップが平面的に並列に配置されたものであっても良い。

更に、スイッチ回路ＴＳＷ８−０〜ＴＳＷ８−３、圧縮８回路Ｃ８−０〜Ｃ８−３、圧縮３２回路Ｃ３２等の回路形式は、前述した実施例による回路形式に限られない。

また、本発明の特許請求の範囲の枠内において種々の開示要素の多様な組み合わせ乃至選択が可能である。すなわち、本発明は、特許請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０００，３０００ 半導体装置
２０１ メモリチップ
３００ テスト回路
ＩＯＣ Ｉ／Ｏ回路群
ＮＳＷ８−０〜ＮＳＷ８−３ ノーマルモードスイッチ回路
ＴＳＷ８−０〜ＴＳＷ８−３ スイッチ回路
ＴＳＷ８_１−０ スイッチ回路
Ｃ３２ ３２Ｉ／Ｏ圧縮回路（圧縮３２回路）
ＴＳＷ３２ スイッチ回路
ＴＳＷ３２−Ｗ スイッチ回路
Ｃ８−０〜Ｃ８−３ 圧縮８回路
Ｃｎｔｌ．ｃｉｒ． 制御回路
Ｔｅｓｔ．ｃｉｒ． 試験制御回路

Claims (11)

1. 第１のチップと第２のチップを含み、
   前記第１のチップが有する複数のＩ／Ｏ端子と前記第２のチップが有する複数のＩ／Ｏ端子が、それぞれ共通に接続し、
   前記第１、第２のチップには、それぞれ、
   テストモード時、複数の内部データバスのそれぞれのデータを圧縮して得られた一つの圧縮結果を、前記複数のＩ／Ｏ端子のうちの一つの第１のＩ／Ｏ端子へ出力するＩ／Ｏ圧縮回路と、
   前記第１のチップの第１のＩ／Ｏ端子の番号と前記第２のチップの第１のＩ／Ｏ端子の番号とが互いに異なる番号となるように、前記複数のＩ／Ｏ端子の中から前記一つの第１のＩ／Ｏ端子の番号を設定する番号設定レジスタを含み、前記Ｉ／Ｏ圧縮回路を制御するテスト制御回路と、を備え、
   前記第１、第２のチップのそれぞれは、前記テストモード時に前記テスト制御回路によって活性化された前記Ｉ／Ｏ圧縮回路によって、前記チップ毎に異なる前記一つの第１のＩ／Ｏ端子を介して、それぞれ対応するデータを半導体装置の外部と同時に並列に入力または出力する、ことを特徴とする半導体装置。
2. 前記第１のチップと前記第２のチップは互いに積層構造であり、前記第１のチップの複数のＩ／Ｏ端子と前記第２のチップの複数のＩ／Ｏ端子が、それぞれが有する貫通電極を介して共通に接続する、ことを特徴とする請求項１に記載の半導体装置。
3. 前記Ｉ／Ｏ圧縮回路は、前記複数の内部データバスの複数の信号を受け、前記テストモード時且つ読み出しモード時に前記圧縮結果を出力する論理回路と、前記テストモード時に電気的に導通する第１のスイッチ回路と、を含み、
   前記第１のスイッチ回路は、前記複数のＩ／Ｏ端子と前記論理回路の一つの出力ノードとの間に接続する、ことを特徴とする請求項１または２に記載の半導体装置。
4. 前記Ｉ／Ｏ圧縮回路は、前記論理回路の一つの出力ノードと前記論理回路の複数の入力ノードとを、前記テストモード時且つ書き込みモード時に電気的にそれぞれ接続する、第２のスイッチ回路を含む、ことを特徴とする請求項３に記載の半導体装置。
5. 前記Ｉ／Ｏ圧縮回路は、前記複数のＩ／Ｏ端子を複数のグループに分割した複数のグループにそれぞれ対応する複数の第１のＩ／Ｏ圧縮回路であり、
   前記複数の第１のＩ／Ｏ圧縮回路は、それぞれが、前記複数のグループにそれぞれ対応する前記複数の内部データバスの複数の信号を受け、前記テストモード時且つ読み出しモード時に前記複数のグループにそれぞれ対応する前記一つの圧縮結果を出力する第１の論理回路と、前記複数のグループにそれぞれ対応する前記複数のＩ／Ｏ端子と前記第１の論理回路の一つの出力ノードとの間に接続し、前記テストモード時に前記一つの出力ノードを前記複数のグループにそれぞれ対応する前記複数のＩ／Ｏ端子のいずれか一つに電気的に接続する第１のスイッチ回路と、を含む、ことを特徴とする請求項１または２に記載の半導体装置。
6. 前記第１のＩ／Ｏ圧縮回路は、前記第１の論理回路の一つの出力ノードと前記第１の論理回路の複数の入力ノードとを、前記テストモード時且つ書き込みモード時に電気的にそれぞれ接続する、第２のスイッチ回路を含む、ことを特徴とする請求項５に記載の半導体装置。
7. 前記テスト制御回路は、更に、前記データの圧縮率を異ならせる圧縮率設定レジスタを含み、
   前記Ｉ／Ｏ圧縮回路は、前記圧縮率設定レジスタによっていずれか一方が選択される、前記複数のＩ／Ｏ端子に対する第１の前記圧縮率である第２のＩ／Ｏ圧縮回路と、それぞれが前記第１の圧縮率よりも低い第２の圧縮率であり、前記複数のグループにそれぞれ対応する前記複数の第１のＩ／Ｏ圧縮回路、を含み、
   前記第２のＩ／Ｏ圧縮回路は、前記複数の内部データバスの複数の信号を受け、前記テストモード時且つ読み出しモード時に前記一つの圧縮結果を出力する第２の論理回路と、前記複数のＩ／Ｏ端子と前記第２の論理回路の一つの出力ノードとの間に接続し、前記テストモード時に前記第２の論理回路の一つの出力ノードを前記複数のＩ／Ｏ端子のいずれか一つに電気的に接続する第３のスイッチ回路と、を含む、ことを特徴とする請求項５または６に記載の半導体装置。
8. 第１のチップと第２のチップを含み、前記第１のチップが有する複数のＩ／Ｏ端子と前記第２のチップが有する複数のＩ／Ｏ端子とがそれぞれ共通に接続され、それぞれ対応する外部と通信する半導体装置の複数の外部Ｉ／Ｏ端子に接続する半導体装置のＩ／Ｏ圧縮テスト方法であって、
   半導体装置への電源の供給後、前記第１、第２のチップが互いに異なる第１と第２の情報を認識し、または設定され、
   非テストモード時に互いに排他制御でアクセスされる前記第１と第２のチップを、テストモード時に同時にアクセスし、
   前記第１のチップが前記第１の情報によって選択した一つの第１の前記Ｉ／Ｏ端子へ出力する第１の試験結果を、対応する前記複数の外部Ｉ／Ｏ端子のうちの一つの第１の前記外部Ｉ／Ｏ端子を介して、半導体装置の外部で期待値と第１の比較をし、
   前記第２のチップが前記第２の情報によって選択した一つの第２の前記Ｉ／Ｏ端子へ出力する第２の試験結果を、対応する前記複数の外部Ｉ／Ｏ端子のうちの前記一つの第１の外部Ｉ／Ｏ端子とは異なる一つの第２の前記外部Ｉ／Ｏ端子を介して、半導体装置の外部で期待値と第２の比較をし、
   前記第１と第２の比較を、同時に且つ並列に行なう、ことを特徴とする半導体装置のＩ／Ｏ圧縮テスト方法。
9. 複数の前記第１の比較及び複数の前記第２の比較を、それぞれ対応する第１と第２の情報によって、互いに異なる複数の前記第１の外部Ｉ／Ｏ端子及び互いに異なる複数の前記第２の外部Ｉ／Ｏ端子、並びに互いに異なる前記複数の第１の外部Ｉ／Ｏ端子と前記複数の第２の外部Ｉ／Ｏ端子とを介して行う、ことを特徴とする請求項８に記載の半導体装置のＩ／Ｏ圧縮テスト方法。
10. 請求項１〜７のいずれか１項に記載の半導体装置と、該半導体装置とコマンドバス、Ｉ／Ｏバスを介して接続され、当該半導体装置を制御するコントローラと、を含むシステム。
11. 前記コントローラは、前記半導体装置の番号設定レジスタを設定する機能を有する、ことを特徴とする請求項１０に記載のシステム。

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