KR101298032B1 - 반도체 디바이스 및 그 테스트 방법 - Google Patents

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Abstract

반도체 디바이스는, 기판 및 메모리 셀 어레이를 각각 포함하는, 계층화된 방식으로 배열된 복수의 메모리 칩, 및 복수의 메모리 칩을 관통하면서 제공된 복수의 전류 경로를 포함한다. 메모리 칩 각각은 메모리 칩 중 대응하는 메모리 칩으로부터 테스트 데이터를 판독하고 그 테스트 데이터에 응답하여 레이어 테스트 결과 신호를 메모리 칩 각각에 대한 상이한 전류 경로에 출력하는 테스트 회로를 포함한다.

Description

반도체 디바이스 및 그 테스트 방법{SEMICONDUCTOR DEVICE AND TEST METHOD THEREOF}
본 발명은 반도체 디바이스 및 그 테스트 방법에 관한 것으로, 특히, 복수의 코어 칩 및 그 코어 칩을 제어하는 인터페이스를 포함하는 반도체 디바이스 및 그 테스트 방법에 관한 것이다.
DRAM (Dynamic Random Access Memory) 과 같은 반도체 메모리 디바이스에서 요구되는 메모리 용량은 매년 증가하고 있다. 각 메모리 칩의 메모리 용량을 증가시킴으로써 이러한 요구를 충족시키는 것은, 지금까지 보다는 미세한 프로세싱을 요구하기 때문에 수율 레이트를 확보하는 것을 방해한다. 따라서, 최근에는, 복수의 메모리 칩이 적층되는 멀티-칩 패키지라 불리는 메모리 디바이스가 이러한 요구된 메모리 용량을 충족시키기 위해 제안된다 (일본 특허 공개 공보 (JP-A) 2002-305283 참조). 그러나, 멀티-칩 패키지에 사용된 메모리 칩은, 그 메모리 칩이 단일 칩이더라도 동작할 수 있는 공통 메모리 칩이기 때문에, 외부 디바이스와의 인터페이스의 기능을 수행하는 소위 프런트 엔드 유닛이 각 메모리 칩에 포함된다. 이러한 이유로, 각 칩에 대한 메모리 용량을 많이 증가시키는 것은 어렵다.
또한, 프런트 엔드 유닛을 구성하는 회로는, 회로가 로직 시스템의 회로인지에 관계없이 메모리 코어를 포함하는 백 엔드 유닛과 동시에 제조된다. 따라서, 프런트 엔드 유닛의 생산능력을 촉진하기 어렵다는 다른 문제점이 존재하였다.
상기 문제점을 해결하기 위한 방법으로서, 각 메모리 칩으로부터 프런트 엔드 유닛을 분리하고 이들을 하나의 인터페이스 칩에 통합하여 이들 칩을 적층함으로써 하나의 반도체 메모리 디바이스를 구성하는 방법이 제안된다 (JP-A 2007-157266 또는 JP-A 2006-313607 참조). 이러한 방법에 따르면, 메모리 칩 (이하, 그 프런트 엔드 유닛이 분리되는 메모리 칩을 '코어 칩' 이라 칭한다) 에 관하여, 메모리 코어에 대해 할당가능한 점유 면적이 증가하기 때문에 각 칩에 대한 메모리 용량을 증가시킬 수 있게 된다. 한편, 프런트 엔드 유닛과 통합되는 인터페이스 칩에 관하여, 인터페이스 칩이 메모리 코어의 프로세스와 상이한 프로세스를 사용하여 제조될 수 있기 때문에 고속 트랜지스터를 갖는 회로를 형성할 수 있게 된다. 또한, 복수의 코어 칩이 하나의 인터페이스 칩에 할당되기 때문에, 전체적으로 고속의 동작 속도 및 대형 메모리 용량을 갖는 반도체 메모리 디바이스를 제공할 수 있게 된다.
반도체 디바이스의 테스트 방법으로서, 복수의 비트 데이터 (정상 동작시에 동시에 활성된 메모리 셀 보다 많은 메모리 셀에 저장될 비트 데이터) 가 동시에 출력되고, 그들의 출력을 비교한 결과가 테스트 결과로서 외부로 출력되는 "병렬 테스트" 가 공지되어 있다 (일본 특허 공개 공보 H11-339499 참조). 테스트 시간은 병렬 테스트를 수행함으로써 단축될 수 있다.
그러나, 복수의 코어 칩 및 인터페이스 칩을 포함하는 상기 종래의 멀티칩 패키지 또는 반도체 디바이스에서, 테스트를 수행하는데 긴 시간이 걸린다는 문제점이 존재하였다. 이하, 이러한 문제점을 예로서 후자의 경우로 상세히 후술한다.
복수의 코어 칩 및 인터페이스 칩을 포함하는 반도체 디바이스에서, 코어 칩 각각의 데이터 단자는 코어 칩 및 인터페이스 칩에 공통으로 접속되는 스루 실리콘 비아 (through sillicon via) 를 통해 인터페이스 칩상에 제공된 외부 데이터 단자에 접속된다. 테스트 결과가 데이터의 타입으로서 또한 출력되기 때문에, 스루 실리콘 비아를 통해 외부로 출력된다. 따라서, 테스트 결과는 동시적인 방식으로 코어 칩으로부터 출력될 수 없고, 테스트 결과가 순차적인 방식으로 출력되도록 요구하여서, 테스트를 수행하는데 긴 시간이 걸린다.
따라서, 복수의 코어 칩 및 인터페이스 칩을 포함하는 상기 종래의 멀티칩 패키지 또는 반도체 디바이스의 테스트에 요구된 시간을 단축시키는 것이 요구된다.
일 실시형태에서, 서로에 적층된 복수의 메모리 칩; 및 메모리 칩을 관통하는 복수의 전류 경로를 포함하고, 메모리 칩 각각은 메모리 셀 어레이 및 그 메모리 셀 어레이 중 대응하는 하나로부터 판독된 테스트 데이터에 기초하여 생성된 레이어 테스트 결과 신호를 전류 경로 중 상이한 하나로 출력하는 제 1 테스트 회로를 포함한다.
다른 실시형태에서, 각각이 메모리 셀 어레이를 포함하는 서로에 적층된 복수의 메모리 칩 및 메모리 칩을 관통하는 복수의 경로를 포함하는 반도체 디바이스를 제공하는 단계; 테스트 데이터를 메모리 셀 어레이 각각에 기록하는 단계; 메모리 셀 어레이 각각으로부터 테스트 데이터를 판독하는 단계; 메모리 셀 어레이로부터 판독된 테스트 데이터에 기초하여 메모리 칩 각각에서 레이어 테스트 결과 신호를 생성하는 단계; 및 레이어 테스트 결과 신호 각각을 메모리 칩 각각에 대한 전류 경로 중 상이한 하나로 출력하는 단계를 포함하는 반도체 디바이스의 테스트 방법이 제공된다.
본 발명에 따르면, 테스트 데이터가 하나의 메모리 칩으로부터 다른 메모리 칩으로 변화하는 상이한 전류 경로로부터 출력되기 때문에, 복수의 메모리 칩의 테스트 데이터를 동시에 출력할 수 있다. 따라서, 복수의 코어 칩 및 인터페이스 칩을 포함하는 반도체 디바이스 또는 상기 종래의 멀티칩 패키지의 테스트를 위해 요구된 시간을 단축할 수 있다.
본 발명의 상기 특징들 및 이점들이 첨부한 도면과 함께 취해진 특정한 바람직한 실시형태의 아래의 설명으로부터 더욱 명백해질 것이다.
도 1 은 본 발명의 바람직한 실시형태에 따른 반도체 메모리 디바이스 (10) 의 구조를 설명하기 위해 제공된 개략 단면도이다.
도 2a 내지 도 2c 는 코어 칩에 제공된 TSV 의 다양한 타입을 도시하는 도면이다.
도 3 은 도 2a 에 도시된 타입의 스루 실리콘 비아의 구조를 예시하는 단면도이다.
도 4 는 본 발명의 제 1 실시형태를 따른 반도체 메모리 디바이스의 회로 구성을 예시하는 블록도이다.
도 5 는 코어 칩에 제공된 테스트 회로 및 인터페이스 칩에 제공된 테스트 회로를 접속시키는 스루 실리콘 비아 그룹 (나선으로 접속된 스루 실리콘 비아 그룹) 을 포함하는 회로의 개략 단면도이다.
도 6 은 코어 칩에 제공된 테스트 회로의 기능 블록을 도시하는 블록도이다.
도 7 은 코어 칩에 제공된 비교 회로 유닛의 예를 도시하는 블록도이다.
도 8 은 코어 칩에 제공된 테스트 출력 제어 유닛의 예를 도시하는 블록도이다.
도 9 는 코어 칩에 제공된 테스트 출력 제어 유닛의 다른 예를 도시하는 개략 블록도이다.
도 10 은 인터페이스 칩에 제공된 테스트 회로의 기능 블록을 도시하는 개략 블록도이다.
도 11 은 인터페이스 칩에 제공된 테스트 출력 제어 유닛의 예를 도시하는 개략 블록도이다.
도 12 는 포스트-어셈블리 (post-assembly) 테스트의 프로세스 흐름을 도시하는 흐름도이다.
도 13 은 바람직한 실시형태에 따른 반도체 메모리 디바이스를 사용하는 데이터 프로세싱 시스템의 구성을 도시하는 블록도이다.
이하, 본 발명의 바람직한 실시형태들을 첨부한 도면을 참조하여 상세히 설명한다.
도 1 은 본 발명의 바람직한 실시형태에 따른 반도체 메모리 디바이스 (10) 의 구조를 설명하기 위해 제공된 개략 단면도이다.
도 1 에 도시되어 있는 바와 같이, 이러한 실시형태에 따른 반도체 메모리 디바이스 (10) 는, 동일한 기능 및 구조를 가지고 동일한 제조 마스크를 사용하여 제조되는 8개의 코어 칩 (CC0 내지 CC7), 코어 칩과는 다른 제조 마스크를 사용하여 제조된 인터페이스 칩 (IF) 및 인터포저 (interposer; IP) 가 적층되는 구조를 갖는다. 코어 칩 (CCO 내지 CC7) 및 인터페이스 칩 (IF) 은 실리콘 기판을 사용하는 반도체 칩이고, 그 실리콘 기판을 관통하는 복수의 스루 실리콘 비아 (TSV) 를 통해 수직 방향으로 인접하는 칩에 전기적으로 접속된다. 한편, 인터포저 (IP) 는 수지로 이루어진 회로 보드이며, 복수의 외부 단자 (땜납 볼; SB) 가 인터포저 (IP) 의 배면 (IPb) 에 형성된다.
코어 칩 (CCO 내지 CC7) 각각은, 1 Gb DDR 3 (더블 데이터 레이트 3) - 타입 SDRAM (동기 다이나믹 랜덤 액세스 메모리) 에 포함된 회로 블록 중에서 외부 단자를 통해 외부 디바이스와의 인터페이스 기능을 수행하는 소위 프런트 엔드 유닛 (프런트 엔드 기능) 이외의 회로 블록을 구성하는 반도체 칩이다. SDRAM 은 복수의 메모리 셀을 갖고 메모리 셀에 액세스하는 프런트 엔드 유닛 및 소위 백 엔드 유닛 양자를 포함하는 널리 공지된 공통 메모리 칩이다. SDRAM 은 단일 칩으로서도 동작하고 메모리 제어기와 직접적으로 통신할 수 있다. 즉, 코어 칩 (CCO 내지 CC7) 각각은, 원칙적으로 백 엔드 유닛에 속하는 회로 블록만이 집적되는 반도체 칩이다. 프런트 엔드 유닛에 포함되는 회로 블록으로서, 메모리 셀 어레이와 데이터 입/출력 단자 사이에서 입/출력 데이터에 대한 병렬/직렬 변환을 수행하는 병렬/직렬 변환 회로 (데이터 래치 회로) 및 데이터의 입/출력 타이밍을 제어하는 DLL (지연 락 루프) 회로가 예시되어 있으며, 이들을 상세히 후술한다. 인터페이스 칩 (IF) 은, 프런트 엔드 유닛만이 집적되는 반도체 칩이다. 따라서, 인터페이스 칩의 동작 주파수가 코어 칩의 동작 주파수 보다 높다. 프런트 엔드 유닛에 속하는 회로가 코어 칩 (CCO 내지 CC7) 에 포함되지 않기 때문에, 코어 칩 (CCO 내지 CC7) 은 코어 칩이 그 코어 칩의 제조 과정에서 테스트 동작을 위한 웨이퍼 상태에서 동작되는 때를 제외하고는 단일 칩으로서 동작될 수 없다. 인터페이스 칩 (IF) 은 코어 칩 (CCO 내지 CC7) 을 동작시킬 필요가 있다. 따라서, 코어 칩의 메모리 집적도는 일반 단일 칩의 메모리 집적도 보다 밀집하다. 이러한 실시형태에 따른 반도체 메모리 디바이스 (10) 에서, 인터페이스 칩은 제 1 동작 주파수에서 외부 디바이스와 통신하는 프런트 엔드 기능을 갖고, 복수의 코어 칩은 제 1 동작 주파수 보다 낮은 제 2 동작 주파수에서 오직 인터페이스 칩과 통신하는 백 엔드 기능을 갖는다. 따라서, 복수의 코어 칩 각각은 복수의 정보를 저장하는 메모리 셀 어레이를 포함하고, 복수의 코어 칩으로부터 인터페이스 칩으로 병렬로 공급되는 각 I/O (DQ) 에 대한 복수의 판독 데이터의 비트 수는 복수이고 인터페이스 칩으로부터 코어 칩으로 제공된 1회 판독 커맨드와 관련된다. 이러한 경우에서, 복수의 비트 수는 널리 알려질 프리페치 (prefetch) 데이터 수에 대응한다.
인터페이스 칩 (IF) 은 8개의 코어 칩 (CCO 내지 CC7) 에 대한 공통 프런트 엔드 유닛으로서 기능한다. 따라서, 모든 외부 액세스가 인터페이스 칩 (IF) 을 통해 수행되고, 데이터의 입/출력이 인터페이스 칩 (IF) 을 통해 또한 수행된다. 이러한 실시형태에서, 인터페이스 칩 (IF) 은 인터포저 (IP) 와 코어 칩 (CCO 내지 CC7) 사이에 배치된다. 그러나, 인터페이스 칩 (IF) 의 위치는 특별하게 제한되지 않으며, 인터페이스 칩 (IF) 은 코어 칩 (CCO 내지 CC7) 상에 배치될 수도 있고 인터포저 (IP) 의 배면상에 배치될 수도 있다. 인터페이스 칩 (IF) 이 페이스-다운 (face-down) 방식으로 코어 칩 (CC0 내지 CC7) 상에 배치되거나 페이스-업 (face-up) 방식으로 인터포저 (IP) 의 배면 (IPb) 상에 배치될 때, 스루 실리콘 비아 (TSV) 가 인터페이스 칩 (IF) 에 제공될 필요가 없다. 인터페이스 칩 (IF) 은 2개의 인터포저 (IP) 사이에 개재되도록 배치될 수도 있다.
인터포저 (IP) 는 전극 피치를 증가시키기 반도체 메모리 디바이스 (10) 의 기계적 강도를 확보하기 위한 재배선 기판으로서 기능한다. 즉, 인터포저 (IP) 의 상부 표면 (IPa) 상에 형성되는 전극 (101) 이 스루-홀 전극 (102) 을 통해 배면 (IPb) 으로 인출되고, 외부 단자 (SB) 의 피치가 배면 (IPb) 상에 제공된 재배선 레이어 (103) 에 의해 확대된다. 도 1 에는, 오직 2개의 외부 단자 (SB) 만이 도시되어 있다. 그러나 실제로는, 3개 이상의 외부 단자가 제공된다. 외부 단자 (SB) 의 레이아웃은 조정에 의해 결정되는 DDR3-타입 SDRAM 의 레이아웃과 동일하다. 따라서, 반도체 메모리 디바이스는 외부 제어기로부터 하나의 DDR3-타입 SDRAM 으로서 취급될 수 있다.
도 1 에 도시되어 있는 바와 같이, 최상위 코어 칩 (CC0) 의 상부 표면은 NCF (비도전성 막; 104) 및 리드 프레임 (105) 에 의해 커버된다. 코어 칩 (CC0 내지 CC7) 과 인터페이스 칩 (IF) 사이의 갭은 언더필 (underfill; 106) 로 채워지며, 갭의 주변부는 실링 수지 (107) 에 의해 커버된다. 이에 의해, 개별 칩이 물리적으로 보호된다.
코어 칩 (CC0 내지 CC7) 에 제공된 대부분의 스루 실리콘 비아 (TSV) 를 적층 방향으로부터 2차원적으로 볼 때, 즉, 도 1 에 도시된 화살표 A 로부터 볼 때, 스루 실리콘 비아 (TSV) 는 동일한 위치에 제공된 다른 레이어의 스루 실리콘 비아 (TSV) 로부터 단락된다. 즉, 도 2a 에 도시된 바와 같이, 평면적으로 동일한 위치에 제공되는 수직으로 배치된 스루 실리콘 비아 (TSV1) 는 단락되며, 하나의 배선 (전류 경로) 이 스루 실리콘 비아 (TSV1) 에 의해 구성된다. 스루 실리콘 비아 (TSV) 의 이러한 접속 구성을 '직선 접속' 이라 칭한다. 코어 칩 (CC0 내지 CC7) 에 제공되는 스루 실리콘 비아 (TSV1) 는 코어 칩에서의 내부 회로 (4) 에 각각 접속된다. 따라서, 인터페이스 칩 (IF) 으로부터 도 2a 에 도시된 스루 실리콘 비아 (TSV1) 로 공급되는 입력 신호 (커맨드 신호, 어드레스 신호 등) 는 일반적으로 코어 칩 (CC0 내지 CC7) 의 내부 회로 (4) 에 입력된다. 코어 칩 (CC0 내지 CC7) 으로부터 TSV1 으로 공급되는 출력 신호 (데이터 등) 는 연결-논리합 (wired-OR) 되고 인터페이스 칩 (IF) 에 입력된다.
한편, 도 2b 에 도시되어 있는 바와 같이, 스루 실리콘 비아 (TSV) 의 일부는 평면적으로 동일한 위치에 제공된 다른 레이어의 스루 실리콘 비아 (TSV2) 에 직접 접속되지 않고, 코어 칩 (CC0 내지 CC7) 에 제공된 내부 회로 (5) 를 통해 다른 레이어의 스루 실리콘 비아 (TSV2) 에 접속된다. 즉, 코어 칩 (CC0 내지 CC7) 에 제공되는 내부 회로는 스루 실리콘 비아 (TSV2) 를 통해 캐스케이드 접속된다. 이러한 종류의 스루 실리콘 비아 (TSV2) 는 소정의 정보를 코어 칩 (CC0 내지 CC7) 에 제공된 내부 회로 (5) 에 순차적으로 송신하기 위해 사용된다. 이러한 정보로서, 후술될 레이어 어드레스 정보가 예시된다.
다른 스루 실리콘 비아 (TSV) 그룹은 도 2c 에 도시된 바와 같이 평면적으로 다른 위치에 제공된 다른 레이어의 스루 실리콘 비아 (TSV) 로부터 단락된다. 이러한 종류의 스루 실리콘 비아 (TSV) 그룹 3 에 관하여, 코어 칩 (CC0 내지 CC7) 의 내부 회로 (6) 는 평면적으로 소정의 위치 (P) 에 제공된 TSV3a 에 접속된다. 스루 실리콘 비아 (TSV) 의 이러한 접속 구성을 '나선 접속' 이라 칭하고 상세히 후술한다. 나선 접속은, 코어 칩 각각에 제공된 내부 회로 (6) 가 서로로부터 상이한 전류 경로를 통해 인터페이스 칩 (IF) 에 접속되게 한다. 이에 의해, 정보가 인터페이스 칩 (IF) 으로부터 코어 칩으로 선택적으로 입력될 수 있다. 이러한 정보로서, 결함 칩 정보, 테스트 레이어 활성 신호 (TLSE), 및 테스트 회로 (67) 로부터 출력된 레이어 테스트 결과 신호가 예시된다. 이들 예들을 상세히 후술한다.
이와 같이, 코어 칩 (CC0 내지 CC7) 에 제공된 스루 실리콘 비아 (TSV) 의 타입으로서, 도 2a 내지 도 2c 에 도시된 3개의 타입 (TSV1 내지 TSV 3) 이 존재한다. 상술한 바와 같이, 대부분의 스루 실리콘 비아 (TSV) 는 도 2a 에 도시된 타입이며, 어드레스 신호, 커맨드 신호, 및 클럭 신호가 도 2a 에 도시된 타입의 스루 실리콘 비아 (TSV1) 를 통해, 인터페이스 칩 (IF) 으로부터 코어 칩 (CC0 내지 CC7) 으로 공급된다. 판독 데이터 및 기록 데이터가 또한, 도 2a 에 도시된 타입의 스루 실리콘 비아 (TSV1) 를 통해 인터페이스 칩 (IF) 으로 입력되고 인터페이스 칩 (IF) 으로부터 출력된다. 한편, 도 2b 및 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV2) 및 스루 실리콘 비아 (TSV3) 는 개별 정보를 동일한 구조를 갖는 코어 칩 (CC0 내지 CC7) 에 제공하기 위해 사용된다.
도 3 은 도 2a 에 도시된 타입의 스루 실리콘 비아 (TSV1) 의 구조를 예시하는 단면도이다.
도 3 에 도시되어 있는 바와 같이, 스루 실리콘 비아 (TSV1) 는, 실리콘 기판 (90) 및 그 실리콘 기판 (90) 의 표면상에 제공된 층간 절연막 (91) 을 관통하도록 제공된다. 스루 실리콘 비아 (TSV1) 주위에, 절연 링 (92) 이 제공된다. 이에 의해, 스루 실리콘 비아 (TSV1) 및 트랜지스터 영역은 서로로부터 절연된다. 도 3 에 도시된 예에서, 절연 링 (92) 은 이중으로 제공된다. 이에 의해, 스루 실리콘 비아 (TSV1) 와 실리콘 기판 (90) 사이의 커패시턴스가 감소된다.
실리콘 기판 (90) 의 배면에서의 스루 실리콘 비아 (TSV1) 의 단부 (93) 는 배면 범프 (94) 에 의해 커버된다. 배면 범프 (94) 는 하부 레이어의 코어 칩에 제공된 표면 범프 (95) 와 접촉하는 전극이다. 표면 범프 (95) 는, 배선 레이어 (L0 내지 L3) 에 제공된 복수의 패드 (P0 내지 P3), 및 그 패드를 서로에 접속시키는 복수의 스루-홀 전극 (TH1 내지 TH3) 을 통해 스루 실리콘 비아 (TSV1) 의 단부 (96) 에 접속된다. 이에 의해, 평면적으로 동일한 위치에 제공되는 표면 범프 (95) 및 배면 범프 (94) 가 단락된다. 내부 회로 (도면에는 미도시) 와의 접속은 배선 레이어 (L0 내지 L3) 에 제공된 패드 (P0 내지 P3) 로부터 인출된 내부 배선 (도면에는 미도시) 을 통해 수행된다.
도 4 는 반도체 메모리 디바이스 (10) 의 회로 구성을 예시하는 블록도이다.
도 4 에 도시되어 있는 바와 같이, 인터포저 (IP) 에 제공되는 외부 단자는 클럭 단자 (11a 및 11b), 클럭 인에이블 단자 (11c), 커맨드 단자 (12a 내지 12e), 어드레스 단자 (13), 데이터 입/출력 단자 (14), 데이터 스트로브 단자 (15a 및 15b), 캘리브레이션 단자 (16), 및 전원 단자 (17a 및 17b) 를 포함한다. 외부 단자 모두는 인터페이스 칩 (IF) 에 접속되고, 전원 단자 (17a 및 17b) 를 제외하고는 코어 칩 (CC0 내지 CC7) 에 직접 접속되지 않는다.
먼저, 프런트 엔드 기능을 수행하는 인터페이스 칩 (IF) 과 외부 단자 사이의 접속 관계 및 인터페이스 칩 (IF) 의 회로 구성을 설명한다.
클럭 단자 (11a 및 11b) 에는 외부 클럭 신호 (CK 및 /CK) 가 각각 공급되며, 클럭 인에이블 단자 (11c) 에는 클럭 인에이블 신호 (CKE) 가 공급된다. 외부 클럭 신호 (CK 및 /CK) 및 클럭 인에이블 신호 (CKE) 는 인터페이스 칩 (IF) 에 제공된 클럭 생성 회로 (21) 에 공급된다. 본 명세서에서 신호 명칭의 헤드에 "/" 가 추가되는 신호는, 대응하는 신호의 반전 신호 또는 로우-활성 신호를 나타낸다. 따라서, 외부 클럭 신호 (CK 및 /CK) 는 상보적 신호이다. 클럭 생성 회로 (21) 는 내부 클럭 신호 (ICLK) 를 생성하며, 생성된 내부 클럭 신호는 인터페이스 칩 (IF) 에서의 다양한 회로 블록에 공급되고 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CC0 내지 CC7) 에 일반적으로 공급된다.
DLL 회로 (22) 가 인터페이스 칩 (IF) 에 포함되고, 입/출력 클럭 신호 (LCLK) 가 DLL 회로 (22) 에 의해 생성된다. 입/출력 클럭 신호 (LCLK) 가 인터페이스 칩 (IF) 에 포함된 입/출력 버퍼 회로 (23) 에 공급된다. DLL 기능은, 반도체 메모리 디바이스 (10) 가 외부 디바이스와 통신할 때, 외부 디바이스의 신호와 동기화된 신호 (LCLK) 를 사용함으로써 프런트 엔드 유닛을 제어하기 위해 사용된다. 따라서, DLL 기능은 백 엔드로서 코어 칩 (CCO 내지 CC7) 에 대해 필요하지 않다.
커맨드 단자 (12a 내지 12e) 에는 로우-어드레스 스트로브 신호 (/RAS), 컬럼 어드레스 스트로브 신호 (/CAS), 기록 인에이블 신호 (/WE), 칩 선택 신호 (/CS), 및 온-다이 터미네이션 신호 (ODT) 가 공급된다. 이들 커맨드 신호는 인터페이스 칩 (IF) 에 제공되는 커맨드 입력 버퍼 (31) 에 공급된다. 커맨드 입력 버퍼 (31) 에 공급된 커맨드 신호는 커맨드 디코더/제어 로직 회로 (32) 에 또한 공급된다. 커맨드 디코더/제어 로직 회로 (32) 는, 내부 클럭 (ICLK) 과 동기하여 커맨드 신호를 홀딩하고, 디코딩하며, 카운팅하고, 다양한 내부 커맨드 (ICMD) 를 생성하는 회로이다. 생성된 내부 커맨드 (ICMD) 는 인터페이스 칩 (IF) 에서의 다양한 회로 블록에 공급되고, 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CC0 내지 CC7) 에 일반적으로 공급된다.
어드레스 단자 (13) 는, 어드레스 신호 (A0 내지 A15 및 BA0 내지 BA2) 가 공급되며, 공급된 어드레스 신호 (A0 내지 A15 및 BA0 내지 BA2) 가 인터페이스 칩 (IF) 에 제공된 어드레스 입력 버퍼 (41) 에 공급되는 단자이다. 어드레스 입력 버퍼 (41) 의 출력은 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CC0 내지 CC7) 에 일반적으로 공급된다. 어드레스 신호 (A0 내지 A15) 는, 반도체 메모리 디바이스 (10) 가 모드 레지스터 세트에 진입할 때 인터페이스 칩 (IF) 에 제공된 모드 레지스터 (42) 에 공급된다. 어드레스 신호 (BA0 내지 BA2; 뱅크 어드레스 (bank address)) 는 인터페이스 칩 (IF) 에 제공된 어드레스 디코더 (도면에는 미도시) 에 의해 디코딩되며, 디코딩에 의해 획득되는 뱅크 선택 신호 (B) 가 데이터 래치 회로 (25) 에 공급된다. 이것은, 기록 데이터의 뱅크 선택이 인터페이스 칩 (IF) 에서 수행되기 때문이다.
데이터 입/출력 단자 (14) 는 판독 데이터 또는 기록 데이터 (DQ0 내지 DQ15) 를 입/출력하기 위해 사용된다. 데이터 스트로브 단자 (15a 및 15b) 는, 스트로브 신호 (DQS 및 /DQS) 를 입/출력하기 위해 사용되는 단자이다. 데이터 입/출력 단자 (14) 및 데이터 스트로브 단자 (15a 및 15b) 는 인터페이스 칩 (IF) 에 제공된 입/출력 버퍼 회로 (23) 에 접속된다. 입/출력 버퍼 회로 (23) 는 입력 버퍼 (IB) 및 출력 버퍼 (OB) 를 포함하고, DLL 회로 (22) 로부터 공급된 입/출력 클럭 신호 (LCLK) 와 동기하여 판독 데이터 또는 기록 데이터 (DQ0 내지 DQ15) 및 스트로브 신호 (DQS 및 /DQS) 를 입/출력한다. 내부 온-다이 터미네이션 신호 (IODT) 가 커맨드 디코더/제어 로직 회로 (32) 로부터 공급되면, 입/출력 버퍼 회로 (23) 는 출력 버퍼 (OB) 로 하여금 터미네이션 저항기로서 기능하게 한다. 임피던스 코드 (DRZQ) 가 캘리브레이션 회로 (24) 로부터 입/출력 버퍼 회로 (23) 로 공급된다. 이에 의해, 출력 버퍼 (OB) 의 임피던스가 지정된다. 입/출력 버퍼 회로 (23) 는 널리 공지된 FIFO 회로를 포함한다.
캘리브레이션 회로 (24) 는 출력 버퍼 (OB) 와 동일한 회로 구성을 갖는 레플리카 버퍼 (RB) 를 포함한다. 캘리브레이션 신호 (ZQ) 가 커맨드 디코더/제어 로직 회로 (32) 로부터 공급되면, 캘리브레이션 회로 (24) 는 캘리브레이션 단자 (16) 에 접속된 외부 저항기 (도면에는 미도시) 의 저항값을 참조하여, 캘리브레이션 동작을 수행한다. 캘리브레이션 동작은 레플리카 버퍼 (RB) 의 임피던스를 외부 저항기의 저항값과 매칭하는 동작이며, 획득된 임피던스 코드 (DRZQ) 는 입/출력 버퍼 회로 (23) 에 공급된다. 이에 의해, 출력 버퍼 (OB) 의 임피던스가 원하는 값으로 조정된다.
입/출력 버퍼 회로 (23) 는 데이터 래치 회로 (25) 에 접속된다. 데이터 래치 회로 (25) 는 널리 공지된 DDR 기능을 실현하는 레이턴시 제어에 의해 동작하는 FIFO 기능을 실현하는 FIFO 회로 (도면에는 미도시) 및 멀티플렉서 (MUX; 도면에는 미도시) 를 포함한다. 입/출력 버퍼 회로 (23) 는 코어 칩 (CCO 내지 CC7) 으로부터 공급되는 병렬 판독 데이터를 직렬 판독 데이터로 변환하며, 입/출력 버퍼로부터 공급되는 직렬 기록 데이터를 병렬 기록 데이터로 변환한다. 따라서, 데이터 래치 회로 (25) 및 입/출력 버퍼 회로 (23) 는 직렬로 접속되고, 데이터 래치 회로 (25) 및 코어 칩 (CC0 내지 CC7) 은 병렬로 접속된다. 이러한 실시형태에서, 코어 칩 (CCO 내지 CC7) 각각은 DDR3-타입 SDRAM 의 백 엔드 유닛이고 프리페치 수는 8 비트이다. 데이터 래치 회로 (25) 및 코어 칩 (CCO 내지 CC7) 의 각 뱅크는 각각 접속되며, 코어 칩 (CCO 내지 CC7) 각각에 포함되는 뱅크의 수는 8개이다. 따라서, 데이터 래치 회로 (25) 와 코어 칩 (CCO 내지 CC7) 의 접속은 각 DQ 에 대해 64 비트 (8 비트 × 8 뱅크) 가 된다.
직렬 데이터로 변환되지 않은 병렬 데이터는 기본적으로, 데이터 래치 회로 (25) 와 코어 칩 (CC0 내지 CC7) 사이에서 전달된다. 즉, 공통 SDRAM 에서 (프런트 엔드 유닛과 백 엔드 유닛이 하나의 칩에서 구성되는 SDRAM 에서), 칩의 외부와 SDRAM 사이에, 데이터가 직렬로 입/출력된다 (즉, 데이터 입/출력 단자의 수는 각 DQ 에 대해 1 이다). 그러나, 코어 칩 (CCO 내지 CC7) 에서, 인터페이스 칩 (IF) 과 코어 칩 사이의 데이터 입/출력은 병렬로 수행된다. 이러한 점은, 공통 SDRAM 과 코어 칩 (CCO 내지 CC7) 사이의 중요한 차이이다. 그러나, 프리페치된 데이터 모두가 상이한 스루 실리콘 비아 (TSV) 를 사용하여 입/출력될 필요는 없으며, 부분 병렬/직렬 변환이 코어 칩 (CCO 내지 CC7) 에서 수행될 수도 있으며, 각 DQ 에 대해 필요한 스루 실리콘 비아 (TSV) 의 수가 감소될 수도 있다. 예를 들어, 각 DQ 에 대한 64 비트의 데이터 모두는 상이한 스루 실리콘 비아 (TSV) 를 사용하여 입/출력될 필요가 없으며, 2-비트 병렬/직렬 변환이 코어 칩 (CCO 내지 CC7) 에서 수행될 수도 있고, 각 DQ 에 대해 필요한 스루 실리콘 비아 (TSV) 의 수는 1/2 (32) 로 감소될 수도 있다.
데이터 래치 회로 (25) 에, 인터페이스 칩 유닛에서의 테스트를 인에이블하는 기능이 추가된다. 인터페이스 칩은 백 엔드 유닛을 갖지 않는다. 이러한 이유로, 인터페이스 칩은 원칙적으로는 단일 칩으로서 동작될 수 없다. 그러나, 인터페이스 칩이 단일 칩으로서 전혀 동작하지 않으면, 웨이퍼 상태에서 인터페이스 칩의 동작 테스트는 수행되지 않을 수도 있다. 이것은, 인터페이스 칩 및 복수의 코어 칩의 어셈블리 프로세스가 실행되지 않는 경우에 반도체 메모리 디바이스 (10) 가 테스트될 수 없고, 인터페이스 칩이 반도체 메모리 디바이스 (10) 를 테스트함으로써 테스트된다는 것을 의미한다. 이러한 경우에서, 복구될 수 없는 결함이 인터페이스 칩에 존재할 때, 전체 반도체 메모리 디바이스 (10) 는 이용불가능하다. 이러한 점을 고려하여, 이러한 실시형태에서는, 테스트용의 의사 백 엔드 유닛의 부분이 데이터 래치 회로 (25) 에 제공되며, 간단한 메모리 기능이 테스트시에 인에이블된다.
전원 단자 (17a 및 17b) 는 전원 전위 (VDD 및 VSS) 가 각각 공급되는 단자이다. 전원 단자 (17a 및 17b) 는 인터페이스 칩 (IF) 에 제공된 파워-온 검출 회로 (43) 에 접속되고, 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CCO 내지 CC7) 에 또한 접속된다. 파워-온 검출 회로 (43) 는 전력의 공급을 검출한다. 전력의 공급을 검출할 시에, 파워-온 검출 회로 (43) 는 인터페이스 칩 (IF) 상의 레이어 어드레스 제어 회로 (45) 를 활성시킨다.
레이어 어드레스 제어 회로 (45) 는 본 실시형태에 따른 반도체 메모리 디바이스 (10) 의 I/O 구성으로 인해 레이어 어드레스를 변경한다. 상술한 바와 같이, 반도체 메모리 디바이스 (10) 는 데이터 입/출력 단자 (14) 를 포함한다. 이에 의해, 최대 I/O 수는 16 비트 (DQ0 내지 DQ15) 로 설정될 수 있다. 그러나, I/O 수는 16 비트로 고정되지 않고 8 비트 (DQ0 내지 DQ7) 또는 4 비트 (DQ0 내지 DQ3) 로 설정될 수도 있다. 어드레스 할당은 I/O 수에 따라 변경되며, 레이어 어드레스가 또한 변경된다. 레이어 어드레스 제어 회로 (45) 는 I/O 수에 따라 어드레스 할당을 변경하며, 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CCO 내지 CC7) 에 일반적으로 접속된다.
인터페이스 칩 (IF) 에는 또한, 레이어 어드레스 설정 회로 (44) 가 제공된다. 레이어 어드레스 설정 회로 (44) 는 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CCO 내지 CC7) 에 접속된다. 레이어 어드레스 설정 회로 (44) 는 도 2b 에 도시된 타입의 스루 실리콘 비아 (TSV2) 를 사용하여 코어 칩 (CCO 내지 CC7) 의 레이어 어드레스 생성 회로 (46) 에 캐스케이드 접속되며, 테스팅에서 코어 칩 (CCO 내지 CC7) 에 설정된 레이어 어드레스를 판독한다.
인터페이스 칩 (IF) 에는 또한, 결함 칩 정보 홀딩 회로 (33) 가 제공된다. 정상적으로 동작하지 않는 결함 코어 칩이 어셈블리 이후에 발견되면, 결함 칩 정보 홀딩 회로 (33) 는 그것의 칩 번호를 홀딩한다. 결함 칩 정보 홀딩 회로 (33) 는 스루 실리콘 비아 (TSV) 를 통해 코어 칩 (CCO 내지 CC7) 에 접속된다. 결함 칩 정보 홀딩 회로 (33) 는 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV3) 를 사용하여, 시프트되면서 코어 칩 (CCO 내지 CC7) 에 접속된다.
인터페이스 칩 (IF) 은 테스트 모드 레지스터 (34) 및 테스트 회로 (35) 를 더 포함한다. 테스트 모드 레지스터 (34) 및 테스트 회로 (35) 각각은 시프트되면서 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV3) 로 코어 칩 (CCO 내지 CC7) 에 접속된다.
테스트 모드 레지스터 (34) 는 커맨드 디코더/제어 로직 회로 (32) 및 모드 레지스터 (42) 로부터 테스트 모드 신호 TM (IF) 및 테스트 레이어 활성 신호 (TLA) 를 수신한다. 이들 신호는 커맨드 신호 및 어드레스 신호로서 커맨드 단자 (12a 내지 12e) 및 어드레스 단자 (13) 로부터 각각 입력된다.
테스트 모드 신호 TM (IF) 는, 반도체 메모리 디바이스 (10) 가 병렬 테스트 모드 세트에서 설정되는지 및 병렬 테스트가 그것의 테스트 결과를 1 비트 또는 복수의 비트에서 출력하는지를 나타내는 신호이다. 테스트 모드 레지스터 (34) 는 테스트 모드 신호 TM (IF) 에 응답하여 다양한 테스트 제어 신호 (온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 및 멀티비트 출력 병렬 테스트 신호 (TPARAPIF)) 를 생성하며, 테스트 제어 신호를 테스트 회로 (35) 에 공급한다. 테스트 제어 신호를 상세히 후술한다.
테스트 레이어 활성 신호 (TLA) 는, 병렬 테스트될 하나 또는 복수의 코어 칩을 지정하는 신호이다. 테스트 모드 레지스터 (34) 는 테스트 레이어 활성 신호 (TLA) 에 응답하여 코어 칩 (CCO 내지 CC7) 에 대응하는 테스트 레이어 활성 신호 (TLSE<0> 내지 TLSE<7>) 를 각각 생성한다. 그 후, 테스트 모드 레지스터 (34) 는 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV3) 를 통해 코어 칩 각각의 (후술할) 레이어 어드레스 비교 회로 (47) 에 테스트 레이어 활성 신호 (TLSE<0> 내지 TLSE<7>) 를 출력한다.
테스트 회로 (35) 를 상세히 후술한다.
상기 설명은 외부 단자와 인터페이스 칩 (IF) 사이의 접속 관계 및 인터페이스 칩 (IF) 의 회로 구성의 개요이다. 다음으로, 코어 칩 (CCO 내지 CC7) 의 회로 구성을 설명한다.
도 4 에 도시되어 있는 바와 같이, 백 엔드 기능을 수행하는 코어 칩 (CCO 내지 CC7) 에 포함되는 메모리 셀 어레이 (50) 는 8개의 뱅크로 분할된다. 뱅크는 커맨드를 개별적으로 수신할 수 있는 유닛이다. 즉, 개별 뱅크가 독립적으로 및 배타적으로 제어될 수 있다. 반도체 메모리 디바이스 (10) 의 외부로부터, 각 뱅크는 독립적으로 액세스될 수 있다. 예를 들어, 뱅크 1 에 속하는 메모리 셀 어레이 (50) 의 일부 및 뱅크 2 에 속하는 메모리 셀 어레이 (50) 의 다른 일부는 비배타적으로 제어된다. 즉, 각 뱅크에 각각 대응하는 워드 라인 (WL) 및 비트 라인 (BL) 이 서로 상이한 커맨드에 의해 동일한 주기에서 독립적으로 액세스된다. 예를 들어, 뱅크 1 이 활성이도록 유지되는 동안 (워드 라인 및 비트 라인이 활성이도록 제어됨), 뱅크 2 는 활성이도록 제어될 수 있다. 그러나, 뱅크는 반도체 메모리 디바이스 (10) 의 외부 단자 (예를 들어, 복수의 제어 단자 및 복수의 I/O 단자) 를 공유한다. 메모리 셀 어레이 (50) 에서, 복수의 워드 라인 (WL) 및 복수의 비트 라인 (BL) 은 서로 교차하며, 메모리 셀 (MC) 은 그 교점에 배치된다 (도 4 에서, 오직 하나의 워드 라인 (WL), 하나의 비트 라인 (BL), 및 하나의 메모리 셀 (MC) 만이 도시되어 있다). 워드 라인 (WL) 은 로우 디코더 (51) 에 의해 선택된다. 비트 라인 (BL) 은 감지 회로 (53) 에서의 대응하는 감지 증폭기 (SA) 에 접속된다. 감지 증폭기 (SA) 는 컬럼 디코더 (52) 에 의해 선택된다.
로우 디코더 (51) 는 로우 제어 회로 (61) 로부터 공급된 로우 어드레스에 의해 제어된다. 로우 제어 회로 (61) 는 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 으로부터 공급된 로우 어드레스를 수신하는 어드레스 버퍼 (61a) 를 포함하며, 어드레스 버퍼 (61a) 에 의해 버퍼링되는 로우 어드레스는 로우 디코더 (51) 에 공급된다. 스루 실리콘 비아 (TSV) 를 통해 공급되는 어드레스 신호는 입력 버퍼 (B1) 를 통해 로우 제어 회로 (61) 에 공급된다. 로우 제어 회로 (61) 는 또한 리프레시 카운터 (61b) 를 포함한다. 리프레시 신호가 제어 로직 회로 (63) 에 의해 이슈될 때, 리프레시 카운터 (61b) 에 의해 표시되는 로우 어드레스가 로우 디코더 (51) 에 공급된다.
컬럼 디코더 (52) 는 컬럼 제어 회로 (62) 로부터 공급된 컬럼 어드레스에 의해 제어된다. 컬럼 제어 회로 (62) 는 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 으로부터 공급된 컬럼 어드레스를 수신하는 어드레스 버퍼 (62a) 를 포함하며, 어드레스 버퍼 (62a) 에 의해 버퍼링되는 컬럼 어드레스는 컬럼 디코더 (52) 에 공급된다. 컬럼 제어 회로 (62) 는 또한 버스트 길이를 카운팅하는 버스트 카운터 (62b) 를 포함한다.
컬럼 디코더 (52) 에 의해 선택된 감지 증폭기 (SA) 는, 도면에 도시되지 않은 서브-증폭기 및 데이터 증폭기 (56) 를 통해 데이터 제어 회로 (54) 에 접속된다. 이에 의해, 각 I/O (DQ) 에 대한 8 비트 (= 프리페치 수) 의 판독 데이터가 판독시에 데이터 제어 회로 (54) 로부터 출력되며, 8 비트의 기록 데이터가 기록시에 데이터 제어 회로 (54) 에 입력된다. 데이터 제어 회로 (54) 및 인터페이스 칩 (IF) 은 스루 실리콘 비아 (TSV) 를 통해 병렬로 접속된다.
제어 로직 회로 (63) 는 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 으로부터 공급된 내부 커맨드 (ICMD) 를 수신하고, 이 내부 커맨드 (ICMD) 에 기초하여 로우 제어 회로 (61) 및 컬럼 제어 회로 (62) 를 제어한다. 다시 말해, 제어 로직 회로 (63) 은, 클럭 신호, 어드레스 신호, 및 제어 신호에 응답하여 메모리 셀 어레이 (50) 에 대한 판독/기록 동작을 제어하는 회로이다.
제어 로직 회로 (63) 는 레이어 어드레스 비교 회로 (칩 정보 비교 회로; 47) 에 접속된다. 레이어 어드레스 비교 회로 (47) 는, 대응하는 코어 칩이 액세스의 타겟인지를 검출하고, 이 검출은 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 으로부터 공급된 어드레스 신호 또는 테스트 레이어 활성 신호 (TLSE) 의 일부인 SEL (칩 선택 정보) 과 레이어 어드레스 생성 회로 (46) 에 대해 설정된 레이어 어드레스 LID (칩 식별 정보) 를 비교함으로써 수행된다.
레이어 어드레스 생성 회로 (46) 에서, 고유 레이어 어드레스가 초기화에서 코어 칩 (CCO 내지 CC7) 각각에 대해 설정된다. 레이어 어드레스를 설정하는 방법은 아래와 같다. 먼저, 반도체 메모리 디바이스 (10) 가 초기화된 이후에, 초기값으로 최소값 (O, O, O) 이 코어 칩 (CCO 내지 CC7) 의 레이어 어드레스 생성 회로 (46) 에 설정된다. 코어 칩 (CC0 내지 CC7) 의 레이어 어드레스 생성 회로 (46) 는 도 2b 에 도시된 타입의 스루 실리콘 비아 (TSV) 를 사용하여 캐스케이드 접속되며, 그 안에 제공된 증분 회로를 갖는다. 최상위 레이어의 코어 칩 (CCO) 의 레이어 어드레스 생성 회로 (46) 에 대해 설정된 레이어 어드레스 (0, 0, 0) 는 스루 실리콘 비아 (TSV) 를 통해 제 2 코어 칩 (CC1) 의 레이어 어드레스 생성 회로 (46) 에 송신되고, 증분된다. 그 결과, 상이한 레이어 어드레스 (O, O, 1) 가 생성된다. 이하, 상기 경우와 동일한 방식으로, 생성된 레이어 어드레스가 하위 레이어의 코어 칩으로 송신되고, 코어 칩에서의 레이어 어드레스 생성 회로 (46) 는 송신된 레이어 어드레스를 증분시킨다. 레이어 어드레스로서 최대값 (1, 1, 1) 이 최하위 레이어의 코어 칩 (CC7) 의 레이어 어드레스 생성 회로 (46) 에 설정된다. 이에 의해, 고유 레이어 어드레스가 코어 칩 (CCO 내지 CC7) 각각에 대해 설정된다.
레이어 어드레스 생성 회로 (46) 에는 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 의 결함 칩 정보 홀딩 회로 (33) 로부터 공급된 결함 칩 신호 (DEF) 가 제공된다. 결함 칩 신호 (DEF) 가 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV3) 를 사용하여 개별 코어 칩 (CCO 내지 CC7) 에 공급될 때, 결함 칩 신호 (DEF) 는 코어 칩 (CCO 내지 CC7) 각각에 공급될 수 있다. 결함 칩 신호 (DEF) 는, 대응하는 코어 칩이 결함 칩이면 활성화된다. 결함 칩 신호 (DEF) 가 활성화될 때, 레이어 어드레스 생성 회로 (46) 는 증분된 레이어 어드레스가 아닌 비증분된 레이어 어드레스를 하위 레이어의 코어 칩으로 송신한다. 결함 칩 신호 (DEF) 는 또한, 제어 로직 회로 (63) 에 공급된다. 결함 칩 신호 (DEF) 가 활성화될 때, 제어 로직 회로 (63) 는 완전하게 중지된다. 이에 의해, 결함 코어 칩은, 어드레스 신호 또는 커맨드 신호가 인터페이스 칩 (IF) 으로부터 입력되더라도 판독 동작 또는 기록 동작을 전혀 수행하지 않는다.
제어 로직 회로 (63) 의 출력은 또한 모드 레지스터 (64) 에 공급된다. 제어 로직 회로 (63) 의 출력이 모드 레지스터 세트를 나타낼 때, 모드 레지스터 (64) 는 어드레스 신호에 의해 업데이트된다. 이에 의해, 코어 칩 (CCO 내지 CC7) 의 동작이 설정된다.
코어 칩 (CCO 내지 CC7) 각각은 내부 전압 생성 회로 (70) 를 갖는다. 내부 전압 생성 회로 (70) 에는 전원 전위 (VDD 및 VSS) 가 제공된다. 내부 전압 생성 회로 (70) 는 이들 전원 전위를 수신하고 다양한 내부 전압을 생성한다. 내부 전압 생성 회로 (70) 에 의해 생성되는 내부 전압으로서, 다양한 주변 회로의 동작 전력에 대한 내부 전압 VPERI (
Figure 112010065238896-pat00001
VDD), 메모리 셀 어레이 (50) 의 어레이 전압에 대한 내부 전압 VARY (< VDD), 및 워드 라인 (WL) 의 활성 전위에 대한 내부 전압 VPP (> VDD) 이 포함된다. 코어 칩 (CCO 내지 CC7) 각각에는, 파워-온 검출 회로 (71) 가 또한 제공된다. 전력의 공급이 검출될 때, 파워-온 검출 회로 (71) 는 다양한 내부 회로를 리셋한다.
코어 칩 (CCO 내지 CC7) 각각은 테스트 모드 레지스터 (66) 및 테스트 회로 (67) 를 더 포함한다. 테스트 모드 레지스터 (66) 는 모드 레지스터 (64) 로부터 테스트 모드 신호 (TM (Core)) 를 수신한다. 테스트 모드 신호 (TM (Core)) 는 어드레스 신호로서 어드레스 단자 (13) 로부터 입력되는 신호이고, 코어 칩 (CCO 내지 CC7) 중 대응하는 하나가 테스트 모드 신호 (TM (IF)) 와 유사하게 병렬 테스트 모드 세트에서 설정되는지, 및 테스트 결과를 하나의 비트 또는 복수의 비트에서 출력할지를 나타낸다. 테스트 코드 레지스터 (66) 는 테스트 모드 신호 (TM (Core)) 에 응답하여 다양한 테스트 제어 신호 (온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 및 멀티비트 출력 병렬 테스트 신호 (TPARAP)) 를 생성하며, 그 테스트 제어 신호를 테스트 회로 (67) 에 공급한다. 테스트 제어 신호를 상세히 후술한다.
테스트 회로 (67) 는 도 2c 에 도시된 타입의 스루 실리콘 비아 (TSV3) 를 통해 인터페이스 칩 (IF) 에서의 테스트 회로 (35) 에 접속된다. 병렬 테스트시에, 테스트 회로 (67) 는 테스트될 복수의 메모리 셀에 사전에 기록된 테스트 데이터를 데이터 증폭기 (56) 로부터 판독하여 데이터를 비교하는 기능, 및 하나의 코어 칩으로부터 다른 코어 칩으로 변화하는 상이한 전류 경로 (복수의 스루 실리콘 비아 (TSV) 에 의해 구성된 스루 실리콘 비아 경로) 를 통해 비교 결과 (레이어 테스트 결과 신호) 를 출력하는 기능을 갖는다.
코어 칩 (CCO 내지 CC7) 에서의 주변 회로는 스루 실리콘 비아 (TSV) 를 통해 인터페이스 칩 (IF) 으로부터 공급되는 내부 클럭 신호 (ICLK) 와 동기하여 동작한다. 스루 실리콘 비아 (TSV) 를 통해 공급된 내부 클럭 신호 (ICLK) 는 입력 버퍼 (B2) 를 통해 다양한 주변 회로에 공급된다.
상기 설명은 코어 칩 (CCO 내지 CC7) 의 기본 회로 구성이다. 코어 칩 (CCO 내지 CC7) 에서, 외부 디바이스와의 인터페이스용 프런트 엔드 유닛은 제공되지 않는다. 따라서, 코어 칩은 원칙적으로는 단일 칩으로서 동작할 수 없다. 그러나, 코어 칩이 단일 칩으로서 동작하지 않으면, 웨이퍼 상태에서의 코어 칩의 동작 테스트가 수행되지 않을 수도 있다. 이것은, 인터페이스 칩과 복수의 코어 칩이 완전하게 어셈블리되기 이전에 반도체 메모리 디바이스 (10) 가 테스트될 수 없다는 것을 의미한다. 다시 말해, 반도체 메모리 디바이스 (10) 를 테스트할 때 개별 코어 칩이 테스트된다. 코어 칩에 복구불가능한 결함이 존재할 때, 전체 반도체 메모리 디바이스 (10) 는 이용불가능하게 된다. 이러한 실시형태에서, 코어 칩 (CCO 내지 CC7) 에서, 테스트 커맨드 디코더 (65) 의 테스트 프런트 엔드 유닛 및 일부 테스트 패드 (TP) 를 포함하는 테스트용 의사 프런트 엔드 유닛의 일부가 제공되며, 어드레스 신호 또는 커맨드 신호가 테스트 패드 (TP) 로부터 입력될 수 있다. 웨이퍼 테스트에서 단순한 테스트를 위해 테스트 프런트 엔드 유닛이 제공되며, 인터페이스 칩에서의 모든 프런트 엔드 기능을 갖지 않는다. 예를 들어, 코어 칩의 동작 주파수가 프런트 엔드 유닛의 동작 주파수 보다 낮기 때문에, 테스트 프런트 엔드 유닛은 낮은 주파수로 테스트를 수행하는 회로로 단순하게 실현될 수 있다.
테스트 패드 (TP) 는 클럭 신호가 공급되는 테스트 패드 (TP1), 어드레스 신호가 공급되는 테스트 패드 (TP2), 커맨드 신호가 공급되는 테스트 패드 (TP3), 테스트 데이터의 입/출력을 수행하는 테스트 패드 (TP4), 데이터 스트로브 신호의 입/출력을 수행하는 테스트 패드 (TP5), 전원 전압을 공급하는 테스트 패드 (TP6), 테스트 회로 (67) 의 출력 데이터를 드로잉하는 테스트 패드 (TP7), 및 테스트 회로에 대해 설정된 웨이퍼 테스트 모드를 나타내는 신호 (PWB) 를 공급하는 테스트 패드 (TP8) 를 포함한다. 웨이퍼 테스트 출력 버퍼 (68) 가 테스트 패드 (TP7) 와 테스트 회로 (67) 사이에 제공된다.
공통 외부 커맨드 (디코딩되지 않음) 가 테스팅에서 입력된다. 따라서, 테스트 커맨드 디코더 (65) 는 또한 코어 칩 (CC0 내지 CC7) 각각에 제공된다. 직렬 테스트 데이터가 테스팅에서 입력 및 출력되기 때문에, 테스트 입/출력 회로 (55) 가 코어 칩 (CCO 내지 CC7) 각각에 또한 제공된다.
이것은 반도체 메모리 디바이스 (10) 의 전체 구성이다. 반도체 메모리 디바이스 (10) 에서, 1 Gb 의 8개의 코어 칩이 적층되기 때문에, 반도체 메모리 디바이스 (10) 는 총 8 Gb 의 메모리 용량을 갖는다. 칩 선택 신호 (/CS) 가 하나의 단자 (칩 선택 단자) 에 입력되기 때문에, 반도체 메모리 디바이스 (10) 는 제어기의 관점에서 8 Gb 의 메모리 용량을 갖는 단일 DRAM 으로서 인식된다.
도 5 는 테스트 회로 (35) 와 테스트 회로 (67) 를 접속하는 전류 경로 (CO 내지 C7) 를 구성하는 스루 실리콘 비아 그룹 (TSV3) 을 포함하는 회로의 개략 단면도이다. 도 5 에 도시되어 있는 바와 같이, 코어 칩 각각에 제공된 병렬 테스트용 스루 실리콘 비아 (TSVPTm<n>) 가 스루 실리콘 비아 (TSV) 그룹 3 에 포함되고, 여기서, m 및 n 은 0 내지 7 의 정수이다. 유사한 방식으로, <n> 을 부착함으로써 구조가 코어 칩 (CCn) 에 대응한다는 것이 표시되는 경우가 있을 수도 있다.
병렬 테스트용 스루 실리콘 비아 (TSVPTm<n>) 는 값 m 각각에 대해 평면적으로 동일한 위치에 배열된다. 각 코어 칩 (CCn) 에서, 병렬 테스트용 스루 실리콘 비아 (TSVPTm<n>) 는, 도 5 의 좌측으로부터 병렬 테스트용 스루 실리콘 비아 (TSVPT0<n>) 에서 병렬 테스트용 스루 실리콘 비아 (TSVPT7<n>) 의 순서로 일정한 간격으로 배열된다. 코어 칩 (CCn) 에 배열된 테스트 회로 (67<n>) 는 병렬 테스트용 스루 실리콘 비아 (TSVPT0<n>) 에 각각 접속된다.
코어 칩 (CC0) 상에 제공된 병렬 테스트용 스루 실리콘 비아 (TSVPTm<0>) (m = 0 내지 6) 가 코어 칩 (CC0) 바로 아래에 위치되는 코어 칩 (CC1) 상에 제공된 병렬 테스트용 스루 실리콘 비아 (TSVPT(m+1)<1>) 각각에 접속된다. 병렬 테스트용 스루 실리콘 비아 (TSVPT7<0>) 는 병렬 테스트용 스루 실리콘 비아 (TSVPT0<1>) 에 접속된다. 코어 칩 (CC1 내지 CC6) 상에 제공된 병렬 테스트용 스루 실리콘 비아 (TSVPTm<n>) 에 대해서도 마찬가지이다.
인터페이스 칩 (IF) 은 병렬 테스트용 스루 실리콘 비아 단자 (TTSVPT0 내지 TTSVPT7) 를 포함한다. 병렬 테스트용 스루 실리콘 비아 단자 (TTSVPT0 내지 TTSVPT7) 는 코어 칩 (CC7) 상에 제공된 병렬 테스트용 스루 실리콘 비아 (TSVPT0<7> 내지 TSVPT7<7>) 에 각각 접속된다.
상기 접속은 다음과 같이 요약되고, 병렬 테스트용 스루 실리콘 비아 단자 (TTSVPT0), 병렬 테스트용 스루 실리콘 비아 (TSVPTO<7>), 병렬 테스트용 스루 실리콘 비아 (TSVPT7<6>), 병렬 테스트용 스루 실리콘 비아 (TSVPT6<5>), 병렬 테스트용 스루 실리콘 비아 (TSVPT5<4>), 병렬 테스트용 스루 실리콘 비아 (TSVPT4<3>), 병렬 테스트용 스루 실리콘 비아 (TSVPT3<2>), 병렬 테스트용 스루 실리콘 비아 (TSVPT2<1>), 및 병렬 테스트용 스루 실리콘 비아 (TSVPT1<0>) 가 순차적으로 접속되어, 전류 경로 (C0) 가 구성된다. 전류 경로 (C0) 는 병렬 테스트용 스루 실리콘 비아 (TSVPT0<7>) 을 통해 테스트 회로 (67<7>) 에 접속된다. 다른 전류 경로 (C1 내지 C7) 에 대해서도 마찬가지이고, 전류 경로 (C1 내지 C7) 는 병렬 테스트용 스루 실리콘 비아 (TSVPT0<6> 내지 TSVPT0<0>) 를 통해 테스트 회로 (67<6> 내지 67<0>) 에 각각 접속된다.
이러한 방식으로, 테스트 회로 (35) 와 테스트 회로 (67) 를 나선 접속된 스루 실리콘 비아 (TSV) 그룹과 접속시키는 전류 경로 (C0 내지 C7) 를 구성함으로써, 코어 칩의 테스트 회로 (67) 는 서로 상이한 전류 경로로부터 테스트 데이터를 출력할 수 있다. 따라서, 테스트 데이터를 순차적으로 출력하는 경우와 비교하여, 코어 칩의 레이어 테스트 결과 신호를 모두 함께 출력할 수 있어서, 테스트에 요구되는 시간을 단축할 수 있다. 또한, 나선 접속을 이용함으로써, 코어 칩 각각에 대해 동일한 구성을 취할 수 있다.
도 6 은 테스트 회로 (67) 의 기능 블록을 도시하는 블록도이다. 도 6 에 도시되어 있는 바와 같이, 테스트 회로 (67) 는 복수의 비교 회로 유닛 (80[0] 내지 80[7]) 및 테스트 출력 제어 유닛 (81) 을 포함한다.
비교 회로 유닛 (80) 각각에 대해, 사전에 지정된 소정의 수의 메모리 셀에 저장된 테스트 데이터는 데이터 증폭기 (56) 로부터 공급되며, 병렬 테스트 신호 (TPARADT) 는 테스트 모드 레지스터 (66) 로부터 공급된다. 병렬 테스트 신호 (TPARADT) 는 병렬 테스트가 실행되는 동안 활성 (이하, 'ACT' 라 칭함) 상태에 있고, 그렇지 않으면 비활성 (이하, 'NAT' 라 칭함) 상태에 있는 신호이다. 병렬 테스트 신호 (TPARADT) 가 ACT 상태에 있을 때, 비교 회로 유닛 (80) 각각은, 테스트 데이터를 하나의 비교 결과로 대체함으로써 메모리 셀로부터 판독된 복수의 테스트 데이터의 데이터량을 압축하고, 결국 그 압축된 데이터를 소정의 수의 비트의 데이터로서 테스트 출력 제어 유닛 (81) 으로 출력한다. 한편, 병렬 테스트 신호 (TPARADT) 가 NAT 상태에 있을 때, 비교 회로 유닛 (80) 각각의 출력은 테스트 데이터에 관계없이 소정의 값, 예를 들어, 하이 레벨이 된다.
도 7 은 비교 회로 유닛 (80) 의 예를 도시하는 블록도이다. 도 7 에 도시되어 있는 바와 같이, 비교 회로 유닛 (80) 은 다중 스테이지에서 데이터 증폭기 (56) 를 통해 메모리 셀 어레이로부터 공급된 복수의 테스트 데이터를 비교한다.
병렬 테스트를 수행할 때, 소정의 테스트 데이터 패턴이 테스트될 메모리 셀에 사전에 기록된다. 이러한 예에서, 모든 데이터가 동일한 데이터 패턴 (하이 레벨 또는 로우 레벨) 이 테스트 데이터 패턴으로서 사용된다. 비교 회로 유닛 (80) 은 Y2 - /Y2 비교 유닛 (82), Y1 - Y0 비교 유닛 (83), Y11 - /Y11 비교 유닛 (84), 및 X13 - /X13 비교 유닛 (85) 을 포함하고, 이들 비교 유닛을 사용하여 4-스테이지 비교 동작을 수행한다.
Y2 - /Y2 비교 유닛 (82) 각각은 사전에 지정된 2개의 메모리 셀에 저장된 데이터 (Data1 (Y2) 및 Data2 (Y2)) 를 비교한다. 구체적으로는, Y2 - /Y2 비교 유닛 (82) 각각은, 컬럼 어드레스의 소정의 비트 (Y2) 만이 상이한 메모리 셀에 저장된 데이터 (Data1 (Y2) 및 Data2 (/Y2)) 를 비교한다. Y2 -/Y2 비교 유닛 (82) 의 특정 구성은 도 7 에 도시되어 있는 바와 같이, Data 1 (Y2) 및 Data2 (/Y2) 가 각각 공급되는 NOR 회로 (82a) 및 NAND 회로 (82b), 병렬 테스트 신호 (TPARADT) 가 공급되는 NOT 회로 (82c), NOR 회로 (82a) 의 출력 및 NOT 회로 (82c) 의 출력이 공급되는 NOR 회로 (82d), 및 NAND 회로 (82b) 의 출력 및 NOR 회로 (82d) 의 출력이 공급되는 NAND 회로 (82e) 를 포함한다. 이들 회로의 동작에 의해, Y2 - /Y2 비교 유닛의 출력 (NAND 회로 (82e) 의 출력) 은, 병렬 테스트 신호 (TPARADT) 가 활성되고 Data1 (Y2) 및 Data2 (/Y2) 가 서로 상이할 때만 비활성되고, 그렇지 않으면 활성된다.
Y2 - /Y2 비교 유닛 (82) 의 출력 중에서, 컬럼 어드레스 (Y1 및 Y0) 의 소정의 비트가 서로 상이한 출력이 제 2 스테이지에서 Y1 - Y0 비교 유닛 (83) 에서 비교된다. Y1 - Y0 비교 유닛의 출력 중에서, 컬럼 어드레스 (Y11) 의 소정의 비트가 서로 상이한 출력이 제 3 스테이지에서 Y11 - /Y11 비교 유닛 (84) 에서 비교된다. Y11 - /Y11 비교 유닛 (84) 의 출력은 제 4 스테이지에서 X13 - /X13 비교 유닛 (85) 에서 더 비교된다. 최종으로, X13 - /X13 비교 유닛 (85) 의 비교 결과는 비교 회로 유닛 (80) 의 출력 (TRDATA[k]) (k = O 내지 7) 이 된다. 비교 결과 (TRDATA) 는 1-비트 데이터이다.
비교 회로 유닛 (80) 은 2와 1/2 뱅크 마다 1 의 레이트로 배열되고, 이것은 코어 칩 마다 총 8개의 비교 회로 유닛 (80) 을 구성한다.
도 6 을 다시 참조하면, 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 멀티비트 출력 병렬 테스트 신호 (TPARAP), 및 웨이퍼 테스트 모드 세트를 나타내는 신호 (PWB) 뿐만 아니라 비교 회로 유닛 (80[0] 내지 80[7]) 으로부터 출력된 비교 결과 (TRDATA[0] 내지 TRDATA[7]) (총 8-비트 데이터) 가 테스트 출력 제어 유닛 (81) 에 입력된다. 온-칩 비교 테스트 신호 (TOCC) 는, 예를 들어, 테스트 결과가 1 비트로 출력되는 번-인 테스트와 같은 테스트 (1-비트 출력 테스트) 가 실행되는 동안 ACT 상태에 있고, 테스트 결과가 복수의 비트로 출력되는 테스트 (멀티비트 출력 테스트) 가 실행되는 동안 NAT 상태에 있는 신호이다. 한편, 멀티비트 출력 병렬 테스트 신호 (TPARAP) 는, 1-비트 출력 테스트가 실행되는 동안 NAT 상태에 있고, 멀티비트 출력 테스트가 실행되는 동안 ACT 상태에 있는 신호이다. 신호 (PWB) 는, 코어 칩 각각의 웨이퍼 테스트를 수행할 때 ACT 상태에 있고, 포스트-어셈블리 테스트를 수행할 때 NAT 상태에 있는 신호이다.
신호 (PWB) 가 ACT 상태 (웨이퍼 테스트) 에 있을 때, 테스트 출력 제어 유닛 (81) 은 비교 회로 유닛 (80[0] 내지 80[7]) 의 비교 결과 (TRDATA[0] 내지 TRDATA[7]) 에 기초하여 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 를 생성한다. 이 때, 온-칩 비교 테스트 신호 (TOCC) 가 NAT 상태 (멀티비트 출력 테스트) 에 있고, 멀티비트 출력 병렬 테스트 신호 (TPARAT) 가 ACT 상태 (멀티비트 출력 테스트) 에 있으면, 테스트 출력 제어 유닛 (81) 은 비교 결과 (TRDATA[0] 내지TRDATA[7]) 를 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 각각에 할당한다. 한편, 온-칩 비교 테스트 신호 (TOCC) 가 ACT 상태 (1-비트 출력 테스트) 에 있고 멀티비트 출력 병렬 테스트 신호 (TPARAP) 가 NAT 상태 (1-비트 출력 테스트) 에 있으면, 테스트 출력 제어 유닛 (81) 은 비교 결과 (TRDATA[0] 내지 TRDATA[7]) 에 기초하여 1-비트 레이어 테스트 결과 신호를 생성하며, 이러한 레이어 테스트 결과 신호를 모든 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 에 할당한다. 따라서, 이러한 경우에서, 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 는 동일한 데이터가 된다. 테스트 출력 제어 유닛 (81) 은 상기 방식으로 생성된 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 를 웨이퍼 테스트 출력 버퍼 (68) 를 통해 테스트 패드 (TP7) 로 출력한다.
한편, 신호 (PWB) 가 NAT 상태 (포스트-어셈블리 테스트) 에 있을 때, 테스트 출력 제어 유닛 (81) 은 비교 회로 유닛 (80[0] 내지 80[7]) 의 비교 결과 (TRDATA[0] 내지 TRDATA[7]) 에 기초하여 1-비트 레이어 테스트 결과 신호 (TRDATAL<n>) 를 생성하고, 그 레이어 테스트 결과 신호 (TRDATAL<n>) 를 병렬 테스트용 스루 실리콘 비아 (TSVPT0<n>) 로 출력한다.
도 8 은 테스트 출력 제어 유닛 (81) 의 예를 도시하는 블록도이다. 이 예에서, 온-칩 비교 테스트 신호 (TOCC) 및 병렬 테스트 신호 (TPARADT) 는 하이-활성 신호이고 멀티비트 출력 병렬 테스트 신호 (TPARAP) 및 신호 (PWB) 는 로우-활성 신호이다.
도 8 에 도시되어 있는 바와 같이, 테스트 출력 제어 유닛 (81) 은, 비교 결과 (TRDATA[0] 가 공급되는 AND 회로 (81a), AND 회로 (81a) 의 출력 및 온-칩 비교 테스트 신호 (TOCC) 가 입력되는 D-래치 회로 (81b), 멀티비트 출력 병렬 테스트 신호 (TPARAP) 가 공급되는 NOT 회로 (81c), NOT 회로 (81c) 의 출력, 병렬 테스트 신호 (TPARADT), 및 비교 결과 (TRDATA[0] 내지 TRDATA[7]) 의 반전된 데이터가 각각 공급되는 NAND 회로 (81d[0] 내지 81d[7]), D-래치 회로 (81b) 의 출력 (TRCOMPT (1DQ)) 및 NAND 회로 (81d[0] 내지 81d[7]) 의 출력이 각각 공급되는 AND회로 (81e[0] 내지 81e[7]), AND 회로 (81e[0] 내지 81e[7]) 의 출력 신호 (TDRD[0] 내지 TDRD[7]) 각각이 공급되는 RDFIFO (81f), 및 AND회로 (81e[0] 내지 81e[7]) 의 출력 신호 (TDRD[0] 내지 TDRD[7]) 각각 및 신호 (PWB) 가 공급되는 AND 회로 (81g) 를 포함한다. 이들 회로 중에서, D-래치 회로 (81b) 는, 온-칩 비교 테스트 신호 (TOCC) 가 로우 레벨 (NAT 상태) 일 때 하이 레벨 신호 및 온-칩 비교 테스트 신호 (TOCC) 가 하이 레벨 (ACT 상태) 일 때 AND 회로 (81a) 의 출력을 출력하는 회로이다. RDFIFO (81f) 는, 내부 클럭 신호 (ICLK) 의 상승 및 하강과 동기화되고, 출력 신호 (TDRD[0] 내지 TDRD[7]) 를 4DQ 데이터로 변환하며, 변환된 데이터를 출력하는 회로이다.
표 1 은 신호 (PWB), 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 멀티비트 출력 병렬 테스트 신호 (TPARAP), 레이어 테스트 결과 신호의 출력 수신지, 및 출력 비트의 수 사이의 관계를 나타낸다. 멀티비트 출력 웨이퍼 테스트를 수행할 때, 신호 (PWB), 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 및 멀티비트 출력 병렬 테스트 신호 (TPARAP) 는 각각 로우, 로우, 하이, 및 로우로 설정된다. 이것은, RDFIFO (81f) 가 비교 결과 (TRDATA[0] 내지 TRDATA[7]) 가 각각 할당되는 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 를 웨이퍼 테스트 출력 버퍼 (68) 에 출력할 수 있게 한다. 이러한 경우에서, 레이어 테스트 결과 신호의 데이터량은 8 비트이다. 1-비트 출력 웨이퍼 테스트를 수행할 때, 신호 (PWB), 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 및 멀티비트 출력 병렬 테스트 신호 (TPARAP) 는 각각 로우, 하이, 하이, 및 하이로 설정된다. 이것은, RDFIFO (81f) 가 동일한 데이터인 레이어 테스트 결과 신호 (TDRD[0] 내지 TDRD[7]) 를 웨이퍼 테스트 출력 버퍼 (68) 로 출력할 수 있게 한다. 이러한 경우에서, 레이어 테스트 결과 신호의 데이터량은 1 비트이다. 포스트 어셈블리 테스트를 수행할 때, 신호 (PWB), 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 및 멀티비트 출력 병렬 테스트 신호 (TPARAP) 는 모두 하이로 설정된다. 이것은, AND 회로 (81g) 가 1-비트 레이어 테스트 결과 신호 (TRDATAL<n>) 를 스루 실리콘 비아 (TSVPT0<n>) 로 출력할 수 있게 한다. 이러한 경우에서, 레이어 테스트 결과 신호의 데이터량은 1 비트이다.
[표 1]
Figure 112010065238896-pat00002
도 9 는 테스트 출력 제어 유닛 (81) 의 다른 예를 도시하는 개략 블록도이다. 도 9 에 도시된 예는, D-래치 (81b) 의 출력 (TRCOMPT) 및 신호 (PWB) 가 AND 회로 (81g) 에 공급된다는 점에서 도 8 에 도시된 예와 다르지만, 신호 (PWB), 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 멀티비트 출력 병렬 테스트 신호 (TPARAP), 레이어 테스트 결과 신호의 출력 수신지, 및 출력 비트의 수 사이의 관계가 도 8 에 도시된 예에서와 동일하다. 이러한 방식으로, 테스트 출력 제어 유닛 (81) 의 특정 회로 구성이 다양한 변형을 채용함으로써 획득될 수 있다.
도 10 은 테스트 회로 (35) 의 기능 블록을 도시하는 개략 블록도이다. 도 10 에 도시되어 있는 바와 같이, 테스트 회로 (35) 는 테스트 출력 제어 유닛 (87) 을 포함한다. 온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 및 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 뿐만 아니라 코어 칩 (CCO 내지 CC7) 으로부터 출력된 1-비트 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 가 테스트 출력 제어 유닛 (87) 에 공급된다. 온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 및 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 는 상술한 온-칩 비교 테스트 신호 (TOCC), 병렬 테스트 신호 (TPARADT), 및 멀티비트 출력 병렬 테스트 신호 (TPARAP) 와 각각 동일한 신호이다.
온-칩 비교 테스트 신호 (TOCCIF) 가 NAT 상태 (멀티비트 출력 테스트) 에 있고, 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 가 ACT 상태 (멀티비트 출력 테스트) 에 있다면, 테스트 출력 제어 유닛 (87) 은 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 를 레이어 테스트 결과 신호 (TDRDL<0> 내지 TDRDL<7>) 에 각각 할당한다. 한편, 온-칩 비교 테스트 신호 (TOCCIF) 가 ACT 상태 (1-비트 출력 테스트) 에 있고, 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 가 NAT 상태 (1-비트 출력 테스트) 에 있다면, 테스트 출력 제어 유닛 (87) 은 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 에 기초하여 1-비트 레이어 테스트 결과 신호를 생성하여, 이러한 레이어 테스트 결과 신호를 모든 레이어 테스트 결과 신호 (TDRDL<0> 내지 TDRDL<7>) 에 할당한다.
도 11 은 테스트 출력 제어 유닛 (87) 의 예를 도시하는 개략 블록도이다. 이러한 예에서, 온-칩 비교 테스트 신호 (TOCCIF) 및 병렬 테스트 신호 (TPARADTIF) 는 하이-활성 신호이고, 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 는 로우-활성 신호이다.
도 11 에 도시되어 있는 바와 같이, 테스트 출력 제어 유닛 (87) 은 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 가 공급되는 NAND 회로 (87a), NAND 회로 (87a) 의 출력 및 온-칩 비교 테스트 신호 (TOCCIF) 가 입력되는 NAND 회로 (87b), 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 가 공급되는 NOT 회로 (87c), NOT 회로 (87c) 의 출력, 병렬 테스트 신호 (TPARADTIF), 및 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 의 반전된 데이터가 각각 공급되는 NAND 회로 (87d<0> 내지 87d<7>), NAND 회로 (87b) 의 출력 (TRCOMPT (1DQ)) 및 NAND 회로 (87d<0> 내지 87d<7>) 의 출력이 각각 공급되는 AND 회로 (87e<0> 내지 87e<7>), 및 AND 회로 (87e<0> 내지 87e<7>) 의 출력 신호 (TDRDL<0> 내지 TDRDL<7>) 각각이 공급되는 RDFIFO (87f) 를 포함한다. 이들 회로들 중에서, RDFIFO (87f) 는, 내부 클럭 신호 (ICLK) 의 상승 및 하강과 동기되고, 출력 신호 (TDRDL<0> 내지 TDRDL<7>) 를 4DQ 데이터로 변환하며, 그 변환된 데이터를 출력하는 회로이다.
표 2 는 온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 멀티비트 출력 병렬 테스트 신호 (TPARAPIF), 및 레이어 테스트 결과 신호의 출력 비트의 수 사이의 관계를 나타낸다. 멀티비트 출력 포스트-어셈블리 테스트를 수행할 때, 온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 및 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 는 각각 로우, 하이, 및 로우로 설정된다. 이것은, 레이어 테스트 결과 신호 (TRDATAL<0> 내지 TRDATAL<7>) 가 입/출력 버퍼 회로 (23) 에 각각 할당되는 레이어 테스트 결과 신호 (TDRDL<0> 내지 TDRDL<7>) 를 RDFIFO (87f) 가 출력할 수 있게 한다. 이러한 경우에서, 레이어 테스트 결과 신호의 데이터량은 8 비트이다. 1-비트 출력 포스트-어셈블리 테스트를 수행할 때, 온-칩 비교 테스트 신호 (TOCCIF), 병렬 테스트 신호 (TPARADTIF), 및 멀티비트 출력 병렬 테스트 신호 (TPARAPIF) 가 모두 하이로 설정된다. 이것은, 동일한 데이터인 레이어 테스트 결과 신호 (TDRDL<0> 내지 TDRDL<7>) 을 RDFIFO (87f) 가 입/출력 버퍼 회로 (23) 로 출력할 수 있게 한다. 이러한 경우에서, 레이어 테스트 결과 신호의 데이터량은 1 비트이다.
[표 2]
Figure 112010065238896-pat00003
도 12 는 포스트-어셈블리 테스트의 프로세스 흐름을 나타내는 플로우차트이다. 먼저, 병렬 테스트될 코어 칩을 지정하는 테스트 레이어 활성 신호 (TLA) 가 외부로부터 소정의 어드레스 신호 및 커맨드 신호를 입력함으로써 테스트 모드 레지스터 (34) 에 공급된다 (단계 S1). 이것은 테스트될 코어 칩이 활성되게 하며, 다른 코어 칩은 비활성되게 한다.
다음으로, 테스트 모드 신호 (TM (Core)) 가 외부로부터 소정의 어드레스 신호를 입력함으로써 활성된 코어 칩에 공급된다. 또한, 테스트 데이터 패턴이 각 코어 칩상의 제어 로직 회로 (63) 를 사용함으로써 테스트될 코어 칩에 제공된 메모리 셀 어레이에 기록된다 (단계 S2).
그 후, 테스트 데이터가 각 코어 칩의 테스트 회로 (67) 에서의 메모리 셀 어레이로부터 판독되고, 레이어 테스트 결과 신호 (TRDATAL<n>) 가 생성된다 (단계 S3). 또한, 생성된 레이어 테스트 결과 신호 (TRDATAL<n>) 는 각 코어 칩의 스루 실리콘 비아 (TSVPT0<n>) 로부터 출력된다. 스루 실리콘 비아 (TSVPT0<n>) 가 나선 접속되기 때문에, 이러한 단계에서 코어 칩으로부터 출력된 레이어 테스트 결과 신호 (TRDATAL<n>) 사이에 충돌은 없다.
최종으로, 인터페이스 칩 (IF) 의 테스트 회로 (35) 는 코어 칩으로부터 출력된 레이어 테스트 결과 신호 (TRDATAL<n>) 를 수신하며, 입/출력 버퍼 회로 (23) 를 통해 외부로 레이어 테스트 결과 신호 (TRDATAL<n>) 를 출력한다.
상기 설명한 바와 같이, 본 발명에 따른 반도체 디바이스 (10) 에서, 레이어 테스트 결과 신호가 포스트-어셈블리 테스트를 수행할 때 하나의 코어 칩으로부터 다른 코어 칩으로 변화하는 상이한 전류 경로로부터 출력되기 때문에, 복수의 코어 칩의 레이어 테스트 결과 신호를 모두 함께 출력할 수 있다. 따라서, 복수의 코어 칩의 레이어 테스트 결과 신호를 순차적으로 출력하는 경우와 비교하여, 반도체 디바이스의 포스트-어셈블리 테스트에 요구되는 시간이 단축된다.
도 13 은 이러한 실시형태에 따른 반도체 메모리 디바이스 (10) 를 사용하는 데이터 프로세싱 시스템 (500) 의 구성을 도시하는 블록도이다.
도 13 에 도시된 데이터 프로세싱 시스템 (500) 은, 이러한 실시형태에 따른 반도체 디바이스 (DRAM; 10) 및 데이터 프로세서 (520) 가 시스템 버스 (510) 를 통해 상호 접속되는 구성을 갖는다. 데이터 프로세서 (520) 는 예를 들어, 마이크로-프로세서 (MPU) 또는 디지털 신호 프로세서 (DSP) 를 포함한다. 그러나, 데이터 프로세서는 이들에 제한되지 않는다. 도 13 에서, 약칭을 위해, 데이터 프로세서 (520) 및 DRAM (10) 은 시스템 버스 (510) 를 통해 접속된다. 그러나, 이들은 시스템 버스 (510) 를 통하지 않고 로컬 버스를 사용하여 접속될 수도 있다.
도 13 에서, 약칭을 위해, 오직 하나의 시스템 버스 (510) 의 세트가 도시되어 있다. 그러나, 필요하면, 복수의 시스템 버스 (510) 가 어떤 커넥터 등을 통해 직렬 또는 병렬 방식으로 제공될 수도 있다. 도 13 에 도시된 데이터 프로세싱 시스템 (500) 에서, 저장 디바이스 (540), I/O 디바이스 (550), 및 ROM (560) 이 시스템 버스 (510) 에 또한 접속된다. 그러나, 이들 컴포넌트가 불필요한 것은 아니다.
저장 디바이스 (540) 는 하드 디스크 드라이브, 광학 디스크 드라이브, 또는 플래시 메모리일 수도 있다. I/O 디바이스 (550) 는 액정 디스플레이와 같은 하나 이상의 디스플레이 디바이스일 수도 있지만 이에 제한되지 않거나, 키보드, 마우스와 같은 하나 이상의 입력 디바이스일 수도 있지만 이에 제한되지 않는다.
I/O 디바이스 (550) 는 입력 디바이스 및 출력 디바이스 중 오직 하나일 수 있다.
오직 하나의 컴포넌트만을 도 13 에 도시된 컴포넌트 각각에 대해 도시하였지만, 컴포넌트 각각의 수는 1 에 제한되지 않는다. 데이터 프로세싱 시스템 (500) 은 복수의 컴포넌트 각각을 포함할 수 있다.
본 발명이 상기 실시형태들에 제한되지 않고, 본 발명의 범위 및 사상으로부터 벗어나지 않고 변형 및 변경될 수도 있다는 것이 명백하다.
예를 들어, 상술한 실시형태에서, DDR3-타입 SDRAM 이 코어 칩으로서 사용되지만, 본 발명은 이에 제한되지 않는다. 따라서, 코어 칩은 DDR3-타입 이외의 DRAM 일 수도 있고, DRAM 이외의 반도체 메모리 (SRAM, PRAM, MRAM, 플래시 메모리 등) 일 수도 있다. 코어 칩의 수는 8 로 제한되지 않는다.
상기 실시형태에서, 복수의 코어 칩 및 인터페이스 칩을 포함하는 반도체 디바이스에 본 발명이 적용되는 예를 설명하였지만, 본 발명은 또한 상기 언급한 멀티칩 패키지에 적용가능하다.

Claims (13)

  1. 복수의 반도체 칩을 포함하며,
    상기 복수의 반도체 칩 각각은,
    상부 표면 및 하부 표면을 포함하는 기판;
    상기 상부 표면상의 제 1 내지 제 M 상부 단자들로서, M 은 정수인, 상기 제 1 내지 제 M 상부 단자들;
    상기 하부 표면상의 제 1 내지 제 M 하부 단자들로서, 상기 제 1 내지 제 M 상부 단자들과 각각 수직으로 정렬되는, 상기 제 1 내지 제 M 하부 단자들;
    각각이 상기 기판을 관통하여 상기 상부 표면 및 상기 하부 표면에 도달하는 제 1 내지 제 M 전극들로서,
    (1) 제 2 내지 제 M 전극들은 제 1 내지 제 M-1 상부 단자들에 각각 전기적으로 커플링되고,
    (2) 상기 제 1 전극은 상기 제 M 상부 단자에 전기적으로 커플링되며,
    (3) 상기 제 1 내지 제 M 전극들은 상기 제 1 내지 제 M 하부 단자들에 각각 전기적으로 커플링되는,
    상기 제 1 내지 제 M 전극들;
    복수의 테스트 데이터를 홀딩하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이와 상기 제 1 전극 사이에 커플링되고, 상기 메모리 셀 어레이로부터 공급된 상기 테스트 데이터를 수신하고, 상기 테스트 데이터의 로직 레벨에 대해 제 1 로직 동작을 수행하여 레이어 테스트 결과 신호를 생성하며, 상기 레이어 테스트 결과 신호를 상기 제 1 전극에 공급하는 제 1 테스트 회로를 포함하고,
    상기 복수의 반도체 칩이 서로 적층되어서, 상기 복수의 반도체 칩 중 하부 반도체 칩의 상기 제 1 내지 제 M 상부 단자들은 상기 복수의 반도체 칩 중 상부 반도체 칩의 상기 제 1 내지 제 M 하부 단자들에 각각 전기적으로 커플링되는, 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 복수의 반도체 칩과 적층되는 인터페이스 칩을 더 포함하고,
    상기 인터페이스 칩은 상기 복수의 반도체 칩 각각으로부터 상기 레이어 테스트 결과 신호들을 수신하고, 상기 레이어 테스트 결과 신호들의 로직 레벨들에 대해 제 2 로직 동작을 수행하는 제 2 테스트 회로를 포함하는, 반도체 디바이스.
  3. 서로 적층되는 복수의 반도체 칩으로서, 상기 복수의 반도체 칩 각각은,
    복수의 테스트 데이터를 홀딩하는 메모리 셀 어레이, 및
    상기 메모리 셀 어레이에 커플링되고, 상기 메모리 셀 어레이로부터 공급된 상기 테스트 데이터를 수신하며, 상기 테스트 데이터의 로직 레벨들에 대해 제 1 로직 동작을 수행하여 레이어 테스트 결과 신호를 생성하는 제 1 테스트 회로를 포함하는, 상기 복수의 반도체 칩;
    상기 복수의 반도체 칩과 적층되는 인터페이스 칩; 및
    상기 복수의 반도체 칩 중 관련된 반도체 칩의 상기 레이어 테스트 결과 신호를 상기 인터페이스 칩으로 각각 전송하는 복수의 전류 경로를 포함하고,
    상기 복수의 반도체 칩 각각은, 반도체 기판 및 상기 반도체 기판을 통해 제공된 복수의 스루 실리콘 비아 (through sillicon via) 를 더 포함하고,
    상기 복수의 전류 경로 각각은, 각각이 상이한 메모리 칩들 상에 제공되는 상기 복수의 스루 실리콘 비아에 의해 구성되며,
    상기 복수의 전류 경로 각각을 구성하는 상기 복수의 스루 실리콘 비아는, 적층 방향에서 볼 때 서로 상이한 위치들에 위치되는, 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 인터페이스 칩은, 상기 복수의 전류 경로 각각을 통해 상기 복수의 반도체 칩들 각각으로부터의 상기 레이어 테스트 결과 신호들을 수신하며 상기 레이어 테스트 결과 신호들을 외부로 전송하는 제 2 테스트 회로를 포함하는, 반도체 디바이스.
  5. 삭제
  6. 제 3 항에 있어서,
    상기 제 1 테스트 회로 각각은, 상기 레이어 테스트 결과 신호를 상기 복수의 스루 실리콘 비아 중 소정의 스루 실리콘 비아에 출력하며,
    상기 메모리 칩 각각에 제공된 상기 복수의 스루 실리콘 비아 중 소정의 스루 실리콘 비아들은 상기 적층 방향에서 볼 때 서로 동일한 위치들에 위치되는, 반도체 디바이스.
  7. 제 3 항에 있어서,
    상기 레이어 테스트 결과 신호는 상기 메모리 셀 어레이로부터 공급된 상기 테스트 데이터를 압축함으로써 획득되는, 반도체 디바이스.
  8. 제 7 항에 있어서,
    상기 제 1 테스트 회로 각각은, 상기 테스트 데이터에 포함된 각 비트를 비교하고, 비교 결과에 기초하여 상기 레이어 테스트 결과 신호를 생성하는 비교 회로를 포함하는, 반도체 디바이스.
  9. 제 3 항에 있어서,
    상기 복수의 반도체 칩 각각은,
    상부 표면 및 하부 표면을 포함하는 기판;
    상기 상부 표면상의 제 1 내지 제 M 상부 단자들로서, M 은 정수인, 상기 제 1 내지 제 M 상부 단자들;
    상기 하부 표면상의 제 1 내지 제 M 하부 단자들로서, 상기 제 1 내지 제 M 상부 단자들과 각각 수직으로 정렬되는, 상기 제 1 내지 제 M 하부 단자들; 및
    각각이 상기 기판을 관통하여 상기 상부 표면 및 상기 하부 표면에 도달하는 제 1 내지 제 M 전극들로서,
    (1) 제 2 내지 제 M 전극들은 제 1 내지 제 M-1 상부 단자들에 각각 전기적으로 커플링되고,
    (2) 상기 제 1 전극은 상기 제 M 상부 단자에 전기적으로 커플링되며,
    (3) 상기 제 1 내지 제 M 전극들은 상기 제 1 내지 제 M 하부 단자들에 각각 전기적으로 커플링되는, 상기 제 1 내지 제 M 전극들을 더 포함하며,
    상기 복수의 반도체 칩 각각의 상기 제 1 테스트 회로는, 상기 복수의 반도체 칩 중 대응하는 반도체 칩의 상기 메모리 셀 어레이와 상기 복수의 반도체 칩 중 상기 대응하는 반도체 칩의 상기 제 1 전극 사이에 커플링되어 상기 복수의 반도체 칩 중 상기 대응하는 반도체 칩의 상기 레이어 테스트 결과 신호를 상기 복수의 반도체 칩 중 상기 대응하는 반도체 칩의 상기 제 1 전극에 공급하며, 상기 복수의 반도체 칩이 서로 적층되어 상기 복수의 반도체 칩의 하부 반도체 칩의 상기 제 1 내지 제 M 상부 단자들은 상기 복수의 반도체 칩의 상부 반도체 칩의 상기 제 1 내지 제 M 하부 단자들에 각각 전기적으로 커플링되는, 반도체 디바이스.
  10. 서로에 적층되는 복수의 메모리 칩으로서, 상기 복수의 메모리 칩 각각은 반도체 기판 및 메모리 셀 어레이를 포함하는, 상기 복수의 메모리 칩; 및
    상기 복수의 메모리 칩 각각의 상기 반도체 기판을 통해 관통하는 복수의 스루 실리콘 비아에 의해 구성되는 복수의 전류 경로를 포함하며,
    상기 복수의 메모리 칩 각각은, 상기 메모리 셀 어레이로부터 판독된 테스트 데이터를 압축함으로써 획득된 레이어 테스트 결과 신호를 상기 복수의 메모리 칩 각각에 대한 상기 복수의 전류 경로 중 상이한 전류 경로에 출력하는 테스트 회로를 포함하는, 반도체 디바이스.
  11. 제 10 항에 있어서,
    상기 복수의 전류 경로 각각을 구성하는 상기 복수의 스루 실리콘 비아는, 적층 방향에서 볼 때 서로 상이한 위치들에 위치되는, 반도체 디바이스.
  12. 제 10 항에 있어서,
    상기 복수의 전류 경로 각각을 구성하는 상기 복수의 스루 실리콘 비아는, 적층 방향에서 볼 때 서로 동일한 위치에 위치되는, 반도체 디바이스.
  13. 서로 적층되는 복수의 반도체 칩으로서, 상기 복수의 반도체 칩 각각은,
    복수의 테스트 데이터를 홀딩하는 메모리 셀 어레이, 및
    상기 메모리 셀 어레이에 커플링되고, 상기 메모리 셀 어레이로부터 공급된 상기 테스트 데이터를 수신하며, 상기 테스트 데이터의 로직 레벨들에 대해 제 1 로직 동작을 수행하여 레이어 테스트 결과 신호를 생성하는 제 1 테스트 회로를 포함하는, 상기 복수의 반도체 칩;
    상기 복수의 반도체 칩과 적층되는 인터페이스 칩; 및
    상기 복수의 반도체 칩 중 관련된 반도체 칩의 상기 레이어 테스트 결과 신호를 상기 인터페이스 칩으로 각각 전송하는 복수의 전류 경로를 포함하고,
    상기 복수의 반도체 칩 각각의 상기 메모리 셀 어레이는 노말 데이터 (normal data) 를 홀딩하고,
    상기 복수의 반도체 칩 각각은, 상기 노말 데이터를 상기 복수의 반도체 칩 각각의 상기 메모리 셀 어레이로부터 수신하고 상기 노말 데이터를 출력하는 데이터 출력 회로를 포함하며,
    상기 복수의 반도체 칩의 상기 노말 데이터를 상기 인터페이스 칩으로 전송하기 위해 상기 복수의 반도체 칩의 상기 데이터 출력 회로와 공통으로 커플링되는 제 2 전류 경로를 더 포함하는, 반도체 디바이스.


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