KR20040091580A - 메모리 모듈 및 메모리 시스템 - Google Patents

메모리 모듈 및 메모리 시스템 Download PDF

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KR20040091580A
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마츠이요시노리
스가노토시오
이케다히로아키
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엘피다 메모리, 아이엔씨.
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Abstract

본 발명에 의하면, 복수의 DRAM 칩을 IO 칩 상에 적층하고, 각 DRAM 칩과 칩을 관통 전극에 의해 접속하고, 시스템 데이터 신호와 각 DRAM 칩 내의 내부 데이터 신호를 IO 칩에서 상호에 변환하는 구성을 구비한 메모리 모듈이 얻어진다. 이 구성에서는, 복수의 DRAM 칩 사이의 배선을 단축할 수 있음과 함께, 소비 전류가 큰 DLL을 IO 칩에만 마련할 수 있다.

Description

메모리 모듈 및 메모리 시스템{MEMORY MODULE AND MEMORY SYSTEM}
본 발명은, 복수의 메모리 모듈을 각각 메모리 서브시스템으로서 포함하는 메모리 시스템에 관한 것으로, 특히, 각 메모리 모듈에 복수의 메모리 유닛을 구비한 메모리 시스템에 관한 것이다.
종래, 이런 종류의 메모리 시스템으로서 알려져 있는 것에는, 머더보드상에 복수의 메모리 모듈을 부착하고, 이들의 메모리 모듈을 칩 세트(메모리 제어기)에 의해 제어하는 구성을 구비하고, 각 메모리 모듈에는, 복수의 DRAM을 메모리 유닛으로서 탑재한 DRAM 메모리 시스템이 있다.
전술한 DRAM 메모리 시스템에는, SSTL(Stub Series Terminated Transceiver Logic)을 인터페이스 규격으로서 채용하고, 또한, 클록의 전연과 후연에 동기하여 데이터를 입출력하는 DDR(Double Data Rate) 방식을 이용함에 의해, 고속이며 또한 저 신호 진폭으로 데이터의 기록, 판독을 행할 수 있는 시스템이 제안되어 있다.
이와 같은 메모리 시스템의 한 예로서, 특개2001-256772(이하, 특허 문헌 1이라고 부른다)호에는, 복수의 DRAM을 탑재한 메모리 모듈(즉, DRAM 모듈)을 복수개 머더보드상에 부착한 메모리 시스템이 개시되어 있다. 구체적으로 말하면, 해당 메모리 모듈은 직사각형 형상의 메모리 모듈 기판과, 해당 메모리 모듈 기판의 길이 방향으로 병렬로 배치된 복수의 DRAM, 복수의 DRAM의 사이에 배치된 커맨드 어드레스 버퍼, 및 클록을 각 DRAM에 분배하는 PLL칩을 구비하고, 각 메모리 모듈은 메모리 서브시스템을 구성하고 있다.
여기서, 메모리 모듈상의 각 DRAM은 모듈 기판의 단변 방향으로 늘어나는 모듈 데이터 배선에 접속되고, 커맨드 어드레스 버퍼 및 PLL칩은, 각각 모듈 기판의 단변 방향으로 늘어나는 모듈 커맨드 어드레스 배선 및 모듈 클록 배선에 접속되어 있다.
또한, 커맨드 어드레스 버퍼 및 PLL칩으로부터 각 DRAM에 대해, 커맨드 어드레스 및 클록을 분배하기 위해, 모듈 커맨드 어드레스 분배 배선 및 모듈 클록 분배 배선이 모듈 기판의 긴변 방향으로 인출되어 있다.
이 구성에서는, 데이터 신호는, 머더보드 기판상에 마련된 메모리 제어기로부터, 각 메모리 서브시스템을 구성하는 메모리 모듈상의 DRAM 칩에 대해 직접 주어지고, 커맨드 어드레스 신호 및 클록 신호는, 메모리 제어기로부터 각각 커맨드 어드레스 버퍼 및 PLL칩을 통하여 각 메모리 모듈상의 DRAM 칩에 주어진다.
이 메모리 모듈 구성에 의하면, DRAM 칩에 대한 기록 및 판독 속도를 시스템 데이터 신호의 전송 속도에 비교하여 느리게 하여도, 외부 회로에 대해서는 고속으로 시스템 데이터 신호를 전송할 수 있다.
그러나, 특허 문헌 1에 나타나 있는 바와 같이, 복수의 DRAM 칩을 평면적으로 실장 기판상에 배열한 구성에서는, 차세대의 메모리 모듈에 대한 12.8GBps의 고속 데이터 레이트의 요구에는 응할 수 없는 것이 판명되었다.
한편, 특개평6-291250(특허 문헌 2)에는, 세로 및 가로의 치수를 통일함과 함께 규격 통일된 위치에 신호 패드를 구비한 복수의 IC칩을 적층하고, 각 IC칩의 패드 사이를 세로 배선에 의해 접속한 구성의 반도체 집적 회로가 개시되어 있다.
해당 특허 문헌 2에서는, 구체적인 예로서, SRAM을 어드레스 디코더층상에 4층 적층한 예가 들어져 있다(도 8 및 O025 단락). 이 경우, 어드레스 디코더층은 제 1층으로서 배치되고, 제 2층부터 제 5층으로서 SRAM층이 배치되어 있다. 제 2층부터 제 5층에 배치된 SRAM에 대해서는, 개별적으로 각 SRAM을 선택하는 칩 이네이블 버스가 접속되고, 이로써, 각 SRAM은 개별적으로 선택되고, 개별적으로 활성화되어 있다.
특허 문헌 2는 어드레스 디코더층상에서, 복수의 SRAM층의 하나를 선택하고, 선택된 SRAM층으로부터의 데이터 신호를 그대로 어드레스 디코더층으로부터 외부로 출력하고 있다.
또한, 특표평9-504654(특허 문헌 3)에는, 단일 IC칩을 IC칩 적층체로 치환하고, 호스트 시스템과 IC칩 적층체와의 사이의 신호의 번역을 행하는 인터페이스 회로를 IC칩 적층체에 포함시킨 메모리 패키지가 개시되어 있다(특허청구의 범위 2). 이 예에 있어서도, 적층된 IC칩 적층체는 각각 독립하여 동작하도록, 인터페이스 회로에 의해 선택적으로 제어되어 있다. 이 경우, 호스트 시스템과 IC칩 적층체와의 사이에 있어서의 데이터 신호의 폭 및 전송 속도는, IC칩 적층체 내부에 있어서의 내부 데이터 신호의 폭 및 전송 속도와는 동일하다다.
환언하면, 인용 문헌 3에서는, IC칩 적층체 내부의 내부 데이터 폭이 IC칩 적층체 외부에 있어서의 데이터 신호 폭보다도 폭이 넓은 경우에 관해서는, 아무것도 고려하고 있지 않다.
또한, USP6133640호(특허 문헌 4)에도, 3차원 구조의 메모리가 개시되어 있다. 이 특허 문헌 4는 메모리 회로와 제어 논리 회로를 물리적으로 분리된 복수의 층상에 개별적으로 배치하여 두고, 단일의 제어 논리 회로에 의해 각 층의 메모리 회로를 개별적으로 최적화하고, 이로써, 복수의 메모리 회로를 동작시키고, 비용을 저감하는 구성을 개시하고 있다.
상기한 특허 문헌 1 내지 4중, 특허 문헌 2 내지 4는 특허 문헌 1에 나타나 있는 바와 같은 메모리 시스템 및 DRAM 모듈(메모리 모듈)에 관해 하등 시사하고 있지 않다. 또한, 모듈 내부의 데이터 신호의 폭 및 전송 속도와, 모듈 외부에 있어서의 데이터 신호의 폭 및 전송 속도가 서로 다른 메모리 시스템 및 그 메모리 시스템에 있어서의 문제점에 관해, 상기 특허 문헌 1 내지 4는 하등 지적하고 있지 않다.
특허 문헌 1에 나타내여진 메모리 시스템에서는, 복수의 DRAM으로부터의 데이터를 메모리 서브시스템 데이터로서 송수하고 있지만, 복수의 DRAM은 모듈 기판상에 평면적으로 병렬로 배열되어 있다.
그러나, 이와 같은 메모리 서브시스템에서는 모듈 기판에 탑재되는 DRAM의수가 많아지면, 보다 고속화의 요구, 특히, 차세대의 메모리 모듈에 있어서의 12.8GBps의 고속 데이터 레이트의 요구에 응할 수 없는 것이 판명되었다.
본 발명자 등은, 상기한 DRAM 모듈에 있어서의 고속화를 방해하는 원인을 연구한 결과, 복수의 DRAM 칩을 실장 기판상에 평면적으로 배열한 것으로는, 메모리 제어기와 각 DRAM 칩과의 사이에 있어서의 데이터 신호, 어드레스 커맨드 신호, 및 클록 신호의 배선 토폴로지가 실장 기판상에 있어서 수㎝로 다르기 때문에, 이 정도의 배선 토폴로지의 상위에 의해 신호 도달 시간에 차, 즉, 스큐가 생겨 버리고, 이 스큐는 전송 속도가 고속화하면, PLL을 사용하여도 보정할 수 없는 것이 판명되었다.
또한, 전송 속도를 올리면, 이에 수반하여 메모리 서브시스템에 있어서의 소비 전류가 증가하여 버린다는 문제가 있다. 또한, 메모리 모듈상의 각 DRAM 칩은 고주파 전송 신호를 송수신하기 위한 DLL 회로를 탑재하고 있고, 이 소비 전류는 80OMbps에서 Read/Write 전류의 15% 정도를 차지하고, 이 결과, 소비 전류의 증가는 피할 수 없는 상황에 있다.
이하, 도 40을 참조하여, 상기한 문제점을 구체적으로 설명한다.
도 40을 참조하여, 본 발명의 대상이 되는 메모리 서브시스템, 즉, 메모리 모듈에 관해 개략적으로 설명한다. 우선, 도 40에 도시된 메모리 모듈은 모듈 기판(200), 모듈 기판(200)상에, 평면적으로 병렬로 배치된 복수의 DRAM 칩(도면에서는 9개)(201), 모듈 기판(200)의 중앙부에 배치된 레지스터(202), PLL(203), 및 SPD(Serial Presence Detect)(204)를 구비하고, 모듈 기판(200)은 도시하지 않은커넥터에 의해 머더보드(도시 생략)상에 부착되어 있다.
여기서, 머더보드상에는, 도시된 메모리 모듈 외에, 다른 메모리 모듈도 칩 세트(메모리 제어기)와 함께 탑재되어 있고, 이들 복수의 메모리 모듈과 칩 세트에 의해, 메모리 시스템이 구성되어 있다.
각 DRAM(201)으로부터 도면의 하방에, 즉, 모듈 기판(200)의 단변 방향으로 모듈 데이터 배선이 시행되어 있고, 다른 한편, 레지스터(202)로부터 도면의 하방에 모듈 커맨드 어드레스 배선이 시행되어 있다. 또한, PLL(203)로부터 도면의 하방에 모듈 클록 배선이 늘어나 있고, 이들 모듈 커맨드 어드레스 배선 및 모듈 클록 배선은 모듈 기판(200)의 긴변 방향으로 배열된 커넥터에 접속되어 있다. 또한, SPD(204)는 모듈 기판(200)에 탑재되어 있는 DRAM 칩(201)의 동작 조건을 정하는 메모리로서, 통상, ROM에 의해 구성되어 있다.
또한, 도시된 레지스터(202)로부터는, 모듈 기판(200)의 긴변 방향으로, 즉, 횡방향으로 모듈 커맨드 어드레스 분배 배선이 각 DRAM 칩(201)에 대해 시행됨과 함께, PLL(203)로부터도 마찬가지로 모듈 클록 분배 배선이 각 DRAM 칩(201)에 시행되어 있다.
이 구성의 메모리 모듈에서는, 메모리 액세스 데이터 버스의 버스 폭에 응한 비트 수의 데이터를 모듈 데이터로서 입출력할 수 있다. 그러나, 이 구성에서는, 모듈 데이터 배선의 토폴로지는, 모듈 커맨드 배선으로부터 모듈 커맨드 분배 배선의 토폴로지 및 PLL(203)로부터의 모듈 클록 배선 및 모듈 클록 분배 배선의 토폴로지와 상위하고 있다.
한편, 도시된 메모리 모듈 구성에 있어서, 프로세서가 요구하는 데이터 레이트를 실현하기 위한 수단으로서 넓은 버스 폭을 갖는 방법(DDR 등의 SDRAM을 사용한 일반적인 데이터 처리 시스템)과, 좁은 버스 폭으로 전송 속도를 올리는(RDRAM의 시스템) 방법이 취해지고 있다.
이들의 방법중, 넓은 버스 폭으로 구성된 종래의 일반적 메모리 모듈은 IO 수가 16, 8, 4인 단일체(單體) DRAM을 4 내지 16개, 평면적으로 병렬로 모듈 기판상에 탑재하고, 64 또는 72의 데이터 버스를 구성하고 있다.
한편, 모듈 커맨드 어드레스 신호, 모듈 클록 신호는, 통상, 모듈 기판(200)상의 모든 DRAM 칩(201)에 공용되어 있다. 이 때문에, 이들의 배선은, 도시되어 있는 바와 같이, 모듈 기판(200)상에 레지스터(202), PLL(203)을 탑재하여 두고, 이들 레지스터(202) 및 PLL(203)에 의해, 버퍼링, 및 모듈상 배선 지연에 대한 타이밍 조정을 하고, 모듈 커맨드 어드레스 신호, 모듈 클록 신호는 각 DRAM 칩(201)에 공급되어 있다.
전술한 바와 같이, 메모리 제어기(칩 세트)로부터 배신되는 데이터 신호와 어드레스 커맨드 신호, 클록 신호는 각각 물리적으로 다른 배선 토폴로지로 되어 있고 신호의 전송 특성이 다르다.
이 물리적 배선 토폴로지의 차에 의해 각 DRAM에 있어서의 데이터 신호와 모듈 클록 신호 및 커맨드 어드레스 신호에는 PLL(203)에서 완전히 보정되지 않는 신호 도달 시간의 차, 스큐가 생기고, 이것이 전송 속도를 더욱 올리는데 있어서 큰 장애가 된다는 문제가 생기고 있다.
또한, 이런 종류의 메모리 시스템에 있어서의 다른 문제점으로서 메모리 모듈의 증설을 가능하게 하는 것에 기인하는 데이터 배선상의 분기 배선의 문제가 있다. 통상, 모듈 증설은 버스 배선상에 접속된 소켓에 삽탈함으로써 행하여진다. 이 때문에, 데이터 신호는 버스 배선상에서 분기되어 모듈내 DRAM 칩(201)에 주어진다. 이 분기 배선에 의해 생기는 신호 반사에 의해 고속의 신호 전송에 장애를 초래한다는 문제가 생기고 있다.
또한, 메모리 모듈을 증설할 수록 분기 배선에 의한 신호 품질의 열화, 또한, DRAM 패키지에 기생하는 LC에 의한 신호 품질의 열화가 증가하기 때문에 이 구성을 이용하고 있는 DDRII에 있어서의 증설 수는 2슬롯이 한계로 되어 있는 것이 실정이다. 실제로, 이 구성을 이용하고 있는 DDRII에 의한 메모리 서브시스템에서 실현할 수 있는 데이터 레이트는 데이터 핀당 533Mbps 1시스템 채널당 4.26GBps 정도이다.
다른 한편, 도시된 바와 같은 형식의 메모리 모듈에 있어서, 좁은 버스 폭으로 전송 속도를 올리는 방법도 제안되어 있다(RDRAM). 이 방법에서는 IO 수가 16인 단일체 RDRAM을 버스 배선상에 직렬로 접속하여 배치한다. 따라서 메모리 제어기로부터 배신되는 데이터 신호, 모듈 어드레스 커맨드 신호, 및 모듈 클록 신호는 각각 물리적으로 같은 배선 토폴로지로 되어 있고 각 RDRAM에 있어서의 신호 도달 시간의 차, 즉, 스큐가 생기지 않는다.
또한, 각 RDRAM은 버스상에 실장되기 때문에 신호 배선상에 분기가 생기지 않는다.
따라서 현재, 이 구성을 이용하고 있는 RDRAM에 의한 메모리 서브시스템에서 실현할 수 있고 있는 버스의 전송 속도는, 데이터 핀당 1.O66GbpS로 된다. 그러나, 데이터 폭은 2바이트밖에 없기 때문에 시스템의 데이터 레이트는 2.13GBps 정도이다. 또한, 메모리 시스템의 데이터 레이트를 올리기 위해 2채널의 시스템을 구성하는 방법이 취해지고 있지만, 그 경우에도 4.26GBps 정도이다.
이 RDRAM의 구성에서는 버스상에 분기는 생기지 않지만, 요구되는 메모리 용량을 실현하기 위해 동일한 버스상에 4배 이상의 RDRAM을 접속할 필요가 있다. 이와 같이, 길다란 버스상에 다수의 RDRAM이 접속되면, RDRAM 패키지에 기생하는 LC에 의한 신호 품질의 열화가 증가한다. 따라서 메모리 용량의 증설 수에 제한이 생기고 시스템에 요구되는 메모리 용량을 실현하는 것이 곤란하다. 또한, 길다란 버스에 다수의 DRAM을 부하로서 접속, 유지한 상태에서, 더욱 높은 요구 데이터 레이트를 실현하는 것은 곤란하다.
또한, RDRAM에 있어서의 IO 수를 늘리는 것도 생각되지만, RDRAM 칩 및 패키지가 증대하고, 단일체 RDRAM의 비용이 증가한다. 또한 동일 RDRAM에서 IO 수를 늘릴수록 IO 단위로 액세스 가능한 페이지 사이즈가 작아지고 시스템의 요구를 충족시키지 못하게 된다.
본 발명의 목적은, 메모리 모듈에 있어서의 다양한 문제점을 해결하여, 고속으로 동작을 할 수 있는 메모리 시스템을 제공하는 것이다.
본 발명의 목적은, 고속 동작을 가능하게 함과 함께 소비 전류를 작게 할 수있는 DRAM 메모리 모듈을 제공하는 것이다.
본 발명의 목적은, 차세대의 메모리 서브시스템에 요구되는 12.8GBps의 데이터 레이트에도 대처할 수 있는 메모리 모듈 및 메모리 시스템을 제공하는 것이다.
본 발명에서는, 차세대의 메모리 서브시스템에 요구되는 데이터 레이트(12.8GBps)를 충분한 메모리 용량(증설성)을 유지하면서, 또한, 소비 전류의 증가를 억제한 메모리 모듈을 실현할 수 있다.
구체적으로 말하면, 본 발명의 제 1의 양태에 의하면, 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되어 있는 것을 특징으로 하는 메모리 모듈을 얻을 수 있다.
이 경우, 또한, 상기 IO 칩을 실장하기 위한 인터포저 기판을 구비하고, 해당 인터포저 기판은 상기 시스템 입출력 단자를 구성하는 실장용 단자를 갖고 있다.
본 발명의 제 2의 양태에 의하면, 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력함과 함께, 상기 시스템 데이터 신호보다도 폭이 넓은 내부 데이터 신호를 송수하는 복수의 메모리 모듈을 포함하는 메모리 시스템에 있어서, 상기 복수의 메모리 모듈은 각각 IO 칩과, 해당 IO 칩 상에 적층된 복수의 메모리칩을 적층한 구성을 구비하고 있는 것을 특징으로 하는 메모리 시스템을 얻을 수 있다.
이 경우, 복수의 메모리 모듈은 공통의 머더보드상에 평면적으로 부착되어도 좋고, 또는, 복수의 메모리 모듈은 공통의 실장 기판상에 탑재되고, 상기 실장 기판을 머더보드상에 부착한 구성을 갖고 있어도 좋다.
본 발명의 제 3의 양태에 의하면, 미리 정해진 전송 속도로 시스템 데이터 신호의 송수를 행함과 함께, 상기 전송 속도보다도 느린 내부 처리 속도로 내부 데이터 신호를 송수하는 복수의 메모리 칩을 구비한 시스템에 있어서, 상기 미리 정해진 전송 속도의 데이터 신호를 송수하는 단자를 구비하고, 상기 내부 처리 속도의 내부 데이터 신호와 상기 전송 속도의 시스템 데이터 신호와의 사이의 변환을 행하는 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층되어 있는 것을 특징으로 하는 시스템을 얻을 수 있다.
본 발명의 다른 양태에 의하면, IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, IO 칩 상의 각각의 입출력 회로의 입출력용 패드 및 입력용 패드에 결선하고, IO 칩 상에 적층된 복수의 DRAM 칩과 IO 칩의 데이터 신호 단자, 어드레스 신호 단자, 제어 신호 단자가 관통 전극에 의해 접합되고, 칩 사이의 데이터 신호, 어드레스 신호, 제어 신호는 관통 전극을 통하여 송수신되고, 전원 및 GND는 BGA 단자로부터 IO 칩 상의 패드에 공급되고, 관통 전극을 통하여 각 DRAM의 전원, GND 단자에 공급되는 구성을 갖는 것을 특징으로 하는 DRAM 메모리 모듈을 얻을 수 있다. 이 경우, 상기 적층된 DRAM 칩 상에 SPD 칩이 적층되어 있어도 좋다.
본 발명의 다른 양태에 의하면, IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 각 DRAM 칩은 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조함에 의해 신호의 수신을 하기 위한 대조 신호를 생성하는 카운터 회로를 구비하고, 적어도 2종류의 관통 전극 형성 패턴을 달리 하는 DRAM 칩을 교대로 적층한 구성을 갖는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다.
본 발명의 다른 양태에 의하면, IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 적층되는 DRAM 칩은, 전부 동일 패턴을 갖음과 함께, 복수의 퓨즈 소자를 구비하고, 상기 퓨즈 소자의 절단 위치에 의해, 적층 위치를 나타내는 대조 신호를 생성하는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다.
본 발명의 다른 양태에 의하면, 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 DRAM 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되고, 또한, 적층된 각 DRAM 칩은 뱅크 구성을 가지며, 시스템 뱅크 선택 신호로부터 IO 칩이 논리 생성한 뱅크 선택 신호에 의해 선택적으로 동작하는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다.
본 발명의 또다른 양태에 의하면, 시스템 데이터 신호를 입출력하는 BGA 단자를 구비한 인터포저 기판과, 해당 인터포저 기판상에 탑재된 2개의 IO 칩을 가지며, 각 IO 칩은 각각 1/2의 시스템 데이터 신호 BGA 단자에 접속되어 있고, 어드레스, 커맨드, 클록 등의 데이터 이외의 BGA 단자는 공유한 구성을 구비하고, 상기 2개의 IO 칩 상에는, 복수의 DRAM 칩이 적층되어 있는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다. 이 경우, 상기 2개의 IO 칩 상의 적층된 DRAM 칩은 동시에 액세스된 2랭크를 구성된다. 이 구성에서는, 데이터 신호의 단자 용량을 증가시키지 않고 메모리 용량의 구성 자유도의 향상, 인터포저 기판상의 배선 길이를 단축할 수 있고, 이로써, 특성을 개선할 수 있다.
또한, 상기 2개의 DRAM 칩 적층체의 한쪽의 최상단에는, SPD 칩이 탑재되어 있는 것이 바람직하다.
본 발명의 또다른 양태에 의하면, 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되고, 또한, 각 DRAM 칩의 내부에는, 개별의 어레이 제어 회로에 의해 제어되는 복수의 뱅크가 구성되어 있는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다.
본 발명의 또다른 양태에 의하면, 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되고, 또한, 상기 적층된 각 DRAM 칩은 테스트 전용 패드 및 해당 테스트 전용 패드에 접속된 테스트 회로를 구비하고 있는 것을 특징으로 하는 DRAM 모듈을 얻을 수 있다.
이 구성에서는, DRAM 칩 테스트시에는 테스트 트리거 신호에 동기하여, 상기 테스트 전용 패드로부터 테스트 커맨드, 테스트 어드레스, 테스트 데이터 신호가 주어지고, 상기 테스트 회로에 의해 생성된 테스트용 래치 신호에 의해, 테스트 회로에 의해 생성된 어드레스, 커맨드, 데이터 신호를 수신하고, 내부 동작을 시작한다.
도 1은 본 발명에 관한 메모리 모듈의 개략 구성을 도시한 도면.
도 2는 본 발명의 실시 형태에 관한 메모리 모듈의 구성을 도시한 분해도.
도 3은 도 2에 도시된 메모리 모듈의 전체 구성을 도시한 블록도.
도 4는 도 3에 도시된 IO 칩(211)의 일부의 구성을 보다 구체적으로 도시한 블록도.
도 5는 도 3에 도시된 DRAM 칩(201)의 구체적 구성을 도시한 블록도.
도 6은 도 5에 도시된 DRAM 칩(201)에서 사용되는 DRAM 칩 선택 회로를 보다 상세히 도시한 블록도.
도 7은 본 발명에 관한 메모리 모듈의 한 예를 그 액세스 방법과 함께 설명하기 위한 도면.
도 8은 본 발명에 관한 메모리 모듈의 다른 예를 그 액세스 방법과 함께 설명하기 위한 도면.
도 9는 도 7 및 도 8에 도시된 DRAM 칩의 활성화 상태를 도시한 도면.
도 10은 도 6에 도시된 신호 관계를 도시한 도면.
도 11은 도 5에 도시된 DRAM 칩(201)에서 사용되는 DRAM 칩 선택 회로의 다른 구성예를 도시한 블록도.
도 12는 본 발명에 관한 DRAM 칩의 선택 방법의 다른 예를 설명하는 블록도.
도 13은 도 12에 도시된 IO 칩의 구성을 구체적으로 설명하는 블록도.
도 14는 도 12에 도시된 DRAM 칩의 구체적 구성을 도시한 블록도.
도 15는 도 12에 도시된 DRAM 칩의 변형예를 도시한 블록도.
도 16은 본 발명의 다른 실시 형태에 관한 DRAM 모듈의 개략 구성 및 그 액세스 방법을 설명하는 블록도.
도 17은 본 발명의 다른 실시 형태에 관한 DRAM 모듈의 변형예 및 그 액세스 방법을 설명하는 블록도.
도 18은 본 발명의 또다른 실시 형태에 관한 DRAM 모듈에 있어서의 각 DRAM 칩의 구성을 설명한 도면.
도 19는 도 18에 도시된 DRAM 모듈의 구성예를 도시한 도면.
도 20는 도 18에 도시된 DRAM 모듈의 다른 구성예를 도시한 도면.
도 21은 도 18에 도시된 DRAM 모듈의 또다른 구성예를 도시한 도면.
도 22는 도 18 내지 도 21에 도시된 DRAM 모듈에 있어서의 동작을 설명하기 위한 블록도.
도 23은 도 22에 도시된 IO 칩의 구성을 구체적으로 설명하는 블록도.
도 24는 도 22에 도시된 DRAM 칩의 구성을 구체적으로 설명하는 블록도.
도 25는 도 22에 도시된 IO 칩의 다른 구성예를 도시한 블록도.
도 26은 본 발명의 다른 실시 형태에 관한 DRAM 모듈의 개략 구성을 도시한 도면.
도 27은 본 발명의 또다른 실시 형태에 관한 DRAM 모듈의 개략 구성을 도시한 도면.
도 28은 도 27에 도시된 DRAM 모듈의 뱅크 및 배선을 설명하는 도면.
도 29는 도 28에 도시된 DRAM 모듈에 있어서의 DRAM 적층체의 한쪽의 구성을 설명하는 블록도.
도 30은 도 28에 도시된 DRAM 모듈의 다른쪽의 DRAM 적층체의 구성을 설명하는 블록도.
도 31은 본 발명에 관한 DRAM 모듈에 있어서의 판독 동작을 설명하는 타임 차트.
도 32는 본 발명에 관한 DRAM 모듈에 있어서 연속 판독 동작이 행하여지는 경우를 설명하는 타임 차트.
도 33은 본 발명에 관한 DRAM 모듈에 있어서의 기록 동작을 설명하는 타임 차트.
도 34는 본 발명에 관한 DRAM 모듈에 있어서의 테스트 데이터의 기록 동작을 설명하는 타임 차트.
도 35는 본 발명에 관한 DRAM 모듈에 있어서의 테스트 데이터 판독 동작을 설명하는 타임 차트.
도 36은 본 발명에 관한 DRAM 모듈에 있어서의 테스트 데이터 비교 동작을 설명하는 타임 차트.
도 37은 테스트할 때 사용되는 데이터 래치 회로를 설명하는 회로도.
도 38은 본 발명에 관한 DRAM 모듈을 복수개 포함하는 메모리 시스템의 한 예를 설명하는 사시도.
도 39는 본 발명에 관한 DRAM 모듈을 복수개 포함하는 메모리 시스템의 다른 예를 설명하는 사시도.
도 40는 종래의 DRAM 모듈을 설명하는 평면도.
도 1을 참조하면, 본 발명의 제 1의 실시 형태에 관한 메모리 모듈이 도시되어 있고, 도 1에 도시된 메모리 모듈은 도 40에 도시된 메모리 모듈과 마찬가지로, 메모리 데이터 버스 폭으로서 복수의 DRAM 칩의 데이터 폭에 상당하는 데이터 신호를 입출력할 수 있다. 이와 같이, 도 40에 도시된 메모리 모듈을 도 1에 도시된 적층 구조로 함에 의해, 메모리 시스템 전체로서, 복수의 메모리 서브시스템을 포함하고, 각 메모리 서브시스템에 있어서의 데이터 레이트로서, 12.8GBps를 가지며, 증설에 의해 메모리 용량을 크게 할 수 있음과 함께 실장 면적을 축소할 수 있는 메모리 시스템을 구성할 수 있다.
도시된 메모리 모듈은 인터포저 기판(210), 해당 인터포저 기판(210)상에 탑재된 IO 칩(211), 및 해당 IO 칩(211)상에 적층된 8개의 DRAM 칩(201)을 구비하고 있다. 여기서는, IO 칩(211)에 인접한 최하층의 DRAM 칩부터 상방으로 제 1 내지 제 8의 DRAM 칩이라고 부르는 일도 있다. 여기서 말하는 메모리 모듈이란, 칩 세트(CPU)가 요구하는 메모리 용량, 데이터 레이트(데이터 버스 폭(64, 72, 128, 144, RDRAM은 16) × 전송 속도)를 만족하도록 복수의 DRAM 단일체에 의해 구성된 메모리 서브시스템의 구성 단위를 가리킨다.
다음에, 메모리 모듈을 구성하는 각 부분에 관해 설명하면, 각 DRAM 칩(201)은 50㎛ 정도의 두께를 구비하고, IO 칩(211)과 각 DRAM 칩(201)은 관통 전극(215)에 의해 접속되고, 해당 관통 전극(215)을 통하여, 데이터 신호가 IO 칩(211)과의 사이에서 송수된다. 여기서, 관통 전극(215)은 각 DRAM 칩(201)의 한쪽의 면으로부터 다른쪽의 면으로 관통하는 칩 사이 접속 전극으로서, 이 예에서는, 구리 또는 알루미늄에 의해 형성된 72×4(=288)의 관통 전극이 마련되어 있는 것으로 한다.
또한, 인터포저 기판(210)은 실리콘에 의해 형성되고, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호의 보드상 실장 피치에 대응하는 BGA 단자를 가지며, 각 신호 BGA 단자와 실리콘 칩으로 형성된 IO 칩 상의 각 신호 패드를 기판 배선 및 범프에 의해 결선하는 것을 가능하게 하는 기능을 구비하고 있다.
또한, IO 칩(211)은 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호의 패드 및 인터페이스 회로를 갖고 있다. 여기서, 1채널이란, 칩 세트(CPU)가 처리하는 데이터의 단위로서, 여기서는, 예를 들면, 64 또는 72비트인 것으로 한다.
개략적으로 말하면, IO 칩(211)은, 칩 세트로부터 입력된 신호를 DRAM 칩(201)을 동작시키기 위해 재구성하는 기능과, 관통 전극(215) 단자로부터 DRAM 칩(201)에 송신하는 기능, DRAM 칩(201)으로부터의 신호를 관통 전극(215) 단자로부터 수신하는 기능, 및 DRAM 칩(201)으로부터 수신한 데이터 신호를 재구성하여 시스템 데이터 신호로서 송신하는 기능을 갖고 있다.
도시된 메모리 모듈은, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호 각각을 위한 BGA 단자를 갖는 인터포저 기판(210)을 구비하고 있다. 인터포저 기판(210)의 BGA 단자는, IO 칩(211)상의 각각의 입출력 회로의 입출력용 패드 및 입력용 패드에 결선되고, IO 칩(211)상에 적층된 복수의 DRAM 칩(201)과 IO 칩(211)의 데이터 신호 단자, 어드레스 신호 단자, 제어 신호 단자가 관통 전극(215)에 의해 접합되고, 칩 사이의 데이터 신호, 어드레스 신호, 제어 신호는 관통 전극(215)을 통하여 송수신된다. 또한, 전원 및 GND는 인터포저 기판(210)의 BGA 단자로부터 IO 칩(211)상의 패드에 공급되고, 관통 전극(215)을 통하여 각 DRAM 칩(201)의 전원, GND 단자에 공급되는 구성을 갖고 있다.
여기서, 각 DRAM 칩(201)은 시스템 데이터 버스 수의 2n배(n은 1 이상의 자연수)의 기록용 및 판독용, 또는, 쌍방향의 관통 전극 데이터 신호 단자를 갖고 있다. 한편, IO 칩(211)은 시스템 데이터 버스 수의 2n배의 기록용 및 판독용, 또는 쌍방향의 관통 전극 데이터 신호 단자를 갖고 있다.
이와 같은 구성을 구비한 DRAM 칩(201) 및 IO 칩(211) 사이에서는, 관통 전극(215)의 데이터 단자를 통하여 상호의 데이터 전송이 행하여진다.
이 경우, IO 칩(211)은 시리얼 패러럴 회로를 가지며, 시스템 데이터 버스로부터 전송된 연속한 단자당 2n의 데이터 신호를 시리얼 패러럴 변환하고 동시에 DRAM 칩(201)에 전송한다. 또한, IO 칩(211)은 패러럴 시리얼 회로를 가지며, DRAM 칩(201)으로부터 전송된 단자당 2n의 데이터를 패러럴 시리얼 변환하고 연속하는 2n의 데이터로서 시스템 데이터 버스에 출력한다.
또한, IO 칩(211)은 64m비트 또는 패리티 비트를 포함하는 72m비트의 시스템 데이터 버스와의 인터페이스를 갖는다(m은 1 이상의 자연수).
각 DRAM 칩(201)의 데이터 신호 단자는 관통 전극(215)을 통하여 IO 칩(211)의 데이터 신호 단자에 접속된다. 이 경우, 데이터 신호선으로서의 관통 전극(215)은 DRAM 칩(201)에 의해 공유된다. 또한, 각 DRAM 칩(201)의 어드레스 신호 단자는 관통 전극(215)을 어드레스 신호선으로서 공유하고, IO 칩(211)의 어드레스 신호 단자에 접속된다. 또한, 각 DRAM 칩(201)의 제어 신호 단자는 관통 전극(215)을 제어 신호선으로서 공유하고, IO 칩(211)의 제어 신호 단자에 접속된다.
또한, 이 예에서는, WPP(Wafer Package Process)에 의해 재배선한 후, IO 칩(211)상에는 범프가 형성되어 있다.
또한, 메모리 모듈에는, 도 40과 마찬가지로 SPD가 마련되어도 좋다. 이 경우, SPD는 메모리 모듈의 메모리 용량, 뱅크 구성, 보증 동작 스피드, 그 밖의 정보를 제조시에 기록하고, 칩 세트가 시스템 부트시에, 이것을 참조하여 제어 조건을 자동 설정하기 위한 기능을 구비하고 있다. SPD 칩이 DRAM 칩(201)의 적층체상에 마련되는 경우, SPD 칩의 입출력 신호 단자는 관통 전극(215)을 통하여 IO 칩(211)상의 SPD 입출력 단자 패드에 접속된다. 또한, 각 DRAM 칩(201)은 SPD 입출력 신호를 위한, DRAM 칩(201)에서는 사용되지 않는 관통 전극을 구비하고 있다.
여기서, 적층체를 구성하는 DRAM 칩(201)은, 관통 전극(215) 형성 이외의 패턴 형성은 동일 패턴을 갖고 있다. 이와 같이, 적층되는 DRAM 칩(201)은, 전부 동일한 패턴이 형성되어 있기 때문에, 퓨즈 소자를 별도 마련하여 두고, 이 퓨즈 소자를 각 DRAM 칩(201)마다 절단함에 의해 IO 칩(211)으로부터 개개의 DRAM 칩(201)에 대한 신호를 식별할 수 있다.
도 2를 참조하여, 본 발명의 제 2의 실시 형태에 관한 메모리 모듈을 설명한다. 도 2에 도시된 각 DRAM 칩(201)은 IO 칩(211)으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조함에 의해 신호의 수신을 하기 위한 대조 신호를 생성하는 카운터 회로(300)를 구비하고, IO 칩(211)에는 칩 식별 코드 생성 회로(301)가 마련되어 있다.
또한, 도 2에 도시한 바와 같이, DRAM 칩(201a 및 201c)은 동일한 관통 전극 형성 패턴(251)을 구비하고, 한편, DRAM(201b)은 DRAM 칩(201a 및 201c)의 관통 전극 형성 패턴(251)과는 다른 관통 전극 형성 패턴(252)을 구비하고 있다. IO 칩(211)과 DRAM 칩(201a)의 관통 전극 형성 패턴(251)은, 관통 전극(215a)에 의해 접속되어 있고, DRAM 칩(201a와 201b)은, 관통 전극(215b)에 의해, 또한, DRAM 칩(201b 와 201c)은, 관통 전극(215a)에 의해 상호 접속되어 있다. 도시된 관통 전극(215a 및 215b)은 2개만을 도시하고 있지만, 2개 이상 마련되어도 좋다. 또한, 다른 관통 전극(215)은 도시를 간략화하기 위해 생략되어 있다.
구체적으로 설명하면, DRAM 칩(201a)상의 관통 전극 형성 패턴(251)은 해당 DRAM 칩(201a)의 카운터(300)에 대해 관통 전극(215a)으로부터의 신호를 입력하고, 카운터(300)로부터의 출력을 관통 전극(215b)에 출력하고 있다. 또한, DRAM 칩(201b)의 관통 전극 형성 패턴(252)은 해당 DRAM 칩(201b)상의 카운터(300)에 대해, DRAM 칩(201a)으로부터의 출력을 공급하고, DRAM 칩(201b)의 카운터(300)로부터의 출력을 관통 전극(215a)을 통하여 상층의 DRAM 칩(201c)의 관통 전극 형성 패턴(251)에 출력하고 있다. 이 구성에서는, 각 DRAM 칩(201a, 201b, 201c)의 카운트 값이 순차적으로 상층의 DRAM 칩에 출력된다.
이와 같이, 도시된 메모리 모듈은 서로 다른 관통 전극 형성 패턴(251 및 252)을 구비한 DRAM 칩(201)을 교대로 적층한 구성을 구비하고 있다. 이 구성에 의하면, IO 칩(211)으로부터 출력된 복수 비트의 신호가 최하층의 DRAM 칩(201a)의 카운터(300)에 입력되고, 그 카운터(300)의 출력이 다음 층의 카운터(300)에 주어지고, 이하, 순차적으로 최상층의 DRAM 칩까지 잉크리먼트된 신호가 전달되는 구성으로 되어 있다. 이 구성에서는, 각 DRAM 칩에서 다른 카운터 출력치를 얻을 수 있고, 이로써, 각 DRAM 칩(201)은 카운터 출력치를 이용하여 대조 신호를 내부에서 발생하고, 각 DRAM 칩(201)에 대한 제어 신호 및 어드레스 신호를 식별할 수 있다.
전술한 2종류의 관통 전극 형성 패턴(251 및 252)을 구비한 DRAM 칩(201)은 관통 전극 형성시에 2종류의 마스크 패턴에 의해 카운터(300)의 입출력을 교체할 뿐으로, 간단하게 제조할 수 있다.
다음에, 도 3을 참조하면, 도 2에 도시된 메모리 모듈의 전체의 구체적인 예가 도시되어 있다. 도 3에서는, 도 2에 도시된 바와 같이, 단일의 IO 칩(211)상에 8개의 DRAM 칩(201)(DRAM-1 내지 DRAM-8)이 탑재되어 있다. 도 4에는 도 3에 도시된 IO 칩(211)의 일부의 구성이 보다 구체적으로 도시되어 있고, 도 5에는 도 3에 도시된 DRAM 칩(201)의 구체적 구성이 도시되고, 또한, 도 6에는 도 5에 도시된 DRAM 칩(201)에서 사용되는 DRAM 칩 선택 회로가 보다 상세히 도시되어 있다.
도 3을 참조하면, IO 칩(211)은 인터포저 기판(도시 생략)과의 사이에서 각종의 신호를 송수하는 입출력 회로(111), 입력 회로(112), 내부 제어 회로(113), DLL(114), 및 카운터 시작값 생성부(115)를 가지며, 또한, 데이터 제어 회로, 시리얼 패러럴 변환 회로, 패러럴 시리얼 변환 회로, 어드레스 제어 회로, 뱅크 선택 신호 생성 회로를 구비하고 있다. 도 3에서는, 데이터 제어 회로, 시리얼 패러럴 변환 회로, 패러럴 시리얼 변환 회로의 조합을 참조 번호 116에 의해 나타내고, 어드레스 제어 회로 및 뱅크 선택 신호 생성 회로의 조합을 참조 번호 117에 의해 나타내고 있다. 또한, 도 4에서는, 어드레스 제어 회로 및 뱅크 선택 신호 생성 회로를 각각 참조 번호 117a 및 117b에 의해 나타내고 있다.
도 3에 도시한 바와 같이, IO 칩(211)에는, 메모리 제어기로서의 칩 세트(도시 생략)로부터, 시스템 클록신호(CK, /CK), 시스템 어드레스 신호(A0 내지 Ai), 시스템 뱅크 어드레스 신호(BA0 내지 BA2)가 /RAS, /CAS, /WE, /CS, 스토로브 신호(DQS) 등의 제어 신호와 함께 주어져 있다. 또한, 칩 세트와 IO 칩(211)과의 사이에서는, 데이터 신호(DQ0 내지 DQ63 및 DM0 내지 DM7)가 송수되고 있다. 도 3에 도시된 데이터 제어 회로 및 시리얼 패러럴/패러럴 시리얼 변환 회로(116)로서는, 통상의 회로를 사용할 수 있기 때문에, 여기서는, 상세 기술하지 않지만, 해당 회로(116)와 각 DRAM 칩(201)의 사이에서, 내부 데이터 신호(IDQ0 - 255, IDM0 - 31)가 송수된다. 또한, 본 발명의 실시 형태에서는, DLL(114)은 IO 칩(211)만에 설치되어 있고, 각 DRAM 칩(201)에는 구비되어 있지 않다.
도 3에 도시된 IO 칩(211)의 회로(117)에는, 시스템 어드레스 신호(A0 -Ai), 시스템 뱅크 어드레스 신호(BA0 - BA2)가 주어져 있음과 함께, 카운터 시작값 생성부(115)에 접속되어 있다. 또한, 카운터 시작값 생성부(115)로부터는, 3비트의 카운트 신호(S0 내지 S2)가 최하층의 DRAM 칩(201)(DRAM-1)의 카운터 회로에 주어져 있다.
도 4도 참조하면, 도 3에 도시된 IO 칩(211)의 일부가 구체적으로 도시되어 있다.
도 4에는, IO 칩(211) 내의 내부 제어 회로(113), 카운터 시작값 생성부(115), 어드레스 제어 회로(117a), 및 뱅크 선택 신호 생성 회로(117b)가 도시되어 있다. 이 중, 내부 제어 회로(113)는 초기화 신호(RE)를 출력한다. 이 초기화 신호(RE)는, 통상 하이 레벨을 취하고, 일반적으로, 시스템에서 행하여지는 모듈상의 DRAM 칩(201)을 초기화시에, 로우 레벨의 펄스 신호이다.
도 3에 도시된 메모리 모듈에서는, 도 7에 도시한 바와 같이, 단일의 IO 칩(211)상에 4개의 DRAM 칩(201)을 적층하여도 좋고, 도 8에 도시한 바와 같이, 단일의 IO 칩(211)상에 8개의 DRAM 칩(201)을 적층하여도 좋다. 도 7 및 도 8의 어느쪽것에 있어서도, 사선으로 도시된 바와 같이, 적층된 DRAM 칩(201)중의 하나의 DRAM 칩만이 선택된다. 이와 같이, 본 발명에 관한 메모리 모듈에서는, IO 칩(211)에 적층되는 DRAM 칩(201)의 수를 변경할 수 있기 때문에, IO 칩(211)은 DRAM 칩(201)의 적층 수를 판정할 수 있는 것이 필요해진다.
도 7 및 도 8에 도시된 예에서는, 각 DRAM 칩(201)이 단일의 뱅크를 구성하고, 또한, 각 DRAM 칩(201)은 ×256개의 데이터 단자를 구비하고, 다른 한편, IO칩(211)은 ×64의 시스템 데이터선을 구비하고 있다. 이 때문에, DRAM 칩의 데이터 단자와 IO 칩(211)의 시스템 데이터선은 4:1의 관계로 되어 있다. 따라서 이 구성에서는, DRAM 칩(201)의 출력 동작 주파수는 1/4로 저감되고, 웨이퍼 상태에서의 시험도 용이하다. 또한, 메모리 모듈에 대한 1회의 리드 라이트 액세스는 전부 하나의 DRAM 칩(201)에 대해 행하여지는 것으로 된다.
도 9을 참조하면, 도 7 및 도 8에 도시된 각 DRAM 칩(201)의 뱅크 구성이 도시되어 있다. 도 9에 도시된 DRAM 칩(201)은 현재 상태의 512Mbit DDRII DRAM과 마찬가지로, 512Mbit의 용량을 구비하고, 단일의 뱅크 구성을 갖고 있다. 도시된 DRAM 칩(201)은 4개의 128Mbit 셀 어레이로 구분되어 있고, 그 중앙 부분에 내부 접속용 영역 및 테스트 패드가 배치되어 있다. 해당 DRAM 칩의 어드레스가 지정되면, 각 셀 어레이 영역에 있어서 2개의 영역이 활성화되고, 각 어레이로부터 64비트, 합계 256비트의 데이터 신호의 판독, 기록이 가능해진다. 여기서, 활성화 상태란, 센스 앰프가 동작 가능해지는 상태를 의미하고, 이 상태에 있어서의 데이터 단위를 페이지라고 부른다. 이 결과, 도시된 DRAM 칩(201)은 8k바이트의 페이지를 갖고 있는 것으로 된다.
도 7 내지 도 9에 도시된 구성을 전제로 하여, 도 3 내지 6에 도시된 메모리 모듈의 동작을 설명한다. 도 4에 도시된 IO 칩(211)의 어드레스 제어 회로(117a)에는, 도 3으로부터도 분명한 바와 같이, 시스템 어드레스 신호(A0 - Ai) 외에, 시스템의 뱅크 어드레스 신호(BA0 - BA2)가 주어져 있다.
이 상태에서, 도 4에 도시된 어드레스 제어 회로(117a)는 뱅크 어드레스 신호(BA0 - BA2)로부터 목적하는 DRAM 칩(201)의 뱅크, 여기서는, 적층 위치를 판정하고, 뱅크 선택 신호 생성 회로(117b)에 출력한다.
뱅크 선택 신호 생성부(117b)에는, 적층 수 인식 신호선(C8R, C4R)을 통하여 적층수 인식 신호가 주어져 있다.
이 예에서는, 도 8과 같이, DRAM 칩(201)을 8층 적층한 경우, 적층 수 인식 신호선(C8R, C4R)은 모두 하이로 되고, 이 결과, IO 칩(211)의 뱅크 선택 신호 생성부(117b)로부터 생성되는 뱅크 선택 신호(BA0N/T 내지 BA2N/T)는 전부 이네이블로 되고, 메모리 모듈은 시스템의 뱅크 어드레스 신호(BA0, 1, 2)를 받아들여서 8뱅크 구성으로 동작한다.
다른 한편, 도 7과 같이, DRAM 칩(201)을 4층 적층한 경우, 적층 수 인식 신호선(C8R)이 로우, C4R이 하이로 되고, IO 칩(211)의 뱅크 선택 신호 생성부(117b)로부터 생성되는 뱅크 선택 신호(BA0N/T 내지 BA1N/T)가 이네이블(enable)로 되고, BA2N/T는 하이 레벨에 고정된다. 이 결과, 메모리 모듈은 시스템의 뱅크 어드레스 신호(BA0, 1)를 받아들여서 4뱅크 구성으로서 동작한다.
도 4에 도시된 내부 제어 회로(113)는, 통상 하이 레벨이고, 모듈상의 DRAM 칩(201)의 초기화시에 로우 레벨의 펄스 신호로 되는 초기화 신호(RE)를 생성한다. 이 초기화 신호(RE)는 적층 수 인식 신호선(C4R, C8R)에 각각 접속된 적층 수 인식 신호선상의 레벨을 초기화한다. 초기화 신호(RE)에 의해 초기화되면, 적층 수 인식 신호선(C4R, C8R)의 상태는 전술한 바와 같이, 적층되는 DRAM 칩(201)의 수에 응한 레벨로 된다.
또한, 도 4의 카운터 시작값 생성부(115)는 3비트의 카운트 신호(S0 - S2)를 출력한다. 이 예에서는, 카운트 신호(S0 - S2)는 111인 것으로 한다. 이 결과, 최하층의 DRAM 칩(201)의 카운터 회로(300)로는, 1만을 잉크리먼트 하고, 그 출력으로서, OOO를 출력한다. 이하, 각 층의 DRAM 칩(201)의 카운터 회로(300)에서는 마찬가지로 1만을 잉크리먼트한 카운트 값을 순차적으로 상층에 송출한다.
그 결과, DRAM 칩(201)을 적층한 경우, 하층부터 4번째의 DRAM 칩(201)으로부터의 출력에 의해, 적층 수 인식 신호선(C4R)이 하이로 되고, 하층부터 8번째의 DRAM 칩(201)은 적층되어 있지 않기 때문, 적층 수 인식 신호선(C8R)은 로우인 채로 된다. DRAM 칩(201)을 8층 적층한 경우는, 하층부터 4번째의 DRAM 칩(201)으로부터의 출력에 의해 적층 수 인식 신호선(C4R)이 하이로 됨과 함께, 하층부터 8번째의 DRAM 칩(201)으로부터의 출력에 의해 적층 수 인식 신호선(C8R)이 하이로 된다. 이로써, DRAM 칩(201)의 적층 수를 인식할 수 있다.
다음에, 도 5에 도시된 DRAM 칩(201)은 IO 칩(211)의 카운터 시작값 생성부(115)에 접속된 카운터 회로(300)를 포함하는 DRAM 칩 선택 회로 블록(150)을 구비하고 있다. 도시된 DRAM 칩(201)은 컬럼 디코더, 센스 앰프, 데이터 앰프, 로우 디코더 등을 포함하는 메모리 셀 어레이(170) 외에 제어 회로(171), 어드레스 버퍼(172), 및 데이터 버퍼(173)를 구비하고 있다.
또한, 도시된 DRAM 칩(201)은 적층된 관계로 각 DRAM 칩(201)마다 테스트를 할 수 없는 것을 고려하여, DRAM 칩(201)상에 테스트용 패드(175) 및 테스트 회로(176)를 탑재하고 있는 것도 특징으로 하고 있다.
여기서, 도 6도 참조하면, DRAM 칩 선택 회로 블록(150)의 카운터 회로(300)에는 전술한 카운트 신호(S0 - S2)가 카운트 입력 신호(S0_in 내지 S2_in)로서 주어지고, 1만을 잉크리먼트한 카운트 값을 상층의 DRAM 칩(201)에 카운터 출력(S0_out 내지 S2_out)으로서 송출한다.
또한, 도시된 카운터 회로(300)는 카운터 출력(S0_out 내지 S2_out)에 응하여 대조 신호(S0T/N 내지 S2T/N)를 생성하고, DRAM내 래치 신호 생성 회로(151)에 출력한다. DRAM내 래치 신호 생성 회로(151)는, 카운터 회로(300)로부터 주어지는 대조 신호(S0T/N 내지 S2T/N)를 IO 칩(211)의 뱅크 선택 신호 생성 회로(117b)로부터 송신된 뱅크 선택 신호(BA0T/N 내지 BA2T/N)와 대조하고, 일치한 경우에 DRAM 칩 내에서 DRAM내 래치 신호를 생성한다. 또한, 도시된 DRAM내 래치 신호 생성 회로(151)에는, 도 3에 도시된 바와 같이, IO 칩(211) 내의 내부 제어 회로(113)로부터 래치 신호(LAT)도 주어져 있다.
DRAM내 래치 신호가 도 5의 제어 회로(171), 어드레스 버퍼(172), 및 데이터 버퍼(173)에 주어지고, 메모리 셀 어레이(170)로부터 256비트의 데이터 신호를 판독하고, 또는, 메모리 셀 어레이(170)에 대해 기록 가능한 상태로 된다.
또한, 도 6에 도시된 카운터 회로(300)는 4층 구조 및 8층 구조인 때에, 각각 최상층에 위치하는 DRAM 칩(201)을 식별하기 위해, 위치 제어 신호(C4 및 C8)가 논리 회로를 통하여 C4R, C8R에 출력되어 있다.
이 구성을 구비한 각 DRAM 칩(201)은, DRAM 칩 선택 회로 블록(150)의 동작에 의해, IO 칩(211)에서 논리 생성된 뱅크 선택 신호(BA0T/N 내지 BA2T/N)를 받아서, 선택적으로 동작하는 것으로 된다.
또한, 도 5에 도시한 바와 같이, DRAM내 래치 신호는 DRAM 칩 내의 제어 회로(171)에 입력하고, 커맨드 신호에 응하여 DRAM 칩(201)의 제어 신호를 생성하고, 어드레스 버퍼(172), 데이터 버퍼(173)에 입력하고, IO 칩(211)으로부터 송신된 데이터 신호를 DRAM 칩(201) 내에 받아들일 수 있다.
또한, 적층 수 인식 신호선(C4R, C8R)의 레벨에 의해 적층된 DRAM 칩 수를 인식하고, 각 DRAM 칩에 대해 제어 신호 또는 어드레스 신호의 논리 레벨의 할당을 행하고 있는 것을 알 수 있다.
또한, 도시된 테스트 회로(176)는 제어 회로(171), 어드레스 버퍼(172), 및 데이터 버퍼(173)에 접속되어 있고, 이들의 회로(171) 및 버퍼(172, 173)에 대해 테스트용 래치 신호를 출력함과 함께, 테스트 커맨드 신호, 테스트 어드레스 신호, 및 테스트 데이터 신호도 출력한다. 이로써, 적층된 DRAM 칩(201)을 개별적으로 테스트할 수 있다.
도 10을 참조하면, 도 6에 도시된 DRAM 칩 선택 회로 블록(150) 내의 카운터 입력 신호(S0_in 내지 S2_in), 출력 신력(S0_out 내지 S2_out), 대조 신호(S0T/N 내지 S2T/N), 및 위치 제어 신호(C4 및 C8)의 값이 최하층의 제 1층부터 제 8층까지 차례로 표시되어 있다.
도 6에 도시된 DRAM 칩(201)에서는, 그 선택 회로 블록(150) 내에 카운터 회로(300)를 마련하고, 이 카운터 회로(300)에 의해, DRAM 칩(201)에 있어서의 대조 신호(SOT/N 내지 S2T/N)를 생성하고 있다. 이와 같이, 카운터 회로(300)를 이용한구성에서는, 도 2를 참조하여 설명한 바와 같이, 서로 다른 관통 전극 형성 패턴(251, 252)을 DRAM 칩(201)에 형성할 필요가 있다.
도 11에 도시된 DRAM 칩 선택 회로 블록(150a)은 적층되는 DRAM 칩(201) 모든 패턴을 동일하게 하고, 적층된 DRAM 칩(201)의 적층 위치에 응한 대조 신호(S0T/N 내지 S2T/N)를 생성할 수 있는 구성을 구비하고 있다. 구체적으로 말하면, 도시된 DRAM 칩 선택 회로 블록(150a)은 카운터 회로(300)(도 6) 대신에, 초기화 신호(RE)를 받아서 동작하는 퓨즈 회로(180)를 갖고 있다. 여기서는, 8층의 DRAM 칩(201)을 적층하는 경우를 고려하여, 3개의 퓨즈 회로(180)가 마련되어 있다.
도면으로부터도 분명한 바와 같이, 각 퓨즈 회로(180)는 N채널 MOS와 P채널 MOS의 드레인 사이에 퓨즈 소자(181)를 마련함과 함께, 해당 퓨즈 소자(181)의 일단에 한 쌍의 인버터 회로를 마련한 구성을 구비하고, 한 쌍의 인버터 회로의 양단의 출력이 DRAM내 래치 신호 생성 회로(151)에 주어져 있다. 이 퓨즈 소자(181)를 DRAM 칩(201)의 적층 위치에 응하여, 절단함에 의해, 도 6과 마찬가지로 대조 신호를 생성할 수 있다.
이 구성에 의하면, DRAM 칩(201)의 패턴은 층마다 바꿀 필요는 없어지지만, 퓨즈 소자(181)의 절단 개소가 다른 DRAM 칩(201)을 적층 수에 응하여 제조할 필요가 있다.
또한, 도시된 DRAM 칩(201)은 대조 신호에 응하여, 관통 전극을 통하여 각 DRAM 칩(201)과 IO 칩(211)에서 공유하는 적층 수 인식 신호선(C4R, C8R)의 레벨을변화시키고, 이로써, 최상층의 DRAM 칩을 식별할 수 있다.
도 12 내지 14를 참조하여, 본 발명에 관한 DRAM 칩의 선택 방법의 다른 예를 설명한다. 도 12에 도시된 메모리 모듈은 1개의 IO 칩(211)과 8개의 DRAM 칩(201)을 구비하고, 내부 제어 회로(113)로부터 각 DRAM 칩(201)에 대응한 칩 선택 신호(CSEL1 내지 8)가 8개의 관통 전극 단자를 통하여, 각 DRAM 칩(201)에 출력되고 있는 점에서, 도 3에 도시된 메모리 모듈과는 상위하고 있다. 이 때문에, 어드레스 제어 회로(117a)에는, 시스템 어드레스 신호(A0 내지 Ai) 및 시스템의 뱅크 어드레스 신호(BA0 내지 2)로 주어져 있고, 뱅크 선택 신호 생성 회로(117b)(도 3)가 마련되어 있지 않는 점에서, 도 3의 메모리 모듈과는 상위하고 있다.
도 13에 도시된 IO 칩(211)의 어드레스 제어 회로(117a)는 시스템의 뱅크 어드레스 신호(BA0 내지 2)로부터 내부 뱅크 어드레스 신호를 생성하고, 내부 제어 회로(113a)에 출력한다. 내부 제어 회로(113a)는 내부 뱅크 어드레스 신호로부터, 적층된 DRAM 칩(201)의 적층 위치에 응한 칩 선택 신호(CSEL1 내지 8)를 생성한다. 해당 칩 선택 신호(CSEL1 내지 8)는 8개의 관통 전극 단자의 어느 한개를 선택하고, 해당 1개의 관통 전극 단자에 출력된다. 카운터 시작값 생성부(115) 및 적층 수 인식 신호선(C4R, C8R)에 관해서는 도 4에서 설명하였기 때문에, 여기서는, 상세 기술하지 않는다.
도 14를 참조하면, 도 13으로부터 출력되는 칩 선택 신호(CSEL1 내지 8) 및 카운트 신호(S0 내지 S2)를 받아서 동작하는 DRAM 칩 선택 회로 블록(150)이 도시되어 있다. 도 14에 도시된 DRAM 선택 회로 블록(150)은 카운트 신호(S0 내지 S2)를 카운트 입력 신호(S0_in 내지 S2_in)로서 받고, 카운터 출력 신호(S0_out 내지 S2_out)를 출력함과 함께, DRAM 칩(201)의 적층 수에 응한 갯수의 출력 단자(B1 내지 B8)를 구비하고 있다.
이 예에서는, 카운터 회로(300)는, 카운터 값에 응하여, 출력 단자(b1 내지 8)의 1개를 선택하고, DRAM 칩 내 래치 신호 생성 회로(151)에 출력한다. 이 경우, 출력 단자(B1 내지 B8)는 DRAM 칩(201)의 층번째만이 하이 레벨로 되고, 그 밖은 로우 레벨로 된다.
도시된 DRAM 칩 내 래치 신호 생성 회로(151)에는, 관통 전극을 통하여, 어느 하나가 하이 레벨을 취하는 칩 선택 신호(CSEL1 내지 8)가 주어져 있다. 이 때문에, 적층 위치(층번째)의 DRAM 칩(211)의 DRAM내 래치 신호 생성 회로(151)로부터 DRAM내 래치 신호가 출력되고, 선택된 관통 전극으로부터의 신호만이 DRAM 칩(201)에 받아들여진다.
여기서는, 칩 선택 신호(CSEL)에 의해 DRAM내 래치 신호가 생성되고, 전술한 방법과 마찬가지로 동작하는 예를 나타냈지만, 본 방식의 방법은 IO 칩(211)과 개개의 DRAM 칩(201)과의 신호의 송수신을 행하는 수단으로 할 수 있다.
도 14에서는 카운터 회로(300)를 이용하여, 적층 위치를 식별하고, DRAM내 래치 신호를 출력하는 DRAM 칩 선택 회로 블록(150)에 관해 설명하였지만, 카운터 회로(300) 대신에, 도 11과 마찬가지로 퓨즈 회로(180)를 각 칩 선택 신호(CSEL1 내지 8)에 대응하여 마련하여도 좋다.
도 15를 참조하면, 도 14의 변형예로서, 퓨즈 회로(180)를 DRAM 칩(201)의적층 수에 응한 수만큼 마련한 예가 도시되어 있다. 도시된 DRAM 칩 선택 회로 블록(150b)은, 초기화 신호(RE) 단자에 접속된 8개의 퓨즈 회로(180)를 구비하고, 퓨즈 회로(180)의 출력 단자는 각각 칩 선택 신호(CSEL1 내지 8)에 대응하여 마련된 NAND 게이트에 접속되어 있다. 퓨즈 회로(180)의 구성 자체는 도 11과 마찬가지이기 때문에 설명을 생략하지만, 각 퓨즈 회로(180)의 퓨즈 소자(181)를 절단함에 의해 B1 내지 B8에 대응한 신호를 생성할 수 있다.
도 16을 참조하면, 본 발명의 제 3의 실시 형태에 관한 메모리 모듈이 도시되어 있고, 해당 메모리 모듈은, 종래의 2랭크 메모리 모듈과 동등한 메모리 용량을 갖는 것으로 할 수 있다. 도시된 메모리 모듈은 2개의 DRAM 칩(201)을 동시에 액세스의 대상으로 한 경우에 적합한 구성을 나타내고 있다.
구체적으로 말하면, 메모리 모듈은 인터포저 기판(도시 생략)상에 탑재된 2개의 IO 칩(211a 및 211b)과, IO 칩(211a, 211b)상에 각각 4층의 DRAM 칩(201a, 201b)을 적층하고, 각 IO 칩(211a, 211b)상의 DRAM 칩(201a, 201b)이 하나씩 동시에 액세스되고, 2랭크의 메모리 모듈을 구성하고 있다. 이 경우, 동시에 액세스된 DRAM 칩(201a, 201b)과 IO 칩(211a, 211b)과의 사이에서는, 각각 ×256비트의 데이터 신호가 송수되고, 각 IO 칩(211a, 211b)과 칩 세트와의 사이에서는, ×32비트의 시스템 데이터 신호가 송수된다. 도면에서는, 동시에 액세스의 대상이 되는 한 쌍의 DRAM 칩(201a, 201b)은 각각 동일 뱅크(0 내지 3)를 구성하고 있다.
한편, 시스템 어드레스 신호, 커맨드, 및 클록 신호는 2개의 IO 칩(211a, 211b) 공통으로 주어져 있다. 또한, 각 IO 칩(211a, 211b)은 인터포저 기판상의 시스템 데이터 신호 BGA 단자의 반분에 각각 접속되고, 데이터 신호 이외의 신호 단자는 양 IO 칩(211a, 211b)에서 공유하는 구성을 채용하고 있다. 이와 같이, 인터포저 기판상의 시스템 데이터 신호 BGA 단자의 반분에, IO 칩(211a, 211b)을 접속함에 의해, 입력 용량의 증가에 의한 신호의 전송 특성의 열화를 경감할 수 있다.
도 17을 참조하면, 도 16에 도시된 메모리 모듈의 변형예로서, 2개의 IO 칩(211a, 211b)에 8개의 DRAM 칩(201a, 201b)을 적층한 메모리 모듈이 도시되어 있고, 이 관계에서, 각 IO 칩(211a, 211b)에는, 최하층의 제 1층부터 최상층의 제 8층까지, 뱅크(0 내지 7)의 DRAM 칩(201a, 201b)이 각각 적층되어 있다.
이 예에서도, 2개의 IO 칩(211a, 211b)은 각각 인터포저 기판상의 1/2의 시스템 데이터 신호 BGA 단자에 접속되고, 어드레스, 커맨드, 클록 등의 데이터 이외의 BGA 단자는 공유하고 있다.
이와 같이, 인터포저 기판상에 2개의 IO 칩(211a, 211b)을 탑재함으로써 데이터 신호의 인터포저 기판상의 BGA 단자로부터 IO 칩(211a, 211b)상의 패드까지의 배선 길이를 단축시킬 수 있는 것이 확인되었다.
도 16 및 17에 도시된 예에서는, DRAM 칩(201a, 201b)은 ×256의 데이터 단자를 가지며, IO 칩(211a, 211b)의 패러럴 시리얼 변환 회로에서 시스템의 ×32의 데이터선에 대해 입출력되어 있기 때문에, DRAM 칩(201a, 201b)의 데이터 단자와 시스템의 데이터선은 8:1의 구성으로 되어 있고, 보다 높은 동작 주파수에 대응할 수 있다.
상기한 실시 형태 외에, 각 DRAM 칩(201)을 2뱅크 구성으로 하는 것도 가능하다.
도 18을 참조하면, 512Mbit의 DRAM 칩(201)을 256Mbit의 뱅크(A)와 뱅크(B)의 2뱅크 구성으로 한 예가 도시되어 있다. 이와 같이, 2뱅크 구성으로 한 경우, DRAM 칩(201) 내부는 반분만 활성화되고, 활성화된 뱅크(A)로부터는 256비트의 데이터 신호가 판독 가능한 상태로 된다. 또한, 각 DRAM 칩(201)을 2뱅크 구성으로 하면, 활성화된 페이지 사이즈는 도 9의 경우에 비교하여 반분으로 되고, 도 18에서는 4k바이트의 페이지 사이즈로 된다.
도 19를 참조하면, 본 발명의 제 4의 실시 형태에 관한 메모리 모듈은 2뱅크 구성의 DRAM 칩을 적층한 구성을 구비하고 있다. 도시된 예에서는, 인터포저 기판(210)(도시 생략)상에 2개의 IO 칩(211a, 211b)을 탑재하고, 2개의 IO 칩(211a, 211b)상에 각각 2개의 DRAM 칩(201a, 201b)을 적층한 구성을 갖고 있다. 각 IO 칩(211a, 211b)에 적층된 DRAM 칩(201a, 201b)은 각각 도 19에 도시된 바와 같이 2뱅크 구성을 갖고 있다.
도시된 DRAM 칩(201a, 201b)중, IO 칩(211a, 211b)에 가장 근접한, 즉, 최하층의 DRAM 칩(201a, 201b)에는 뱅크(O. 2)가 할당되어 있고, 다른 한편, 상층의 DRAM 칩(201a, 201b)에는 뱅크(1, 3)가 할당되어 있다.
여기서, 각 IO 칩(211a, 211b)은 각각 1/2의 시스템 데이터 신호 BGA 단자에 접속하고, 어드레스, 커맨드, 클록 등의 데이터 이외의 BGA 단자를 공유하고 있다.
이 구성에 의하면, 데이터 신호의 단자 용량을 증가시키지 않고 메모리 용량의 구성 자유도를 향상시킬 수 있음과 함께, 인터포저 기판상의 배선 길이 단축에의한 특성을 개선할 수 있다.
도 20을 참조하면, 도 19에 도시된 메모리 모듈의 변형예로서, 2개의 IO 칩(211a, 211b)상에, 2뱅크 구성의 4개의 DRAM 칩(201a, 201b)을 각각 적층한 예가 도시되어 있다. 이 경우, 4개의 DRAM 칩(201a, 201b)에는 최하층부터 최상층까지, 뱅크(O,4), (1,5), (2,6), (3,7)가 할당되고, 각 뱅크와 IO 칩(211a, 211b)과의 사이에서는, ×128의 데이터 신호가 송수되고, 다른 한편, 각 IO 칩(211a, 211b)과 칩 세트와의 사이에서는, ×32의 시스템 데이터 신호가 송수된다.
도 21을 참조하면, 도 19에 도시된 메모리 모듈의 다른 변형예가 도시되어 있다. 도면으로부터도 분명한 바와 같이, 2개의 IO 칩(211a, 211b)상에, 2뱅크 구성의 DRAM 칩(201a, 201b)이 8개 적층되어 있는점 이외는, 도 19 및 20와 마찬가지이다.
도 19 내지 21에 도시된 바와 같이, 각 DRAM 칩(201a, 201b)을 복수의 뱅크 구성으로 한 경우, 전체로, DRAM 칩 수×(DRAM 칩 내의 뱅크 수)에 동등한 뱅크 수를 갖는 메모리 모듈을 구성할 수 있다. 이 경우, DRAM 칩(201a, 201b)의 내부를 복수(n개)의 뱅크로서 동작시키는 때의 페이지 사이즈는 1/n으로 된다. 또한, BGA 단자 레벨에 의해 DRAM 칩(201a, 201b)의 내부를 복수(n개)의 뱅크로서 동작시키는지의 여부를 선택하도록 구성하는 것도 가능하다.
도 22 내지 도 24를 참조하여, 도 19 내지 도 21에 도시된 메모리 모듈의 구체적인 회로 구성에 관해 설명한다. 도 22에 도시된 각 IO 칩(211)에는, 2뱅크 구성의 각 DRAM 칩(201a, 201b)을 제어하는 제어 신호(MIO, MB)가 주어지고, 해당 제어 신호(MIO, MB)는 IO 칩(211)의 내부 제어 회로(113)에 공급되어 있다. 여기서, 제어 신호(MB)는 메모리 모듈 내의 복수의 DRAM 칩(201a, 201b)을 2뱅크 구성으로 하는지의 여부를 지시하는 뱅크 모드 신호이고, 제어 신호(MIO)는 IO 칩(211a, 211b)을 선택하는 신호이다.
내부 제어 회로(113a)는 이와 같은 제어 신호(MIO, MB)를 받아서 동작하고, 어드레스 제어 회로, 뱅크 선택 신호 제어 회로(117)를 제어한다. 도시된 내부 제어 회로(113a)는 커맨드 신호 및 래치 신호(LAT)를 생성하는 점에서는 도 3에 도시된 내부 제어 회로(113)와 마찬가지이다. 또한, 어드레스 제어 회로, 뱅크 선택 신호 제어 회로(117)는 후술하는 바와 같이 뱅크 선택 신호(BSELT/N)를 생성한다.
도 23을 참조하여, 도 22에 도시된 IO 칩(211)을 구체적으로 설명하면, 시스템 뱅크 어드레스 신호(BA0 내지 BA3)를 받아서 동작하는 어드레스 데이터 제어 회로(117a)는 내부 뱅크 선택 신호(BAOT/NP 내지 BA3T/NP)를 개별적으로 뱅크 선택 신호 생성 회로(117b)에 출력하고 있다.
한편, 내부 제어 회로(113)는, 뱅크 모드(MB)를 받아서, DRAM 칩(210)의 뱅크 구성을 설정하는 내부 뱅크 모드 신호(MBS)를 출력하고, 또한, IO 칩(211a, 211b)의 구성을 설정하는 제어 신호(MIOS)도 출력한다. 또한, 내부 뱅크 모드 신호(MBS)는 DRAM 내부를 2뱅크 구성으로 하는지의 여부를 결정하는 신호이다. 이것은, 도시된 메모리 모듈은 2뱅크, 또는, 단일의 뱅크로 선택적으로 동작시킬 수 있는 것을 의미하고 있다.
도 23에 도시된 뱅크 선택 신호 생성 회로(117b)는, 내부 뱅크 선택신호(BA0T/NP 내지 BA3T/NP) 및 적층 수 인식선(C4R, C8R)상의 신호를 논리 연산하고, 해당 IO 칩(211a 또는 211b)상에 있어서의 뱅크를 선택하는 뱅크 선택 신호(BA0T/N 내지 BA2T/N)를 출력하는 한편, 각 DRAM 칩(201a, 201b) 내의 뱅크 구성을 지정하는 뱅크 구성 선택 신호(BSELT, BSELN)도 출력한다.
도 24를 참조하면, 도 23에 도시된 IO 칩(211a, 211b)상에 적층된 각 DRAM 칩(201)(첨자 생략)은 메모리 셀 어레이(1)(뱅크(A))와 메모리 셀 어레이(2)(뱅크(B))를 가지며, 이들 뱅크(A, B)는 뱅크 모드 신호(MBS)에 응하여, 단일의 뱅크 또는 2뱅크 구성에서 선택적으로 동작한다.
구체적으로 설명하면, 도 24에 도시된 DRAM 칩(201)은 카운터 회로(300)를 구비한 DRAM 칩 선택 회로 블록(150)을 가지며, 또한, 제어 회로(171), 어드레스 버퍼(172), 데이터 버퍼(173), 테스트 회로(176), 및 테스트용 패드(176)를 갖고 있다. 여기서, DRAM 칩 선택 회로 블록(150) 및 테스트 회로(176)는 전술한 실시 형태에서 이미 설명하였기 때문에, 여기서는 설명을 생략한다.
도시된 제어 회로(171)는 내부 뱅크 모드 신호(MBS) 및 제어 신호(MIOS)를 받아서, 해당 MBS 및 MIOS에 응하여, 메모리 셀 어레이(1 및 2)에 제어 신호(1 및 2)를 출력한다. 또한, 각 DRAM 칩(201a, 201b) 내의 뱅크 레벨을 지정하는 뱅크 레벨 선택 신호(BSELT, BSELN)는 어드레스 버퍼(172)에 주어진다. 어드레스 버퍼(172)는 해당 BSELT, BSELN에 따라서 메모리 셀 어레이(1 및 2)에 컬럼 어드레스 신호를 출력함과 함께, 로우 어드레스 신호(1, 2)를 메모리 셀 어레이(A, B)에 출력한다.
이로부터도 분명한 바와 같이, 도 24에 도시된 제어 회로(171), 어드레스 버퍼(172), 및 데이터 버퍼(173)는 메모리 어레이를 제어하는 어레이 제어 회로로서 동작한다.
이 동작 이외의 동작은 전술한 실시 형태와 같기 때문에, 설명을 생략한다.
도 23에 도시한 IO 칩(211)에서는, 시스템의 뱅크 모드 신호(MB)에 응하여, 내부 제어 회로(113)에서는, 뱅크 모드 신호(MBS)를 생성하고 있다.
도 25에는, IO 칩(211)의 다른 예가 도시되어 있다. 도시된 IO 칩(211)의 내부 제어 회로(113)에는, 인터포저 기판상의 BGA 단자로부터 DRAM 칩 적층 수 식별 신호(MC8 및 MC4)가 주어져 있다. 이 내부 제어 회로(113)는 시스템의 뱅크 모드 신호(MB)만이 아니라, 해당 MC8 및 MC4로 지정된 레벨도 참조하여, 뱅크 모드 신호(MBS)를 생성하고 있다.
상기한 실시 형태에서는, DRAM 내부를 2뱅크 구성으로 하는지의 여부를 BGA 단자(MB)에 주어지는 신호로 제어되도록 하였다. 이 때문에, 시스템의 마스터의 요구에 응하여 내부 뱅크 구성을 가변으로 할 수 있다. MB 단자에는, 시스템에 의해 고정 전위를 주어도 좋고, 시스템 커맨드 신호와 동일하게 전환하는 것도 가능하다.
전술한 바와 같이, DRAM 칩 내를 2뱅크의 구성으로 한 경우, DRAM의 적층 수를 2층으로도 최소의 DRAM 용량에 대응할 수 있다. 또한, 4층, 8층의 구성을 동일한 IO 칩, DRAM 칩에서 구성할 수 있고, 여러가지의 메모리 용량 요구에 대응할 수 있고 생산성이 향상한다.
뱅크 수를 많이 함에 의한 효과에 관해 설명하여 두면, 시스템에 따라서는 메모리 뱅크의 사용 방법이 다르지만, 페이지 히트율이 높은 경우, 뱅크를 활성화한 상태에서 시스템으로부터의 요구를 기다리기 때문에 페이지 길이가 긴 편이 히트율의 향상에 효과가 있다. 또한, 페이지 히트율이 낮은 경우에는, 뱅크를 닫은 상태에서 시스템으로부터의 요구를 기다리기 때문에 뱅크 수가 많은 편이 바람직하다.
여기서, 메모리 모듈에는, 모듈의 메모리 용량, 뱅크 구성, 보증 동작 스피드, 그 밖의 정보를 제조시에 기록하고, 칩 세트가 시스템 부트시에, 이것을 참조하여 제어 조건을 자동 설정하기 위한 기능을 갖는 SPD 칩이 탑재되어 있는 경우가 있다. 이와 같은 SPD 칩을 구비한 메모리 모듈에도 본 발명은 마찬가지로 적용할 수 있다.
도 26을 참조하면, 본 발명의 제 4의 실시 형태에 관한 메모리 모듈이 도시되어 있다. 도시된 메모리 모듈은 인터포저 기판(210)상에 하나의 IO 기판 즉 IO 칩(211)을 탑재하고, 해당 IO 기판(211)상에 8층으로 이루어지는 DRAM 칩(201)을 적층하고 있다. 또한, 최상층의 DRAM 칩(201)상에 SPD 칩(400)이 탑재되어 있다. 해당 SPD 칩(400)은 전술한 바와 같이 메모리 용량 등을 기록한 ROM으로서, 시스템 부트시, 칩 세트로부터 해당 SPD 칩(400)의 제어 조건이 판독되고, 그 조건이 자동적으로 시스템 내에 설정된다.
SPD 칩(400)은 DRAM 칩(201)과 마찬가지로, 관통 전극(215)에 의해 IO 칩(211)에 접속되고, 또한, IO 칩(211)상의 패드를 통하여 인터포저 기판(210)에접속되어 있다.
도시된 메모리 모듈의 동작은 부트시의 동작 이외에, 제 2의 실시 형태에 관한 메모리 모듈과 마찬가지이다.
도 27을 참조하면, SPD 칩(400)을 사용한 다른 예가 도시되어 있다. 여기서는, 인터포저 기판(210)상에, 2개의 IO 칩(211a, 211b)이 탑재되어 있다. IO 칩(211a, 211b)에는 각각 8층의 DRAM 칩(201a, 201b)이 적층되어 있다. 또한, 도시된 예에서는, SPD 칩(400)은 IO 칩(211a)상의 DRAM 칩(201a)에만 부착되어 있다. SPD 칩(400)은 관통 전극(215)을 통하여 IO 칩(211a)에 접속되어 있다.
이 구성에서는, 관통 전극(215)을 통하여 SPD 신호를 IO 칩(201a)에서 판독할 수 있다.
칩 세트는 시스템 부트시에 SPD 칩(400)에 기록된 정보를 판독한다. 이 정보를 IO 칩(211a, 211b) 내에 받아들여서, DRAM 칩(201a, 201b)의 제어 신호(MBS ; DRAM 칩 내의 뱅크 구성, MIOS ; DRAM 칩의 IO 구성)를 생성한다.
이와 같이, 메모리 모듈의 초기 설정시에, IO 칩(201a, 201b)이 SPD 칩(400)에 판독 액세스를 함으로써, SPD 칩(400)에 제조시에 기록된 내부 타이밍 설정, 모듈 구성 등의 설정 정보를 판독하고 내부 회로의 설정을 행하는 것도 가능해진다.
또한, 도 27에 도시한 바와 같이, 2개의 IO 칩(211a, 201b)을 탑재하는 경우, 편측의 DRAM 칩(201a)상에만, SPD 칩(4100)을 탑재하고, 관통 전극(215)으로 IO 칩(211a)상의 패드에 결선하고, 또한, 인터포저 기판(210) 배선에 의해, 또한쪽의 IO 칩(211b)의 패드에 결선된다. 이로써, 양쪽의 IO 칩(211a, 211b)에서 SPD칩(400)으로부터의 신호를 판독하는 것이 가능해진다.
도 28을 참조하면, 도 27에 도시된 메모리 모듈의 적층 구조가 도시되어 있다. 도면으로부터도 분명한 바와 같이, SPD 칩(400)은 좌측의 DRAM 칩(201a)만에 배치되어 있고, 우측의 DRAM 칩(201b)상에는 배치되어 있지 않다. 또한, 도시된 각 DRAM 칩(201a, 201b)은 2뱅크 구성을 가지며, 이 관계에서, 각 DRAM 칩(201a, 201b)에는 2개의 뱅크 레벨이 주어져 있다.
시스템 어드레스, 커맨드, 클록 신호는 2개의 IO 칩(211a, 211b)에 공통으로 주어짐과 함께, 시스템 부트시에는, SPD 칩(400)이 액세스된다. SPD 칩(400)은 액세스되면, SPD 신호(SCL, SDA, SA0-SA2)를 IO 칩(211a, 211b) 및 칩 세트에 출력한다.
도 29에는, 도 28에 도시된 IO 칩(211a), DRAM 칩(201a), SPD 칩(400)의 접속 관계가 도시되어 있고, 도 30에는, IO 칩(211b)과 DRAM 칩(201b)과의 접속 관계가 도시되어 있다. 도시된 IO 칩(211a)은 SPD 칩(400)에 접속된 SPD 코드 해독 회로(500)를 구비하고, 해당 SPD코드 해독 회로(500)에서 SPD 신호를 해독하고, 해독 결과를 내부 제어 회로(113)에 출력하고 있다. 내부 제어 회로(113)에서는, 해독 결과에 응하여 IO내 조정 신호를 입출력 회로(111) 및 입력 회로(112)에 공급하고, 초기 설정을 행함과 함께, 제어 신호(MBS) 및 MIOS를 해당 IO 칩(211a)상의 DRAM 칩(201a)에 공급하고 각 DRAM 칩(201a)을 초기 설정한다.
SPD 신호는 해당 IO 칩(201a)을 통하여, 도 30에 도시된 IO 칩(211b)의 SPD 코드 해독 회로(500)에도 공급되고, 해독 결과는 해당 IO 칩(211b) 내의 내부 제어회로(113)에 주어지고, IO 칩(211a)상의 DRAM 칩(201a)의 경우와 마찬가지로, DRAM 칩(201b)의 초기 설정을 행한다.
도 31을 참조하여, 상기한 본 발명에 관한 메모리 모듈의 동작을 설명한다. 또한, 메모리 모듈의 동작은 모든 실시 형태에 있어서 기본적으로는 같다. IO 칩(211)은 시스템 커맨드 신호(ACT, RED, PRE)를 칩 세트로부터 수신하면, DRAM 칩(201)에 대해 래치 신호(LAT) 및 어드레스 신호(IA0 내지 IAi), 뱅크 선택 신호(BA0-2T/N), 커맨드 신호, 내부 데이터 신호(×256)를 송신한다.
도시된 예에서는, 시스템 클록 신호로서 40OMHz가 주어지고, 시스템 클록 신호에 동기하여, 시스템 커맨드(ACT, RED, PRE)가 주어지고, 시스템 커맨드(ACT, RED)에 응하여 래치 신호(LAT) 신호 및 DRAM내 래치 신호가 소정의 타이밍 후, 출력된다. 도면으로부터도 분명한 바와 같이, 래치 신호(LAT)와 DRAM내 래치 신호는 같은 시간 간격으로 생성되어 있다.
DRAM 칩(201)은 IO 칩(211)으로부터 송신되는 래치 신호(LAT)에 의해 어드레스, 커맨드, 데이터 신호를 수신하고 내부 동작을 시작한다. 여기서, 커맨드 신호는 시스템 클록에 동기한 래치 신호(LAT)에 의해 DRAM 칩(201)에 송신되기 때문에 메모리 모듈내 커맨드 신호 사이의 타이밍은 시스템상의 시간 간격과 같게 된다.
도시된 바와 같이, 시스템 커맨드(ACT)가 어드레스 신호(ADD)와 함께 주어지면, 대응하는 DRAM 칩이 활성화되고, 이 상태에서 판독 커맨드(RED)가 주어지면, 256비트의 내부 데이터가 64비트 단위로 4회, 시스템 데이터로서 판독된다.
도 32를 참조하면, 시스템 커맨드로서, 연속적으로 판독 커맨드(RED)가 시스템 어드레스(Add)와 함께 주어진 경우의 동작이 도시되어 있고, 이 경우에도, tRAS 기간중에, 256비트의 내부 데이터가 64비트 단위의 시스템 데이터로서 연속적으로 판독되어 있다.
다른 한편, 도 33에는, 시스템 커맨드(ACT) 후, 기록 커맨드(WRT)가 주어진 경우의 동작이 도시되어 있다. 이 경우, 시스템 커맨드(ACT 및 WRT)에 동기하여, DRAM 칩 내에서는, DRAM내 래치 신호, 커맨드 신호, 내부 어드레스 신호가 생성되고, 64비트 단위의 시스템 데이터 신호가 DRAM 래치 신호에 동기하여, 256비트의 내부 데이터 신호로서 기록된다.
본 발명에 관한 메모리 모듈 내의 DRAM 칩(201)에는, 전술한 바와 같이, 테스트용 패드(175) 및 테스트 회로(176)가 내장되어 있다.
도 34를 참조하여, 각 DRAM 칩(201)을 테스트한 경우에 있어서의 기록 동작을 설명한다. 이 경우, DRAM 칩(201)에는, 테스트 커맨드 신호(ACT, RED, PRE)가 테스트 패드(175)로부터 테스트 트리거 신호에 동기하여 주어진다. 테스트 커맨드 신호를 수신하면, 테스트 회로(176)는 테스트용 래치 신호, 테스트 어드레스, 테스트 커맨드, 테스트 데이터 신호를 어드레스 버퍼(172), 제어 회로(171), 데이터 버퍼(173)에 송신한다. 도시된 예에서는, 테스트 패드 수를 삭감하기 위해 테스트용 신호는 테스트용 트리거 신호의 상승, 하강에 연속하여 입력되고, 테스트 회로(176)에서 모듈 레이트되고 테스트 어드레스, 테스트 커맨드로서 생성된다.
테스트 데이터 신호는 1핀으로부터 입력되고, 내부의 ×256 IO는 축퇴되어 테스트된다. DRAM 칩(201)은 테스트 회로(176)로부터 송신되는 테스트용 래치 신호에 의해 어드레스, 커맨드, 데이터 신호를 수신하고 내부 동작을 시작한다.
여기서, 테스트 커맨드는 테스트 트리거 신호에 동기한 테스트용 래치 신호에 의해 내부 동작 신호로 되기 때문에, DRAM 칩 내 커맨드 사이의 타이밍은 테스트 커맨드의 타이밍 간격과 같게 된다.
도 35는 각 DRAM 칩(201)의 판독 동작을 테스트하는 경우의 동작을 도시한 타이밍 차트이다. 판독 동작시에는, 기대치 데이터가 테스트 데이터 입출력으로부터 입력되고, 내부 판독 데이터와 비교되고, 비교 결과가 래치된다.
판정 결과는 도 36에 도시한 비교 사이클로 출력되고, 리셋된다.
도 36에 판정 결과를 래치하는 DRAM 칩 내 신호 래치 회로의 구성이 도시되어 있다. 도 37에 도시된 래치 회로는, 테스트할 때에 사용되고, 테스트용 래치 신호에 의해 테스트 어드레스, 커맨드, 데이터 신호를 래치하는 회로 부분과, 통상 동작시에 사용되고, DRAM내 래치 신호에 의해 어드레스, 커맨드, 데이터 신호를 래치하는 회로 부분과는 공통의 출력부를 구비하고 있다. 이 구성에서는, 래치하는 회로부에 있어서의 신호의 DRAM 칩 내 생성 타이밍 간격이 테스트시와 실장시에 동일하게 할 수 있기 때문에 웨이퍼 상태에서의 DRAM 칩의 불량 제거가 가능해진다.
도 38을 참조하여, 상기한 본 발명에 관한 메모리 모듈을 사용하여 구성된 메모리 시스템에 관해 설명한다. 도시된 메모리 시스템은, 도 1 등에 도시된 DRAM 칩(201)의 적층체를 포함하는 메모리 모듈(400a 내지 400d로 도시한다)을 머더보드(401)상에 메모리 제어기(칩 세트)(402)와 함께 탑재되어 있다.
도시된 예에 있어서, 각 메모리 모듈(400a 내지 400d)은 머더보드(401)에 평면적으로 실장되어 있다. 이 관계에서, 머더보드(401)에는, 메모리 모듈(400a 내지 400d)의 실장 위치에 평면 실장 소켓(403)이 마련되어 있고, 메모리 모듈(400a 내지 400d)은 각각 평면 실장 소켓(403)의 패드에 대해, 인터포저 기판(210)의 BGA 단자에 의해 전기적으로 접속되어 있다.
이 경우, 각 메모리 모듈(400a 내지 400d)에 마련된 인터포저 기판(210)의 BGA 단자에는, 메모리 시스템의 데이터 신호, 어드레스 커맨드 신호, 클록 신호, 및 제어 신호가 주어진다. 이들의 신호는 각 메모리 모듈(400a 내지 400d)의 IO 칩(211)상의 각각의 신호 패드, 또한, 인터페이스 회로에 공급된다. 각 메모리 모듈(400a 내지 400d) 내의 결선은 극히 짧기 때문에, 신호 배선상에 있어서는, 전기적으로 무시할 수 있는(@1.6Gbps) 정도의 분기밖에 생기지 않는다.
도시된 예에서는, 데이터 신호, 어드레스 커맨드 신호, 및 클록 신호의 배선은 각각 물리적으로 같은 배선 토폴로지로 할 수 있다. 이 때문에, 각 메모리 모듈(400a 내지 400d)(특히, IO 칩 입력 패드)에 있어서의 신호 도달 시간의 차(즉, 스큐)가 생기지 않는다.
이 구성에서는, 채널당의 버스 폭은 DDRII 모듈과 동등 이상으로 할 수 있기 때문에, 버스에 접속되는 패키지 수는 RDRAM과 같이 증가하지 않는다는 이점이 있다.
다음에, 도 39에 도시된 메모리 시스템은, 도 38에 도시된 메모리 모듈(400a 내지 400d)을 평면 실장 소켓(403)을 통하여 실장 기판(410)에 실장하고, 해당 실장 기판(410)을 슬롯 및 커넥터(도시 생략)에 의해, 머더보드(401)상에 탑재한 구성을 갖고 있다. 이와 같이, 본 발명의 메모리 시스템은 머더보드(401)상에, 적층 메모리 모듈(400a 내지 400d)을 탑재한 실장 기판(410)을 세워 마련하는 구성을 취하여도 좋다. 이 도면에 도시된 구성에 있어서도, 데이터 신호(DQ), 어드레스 커맨드 신호, 및 클록 신호의 배선은 실질상, 서로 물리적으로 같은 배선 토폴로지로 할 수 있다. 이 때문에, 각 메모리 모듈(400a 내지 400d)(특히, IO 칩 입력 패드)에 있어서의 스큐를 억제할 수 있다.
도 39에 도시된 실장 기판(410)을 2개의 슬롯에 실장한 메모리 시스템에 관해 1.6Gbps로 라이트, 리드의 시뮬레이션을 행한 바, 아이 패턴에 충분한 윈도우가 열리는 것이 확인되었다. 또한, 마찬가지로, 4슬롯에 있어서도 충분한 윈도우를 획득했다.
다른 한편, 2슬롯에 16개의 디바이스가 실장된 RDRAM에 관해, 마찬가지 시뮬레이션을 행한 바, 충분한 윈도우가 얻어지지 않았다.
이것은, 16 디바이스가 버스에 접속된 경우, 원단(遠端) 디바이스에서의 수신 파형은 다른 디바이스 입력(LC)에 의한 반사 신호의 영향을 받기 때문이라고 생각된다.
상기한 실시 형태에서는, DRAM 칩에 관해서만 설명하였지만, 본 발명은 하등 이것에 한정되는 일 없이, 외부 데이터 신호의 전송 속도 및 폭이 모듈 내의 내부 데이터 신호의 전송 속도 및 폭과 다른 시스템에 적용할 수 있다.
전술한 바와 같이, 본 발명에 관한 DRAM 메모리 모듈은 인터포저, IO 칩, 관통 전극, 및 복수의 DRAM 칩을 적층한 구조를 갖고 있다. 이 구조에 의하면, 어드레스, 커맨드, 클록 신호의 입력 회로는 IO 칩 상에만 탑재되기 때문에, 종래의 메모리 모듈상에서 각 DRAM 칩이 소비하고 있던 어드레스, 커맨드, 클록 신호의 입력 회로의 소비 전류는 IO 칩 상의 1세트분 만으로 된다. 마찬가지로, 종래 각 DRAM 칩에 탑재되어 있던 DLL은 본 발명의 메모리 모듈에서는, IO 칩 상에만 탑재되고, 소비 전류는 1세트분 만으로 된다. 본 발명의 구조에서는, 모듈 기판상 배선은 관통 전극에 상당하고, 관통 전극은 50㎛ 정도로 8층의 적층이라도 450㎛ 정도로 배선의 충방전 전류는 극히 작다. 이 때문에, 본 발명에서는, 종래의 모듈에서의 기판상 배선 충방전 전류를 대폭적으로 삭감할 수 있다.
본 발명에 관한 메모리 모듈에서는, 메모리 제어기로부터의 하나의 액세스 명령에 대해 모듈 내의 하나의 DRAM 칩만이 액세스된다. 종래의 DDR 모듈의 경우와 같이 모듈상의 모든 DRAM 칩 또는 1/2의 DRAM 칩에 액세스하는 경우에 있어서의 DRAM 칩 상의 제어 회로부 및 제어 신호의 중복 동작을 없앰으로써 모듈 전체의 동작 전류를 삭감할 수 있다.
또한, 본 발명에 관한 메모리 모듈에서는, 종래 DDR 등의 시스템에서 모듈상 배선 지연에 대한 타이밍 조정을 위해 탑재되어 있는 레지스터, PLL은 필요 없기 때문에, 이들의 능동 부품에 의한 소비 전류가 삭감된다.
또한, DDRII 시스템에서 필요하게 되는 DRAM 칩 내의 데이터 신호 배선(DQ)의 터미네이션은 필요로 하지 않기 때문에, 여기서 소비되는 DC 전류를 삭감할 수 있다.
본 발명의 메모리 모듈에서는, 동작 전류를 삭감하기 위해 메모리 제어기로부터의 하나의 액세스 명령에 대해 모듈 내의 하나의 DRAM 칩만이 액세스된다.
또한, 적층되는 DRAM 칩은 생산성을 고려하여 관통 전극을 포함하는 모든 패턴가 공통의 것이 바람직하다. 이와 같이, 모든 패턴을 공통으로 한 경우, IO 칩으로부터 개별의 DRAM 칩에 신호를 송신하고 동작시키는 것은 곤란해진다는 문제가 생긴다. 그러나, 이 문제는, 각 DRAM 칩에 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조함에 의해 신호의 수신을 하기 위한 대조 신호를 생성하는 카운터 회로를 마련함에 의해 해결된다. 이와 같은 카운터 회로에 대한 배선은, 관통 전극을 형성한 후, DRAM 칩의 패턴을 형성이 종료된 웨이퍼에 대해 행하게 된다.

Claims (45)

  1. 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  2. 제 1항에 있어서,
    또한 상기 IO 칩을 실장하기 위한 인터포저 기판을 구비하고, 해당 인터포저 기판은 상기 시스템 입출력 단자를 구성하는 실장용 단자를 갖고 있는 것을 특징으로 하는 메모리 모듈.
  3. IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, IO 칩 상의 각각의 입출력 회로의 입출력용 패드 및 입력용 패드에 결선하고, IO 칩 상에 적층된 복수의 DRAM 칩과 IO 칩의 데이터 신호 단자, 어드레스신호 단자, 제어 신호 단자가 관통 전극에 의해 접합되고, 칩 사이의 데이터 신호, 어드레스 신호, 제어 신호는 관통 전극을 통하여 송수신되고, 전원 및 GND는 BGA 단자로부터 IO 칩 상의 패드에 공급되고, 관통 전극을 통하여 각 DRAM의 전원, GND 단자에 공급되는 구성을 갖는 것을 특징으로 하는 메모리 모듈.
  4. 제 3항에 있어서,
    각 DRAM의 데이터 신호 단자는 관통 전극을 통하여 데이터 신호선을 공유하고 IO 칩의 데이터 신호 단자에 접속되고, 각 DRAM의 어드레스 신호 단자는 관통 전극을 통하여 어드레스 신호선을 공유하고 IO 칩의 어드레스 신호 단자에 접속되고, 또한, 각 DRAM의 제어 신호 단자는 관통 전극을 통하여 제어 신호선을 공유하고, 상기 IO 칩의 제어 신호 단자에 접속되어 있는 것을 특징으로 하는 메모리 모듈.
  5. 제 3항에 있어서,
    상기 DRAM 칩은 시스템 데이터 버스 수의 2n배(n은 1 이상의 자연수)의 기록용 및 판독용, 또는 쌍방향의 관통 전극 데이터 신호 단자를 가지며, 또한, 상기 IO 칩은 시스템 데이터 버스 수의 2n배의 기록용 및 판독용, 또는 쌍방향의 관통 전극 데이터 신호 단자를 갖고 있는 것을 특징으로 하는 메모리 모듈.
  6. 제 3항에 있어서,
    상기 DRAM 칩 및 IO 칩은 관통 전극 데이터 단자를 통하여 상호의 데이터 전송을 행하는 한편, 상기 IO 칩은 시스템 데이터 버스로부터 전송된 연속한 단자당 2n의 데이터 신호를 시리얼 패러럴 변환하고 동시에 DRAM 칩에 전송하는 시리얼 패러럴 회로와,
    DRAM 칩으로부터 전송된 단자당, 2n의 데이터를 패러럴 시리얼 변환하고 연속하는 2n의 데이터로서 시스템 데이터 버스에 출력하는 패러럴 시리얼 회로를 갖고 있는 것을 특징으로 하는 메모리 모듈.
  7. 제 3항에 있어서,
    상기 적층된 DRAM 칩 상에 SPD 칩을 적층한 것을 특징으로 하는 메모리 모듈.
  8. 제 7항에 있어서,
    상기 SPD 칩의 입출력 신호 단자는 관통 전극을 통하여 IO 칩 상의 SPD 입출력 단자 패드에 접속되고, 각 DRAM 칩은 SPD 입출력 신호를 위한, DRAM 칩에서 사용되지 않는 관통 전극을 갖고 있는 것을 특징으로 하는 메모리 모듈.
  9. 제 3항에 있어서,
    적층된 DRAM 칩은, 관통 전극 형성 이외의 패턴 형성은 같은 것을 이용하여 형성되어 있는 것을 특징으로 하는 메모리 모듈.
  10. 제 3항에 있어서,
    적층된 DRAM 칩은, 모든 패턴 형성이 같은 것이고, 퓨즈 소자를 절단함에 의해 IO 칩으로부터의 개개의 DRAM 칩에 대한 신호를 식별하는 것을 특징으로 하는 메모리 모듈.
  11. IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 각 DRAM 칩은 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조함에 의해 신호의 수신을 하기 위한 대조 신호를 생성하는 카운터 회로를 구비하고, 적어도 2종류의 관통 전극 형성 패턴을 달리 하는 DRAM 칩을 교대로 적층한 구성을 갖는 것을 특징으로 하는 메모리 모듈.
  12. 제 11항에 있어서,
    상기 IO 칩으로부터 출력된 복수 비트의 신호가 최하층의 DRAM 칩 상의 카운터 회로에 입력하고, 출력이 다음 층의 DRAM 칩 상의 카운터 회로에 입력하고, 출력이 또다음 층의 DRAM 칩 상의 카운터 회로에 입력하도록 하여 최상층의 DRAM 칩까지 순차적으로 잉크리먼트된 신호가 전달됨에 의해 각 DRAM 칩이 다른 카운터 출력치를 얻도록 한 것을 특징으로 하는 메모리 모듈.
  13. 제 11항에 있어서,
    상기 DRAM 칩은 카운터 출력치에 응하여 대조 신호를 생성하고, 상기 IO 칩으로부터 송신되는 제어 신호 또는 어드레스 신호와 대조하고, 일치한 경우에 IO 칩으로부터 송신된 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  14. 제 11항에 있어서,
    상기 DRAM 칩은, 카운터 출력치에 응하여 IO 칩으로부터 송신되는 DRAM 칩 선택 신호에 대한 그 DRAM 칩의 적층번째의 논리를 생성하는 논리 회로를 구비하고 있는 것을 특징으로 하는 메모리 모듈.
  15. 제 14항에 있어서,
    상기 각 DRAM 칩의 논리 회로는 IO 칩으로부터 송신되는 DRAM 칩 선택 신호의 논리치가 상기 논리에 일치한 경우에 IO 칩으로부터 송신된 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  16. IO 칩과, 해당 IO 칩 상에 적층된 복수의 DRAM 칩과, 1채널의 메모리 서브시스템의 기능을 구성하는데 필요한 모든 시스템 데이터 신호, 시스템 어드레스 신호, 시스템 제어 신호, 시스템 클록 신호를 각각의 BGA 단자를 갖는 인터포저 기판을 구비하고, 적층되는 DRAM 칩은, 전부 동일 패턴을 갖음과 함께, 복수의 퓨즈 소자를 구비하고, 상기 퓨즈 소자의 절단 위치에 의해, 적층 위치를 나타내는 대조 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
  17. 제 16항에 있어서,
    DRAM 칩은 대조 신호에 응하여, 관통 전극을 통하여 각 DRAM과 IO 칩에서 공유하는 적층 수 인식 신호선의 레벨을 변화시키는 것을 특징으로 하는 메모리 모듈.
  18. 제 17항에 있어서,
    IO 칩은 상기 적층 수 인식 신호선 레벨에 의해 적층된 DRAM 수를 인식하고, 각 DRAM에 대해 제어 신호 또는 어드레스 신호의 논리 레벨의 할당을 행하는 것을 특징으로 하는 메모리 모듈.
  19. 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리칩을 관통하는 관통 전극에 의해 접속되고, 또한, 적층된 각 DRAM 칩은 뱅크 구성을 가지며, 시스템 뱅크선택 신호로부터 IO 칩이 논리 생성한 뱅크 선택 신호에 의해 선택적으로 동작하는 것을 특징으로 하는 메모리 모듈.
  20. 제 19항에 있어서,
    상기 적층된 각 DRAM 칩은 IO 칩에 의해 논리 생성된 뱅크 선택 신호와, 각 DRAM 칩의 적층번째를 나타내는 대조 신호를 대조함에 의해 DRAM 칩 활성화 신호 또는 DRAM내 래치 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
  21. 제 20항에 있어서,
    IO 칩은 적층된 DRAM 칩의 구성에 응하여 뱅크 선택 신호의 논리를 변경하는 기능을 갖는 것을 특징으로 하는 메모리 모듈.
  22. 제 19항에 있어서,
    IO 칩은, IO 칩 상에 적층된 DRAM 칩의 적층 수를 나타내는 적층 수 인식 신호에 의해 뱅크 선택 신호의 논리를 변경하는 것을 특징으로 하는 메모리 모듈.
  23. 제 22항에 있어서,
    IO 칩은 상기 적층 수 인식 신호 및 BGA 단자에 주어진 전위 레벨에 의해 뱅크 선택 신호의 논리를 변경하는 것을 특징으로 하는 메모리 모듈.
  24. 제 19항에 있어서,
    IO 칩은 적층된 일부의 DRAM 칩과 개별적으로 신호를 송수신하기 위한 관통 전극 단자를 갖는 것을 특징으로 하는 메모리 모듈.
  25. 제 19항에 있어서,
    적층된 각 DRAM 칩은 IO 칩과 개개의 DRAM이 신호 송수신을 하기 위한 복수의 관통 전극 단자와, 해당 관통 전극 단자에 접속된 카운터 회로를 가지며, 상기 카운터 회로의 카운터 값에 응하여 그 DRAM 칩이 선택되는 것을 특징으로 하는 메모리 모듈.
  26. 제 19항에 있어서,
    각 DRAM 칩은 퓨즈 소자를 구비한 복수의 퓨즈 회로를 구비하고, 퓨즈 회로의 퓨즈 소자를 절단함에 의해, 적층된 DRAM의 선택을 행하는 신호를 생성하는 것을 특징으로 하는 메모리 모듈.
  27. 제 19항에 있어서,
    DRAM 칩은 IO 칩으로부터 상기 관통 전극을 통하여 송신된 신호를 트리거로 하여 IO 칩으로부터 송신되는 다른 신호를 받아들이는 것을 특징으로 하는 메모리 모듈.
  28. 제 19항에 있어서,
    DRAM 칩은 IO 칩으로부터 상기 관통 전극을 통하여 송신된 신호에 의해 DRAM 내부 회로의 제어를 행하는 것을 특징으로 하는 메모리 모듈.
  29. 시스템 데이터 신호를 입출력하는 BGA 단자를 구비한 인터포저 기판과, 해당 인터포저 기판상에 탑재된 2개의 IO 칩을 가지며, 각 IO 칩은 각각 1/2의 시스템 데이터 신호 BGA 단자에 접속되어 있고, 어드레스, 커맨드, 클록 등의 데이터 이외의 BGA 단자는 공유한 구성을 구비하고, 상기 2개의 IO 칩 상에는, 복수의 DRAM 칩이 적층되어 있는 것을 특징으로 하는 메모리 모듈.
  30. 제 29항에 있어서,
    상기 2개의 IO 칩 상의 적층된 DRAM 칩은 동시에 액세스되는 2랭크를 구성하고 있는 것을 특징으로 하는 메모리 모듈.
  31. 제 29항에 있어서,
    상기 2개의 DRAM 칩 적층체의 한쪽의 최상단에는, SPD 칩이 탑재되어 있는 것을 특징으로 하는 메모리 모듈.
  32. 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리 칩을 관통하는 관통 전극에 의해 접속되고, 또한, 각 DRAM 칩의 내부에는, 개별의 어레이 제어 회로에 의해 제어되는 복수의 뱅크가 구성되어 있는 것을 특징으로 하는 메모리 모듈.
  33. 제 32항에 있어서,
    상기 각 DRAM 칩의 뱅크는 각 DRAM 칩의 활성화 신호에 의해 받아들여지는 뱅크 선택 신호에 의해 선택 동작되고, 모듈 전체로는 DRAM 칩 수×DRAM 내부 뱅크의 뱅크 수를 갖는 것을 특징으로 하는 메모리 모듈.
  34. 제 32항에 있어서,
    DRAM 칩의 내부를 복수(n개)의 뱅크로서 동작시키는 때의 페이지 사이즈는 1/n인 것을 특징으로 하는 메모리 모듈.
  35. 제 32항에 있어서,
    상기 IO 칩은 각 DRAM 칩의 내부를 복수(n개)의 뱅크로서 동작시키는지의 여부를 선택하는 뱅크 모드 신호를 상기 DRAM 칩에 송신하는 수단을 구비하고 있는 것을 특징으로 하는 메모리 모듈.
  36. 제 35항에 있어서,
    상기 뱅크 모드 신호는 메모리 제어기로부터 단자 레벨 신호로서 주어지는 것을 특징으로 하는 메모리 모듈.
  37. 제 32항에 있어서,
    SPD 칩이 공통 전극을 통하여 IO 칩 상에 탑재되고, 신호 단자가 IO 칩 상의 패드를 통하여 인터포저 기판에 접속되는 구조로 되어 있음에 의해, IO 칩에서 SPD 신호의 판독을 행하는 것을 특징으로 하는 메모리 모듈.
  38. 제 37항에 있어서,
    SPD에 기록된 정보를 메모리 제어기가 시스템 부트시에 판독하고 제어 조건을 자동 설정하는 때에, IO 칩 내에도 정보를 받아들이고 DRAM 칩의 제어 신호의 생성에 사용하는 것을 특징으로 하는 메모리 모듈.
  39. 제 37항에 있어서,
    메모리 모듈의 초기 설정시에 IO 칩이 SPD에 제조시에 기록된 내부 타이밍 설정, 모듈 구성 등의 설정 정보를 판독하고 내부 회로의 설정을 행하는 것을 특징으로 하는 메모리 모듈.
  40. 미리 정해진 데이터 폭을 갖는 시스템 데이터 신호를 입출력하는 시스템 입출력 단자와, 상기 시스템 입출력 단자보다도 폭이 넓은 내부 데이터 신호를 각각 송수하는 복수의 메모리 칩을 구비한 메모리 모듈로서, 상기 시스템 입출력 단자에 있어서의 상기 시스템 데이터 신호와 상기 내부 데이터 신호와의 사이의 변환을 행하는 기능을 구비한 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층됨과 함께, 상기 IO 칩에 대해 상기 적층된 복수의 메모리칩을 관통하는 관통 전극에 의해 접속되고, 또한, 상기 적층된 각 DRAM 칩은 테스트 전용 패드 및 해당 테스트 전용 패드에 접속된 테스트 회로를 구비하고 있는 것을 특징으로 하는 메모리 모듈.
  41. 제 40항에 있어서,
    DRAM 칩 테스트시에는 테스트 트리거 신호에 동기하여, 상기 테스트 전용 패드로부터 테스트 커맨드, 테스트 어드레스, 테스트 데이터 신호가 주어지고, 상기 테스트 회로에 의해 생성된 테스트용 래치 신호에 의해, 테스트 회로에 의해 생성된 어드레스, 커맨드, 데이터 신호를 수신하고, 내부 동작을 시작하는 것을 특징으로 하는 메모리 모듈.
  42. 복수의 메모리 모듈과 메모리 제어기를 포함하는 메모리 시스템에 있어서, 상기 복수의 메모리 모듈은 각각 IO 칩과, 해당 IO 칩 상에 적층된 복수의 메모리 칩을 적층한 구성을 구비하고, 상기 복수의 메모리 모듈에 있어서의 IO 칩과 상기메모리 제어기는 공통의 신호 배선에 의해 접속되고, 상기 IO 칩과 상기 IO 칩에 적층되어 있는 메모리 칩은 상기 신호 배선보다도 많은 관통 전극에 의해 접속되어 있는 것을 특징으로 하는 메모리 시스템.
  43. 제 42항에 있어서,
    상기 복수의 메모리 모듈은 공통의 머더보드상에 평면적으로 인터포저 기판을 통하여, 상기 메모리 제어기와 함께, 머더보드상에 실장되고, 상기 신호 배선은 상기 머더보드상에 배선되어 있는 것을 특징으로 하는 메모리 시스템.
  44. 제 42항에 있어서,
    상기 복수의 메모리 모듈은 공통의 실장 기판상에 탑재되고, 상기 실장 기판을 머더보드상에 메모리 제어기와 함께 실장되고, 상기 신호 배선은 상기 머더보드상 및 상기 실장 기판상에 배선되어 있는 것을 특징으로 하는 메모리 시스템.
  45. 미리 정해진 전송 속도로 시스템 데이터 신호의 송수를 행함과 함께, 상기 전송 속도보다도 느린 내부 처리 속도로 내부 데이터 신호를 송수하는 복수의 메모리 칩을 구비한 시스템에 있어서, 상기 미리 정해진 전송 속도의 데이터 신호를 송수하는 단자를 구비하고, 상기 내부 처리 속도의 내부 데이터 신호와 상기 전송 속도의 시스템 데이터 신호와의 사이의 변환을 행하는 IO 칩을 가지며, 상기 복수의 메모리 칩은 상기 IO 칩 상에 적층되어 있는 것을 특징으로 하는 메모리 시스템.
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