JP4790386B2 - 積層メモリ - Google Patents

Description

本発明は、複数のメモリチップを積層した積層メモリに係り、特に、積層メモリのメモリ構成、バンク構成、リフレッシュ制御に関する。

近年、電子機器は小型化され、その電子機器に使用される半導体装置も小型化されている。例えば、携帯電話等の小型電子機器には３次元の積層半導体装置が使用されている。３次元の積層半導体装置は複数の半導体チップが積層され、それぞれの半導体チップはワイヤーボンディングされて１つのパッケージに収容されている。このように半導体チップを積層し、３次元の積層半導体装置とすることで、半導体装置の小型化が図られている。

さらに最近では、さらなる小型化と高速動作のためにワイヤーボンディングの代わりに、貫通電極を用いた積層半導体装置が開発されている。これらの積層半導体装置は積層された半導体チップ間を、半導体チップ内を貫通させた貫通電極により接続させている。貫通電極を使用することでワイヤーボンディングに起因するスペースやインダクタを減少させ、半導体装置のさらなる小型化、高速動作を達成するものとして期待されている。

積層半導体装置の１つとして、メモリチップを積層した積層メモリが開発されている。積層メモリは複数の半導体チップを積層させることでメモリモジュールの代替品とすることができる。この積層メモリとして、例えばダイナミックランダムアクセスメモリ（以下、ＤＲＡＭと記す）チップを積層した積層ＤＲＡＭがある。しかし現在のメモリあるいはメモリモジュールを積層メモリで構成する場合には、その構成は現在の仕様と整合させる必要がある。例えば、パリティー動作と非パリティー動作はメモリコア層の設計を変更（例えばｘ１６品をｘ１８品に変更）する必要が生じる。又、積層化を単純に実施すると積層数に応じてバンク数が変化し、ＤＲＡＭ仕様との不整合が生じる。更には、積層構造に対応したリフレッシュ制御方式も未だ手法が確立されていないという問題がある。

半導体チップを積層した積層半導体装置に関する特許文献として下記文献がある。特開平９−２６５７７４（以下、特許文献１と称する）では、積層されたメモリチップ間をインターリーブ制御させることで、アクセスタイムを高速化している。特開２００４−３２７４７４（以下、特許文献２と称する）では、ＩＯチップと複数のＤＲＡＭチップを積層し、ＩＯチップによりシステムデータ信号と各ＤＲＡＭチップ内の内部データを変換させることで積層メモリを制御している。

特許文献１においては、積層されたメモリのアクセス方法の改善方法についての記載はあるが、ＤＲＡＭチップのバンク構成、リフレッシュ方法については記載されていない。また特許文献２においては、ＤＲＡＭチップは１バンク構成であり、ＤＲＡＭチップ内のバンク構成に関する問題点は発生しない。さらにリフレッシュ方法についても記載されていない。上記した特許文献には、本願発明の課題に対する問題認識がない。従って積層メモリの構成や、アドレス割付に対する記載がなく、本願の課題を解決する技術に関しての示唆も記載されていない。

特開平９−２６５７７４号公報 特開２００４−３２７４７４号公報

上記したように、積層メモリは現状のメモリあるいはメモリモジュールの仕様に適合させる必要があるが、その手法が確立されていないという問題がある。そのためにパリティー動作と非パリティー動作では半導体チップの構成を変更し、ｘ１６ビット品をｘ１８ビット品に変更する必要が生じる。又、積層化を単純に実施すると積層数に応じてバンク数が変化し、ＤＲＡＭ仕様との不整合が生じる。更には、積層構造に対応したリフレッシュ制御方式として最適な手法が確立されていないという問題がある。

本願の目的は、上記した問題に鑑み、同一構成のメモリチップをそれぞれ積層することで、現在のメモリ仕様に合致した積層メモリの構成法、および積層メモリを提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれることは言うまでもない。

本発明の積層メモリは、貫通電極を有するメモリコア層とインタフェースチップを備え、パリティー層の有無によりパリティー動作または非パリティー動作することを特徴とする。

本発明の積層メモリにおいて、前記メモリコア層と前記パリティー層は同一構成のメモリセルアレイとその周辺回路を備え、メモリ入出力回路は前記インタフェースチップに搭載され、外部端子はインターポーザーに搭載され、貫通電極により各層は接続されたことを特徴とする。

本発明の積層メモリにおいて、前記メモリコア層の層指定をロウアドレスの上位側ビットにより行うことを特徴とする。

本発明の積層メモリにおいて、前記積層メモリのバンク指定をバンクアドレスにより行い、前記メモリコア層のマットに対応させることで前記メモリコア層の積層数にかかわらずバンク数を一定にすることを特徴とする。

本発明の積層メモリにおいて、前記パリティー層の層指定を前記インタフェースチップからのアドレス信号により行うこと特徴とする。

本発明の積層メモリにおいて、前記パリティー層のバンク指定をバンクアドレスの上位ビットと、反転させたバンクアドレスの最下位ビットとで行うことを特徴とする。

本発明の積層メモリにおいて、前記メモリコア層の特定バンクのパリティー情報は、前記パリティー層の１つのマット内のサブマットにストアされることを特徴とする。

本発明の積層メモリにおいて、前記サブマットは、前記メモリコア層を層指定するロウアドレスにより指定されることを特徴とする。

本発明の積層メモリにおいて、前記メモリコア層の層指定を、ロウアドレスの上位側ビットとバンクアドレスの最上位ビットにより行うことを特徴とする。

本発明の積層メモリにおいて、前記積層メモリのバンク指定を、前記メモリコア層のマット毎にバンクアドレスの各ビットを非反転、反転、無効を指定し、入力されるバンクアドレスとの一致／不一致を判定して行うことを特徴とする。

本発明の積層メモリにおいて、層アドレスと層選択アドレスとを比較して前記メモリコアの層指定を行い、前記インタフェースチップからのマット選択信号により層指定されたメモリコア層のマットを前記積層メモリのバンクとして指定することを特徴とする。

本発明の積層メモリにおいて、前記インタフェースチップにリフレッシュカウンタを備え、前記メモリコア層のバンクをグルーピングしたグループ毎にリフレッシュすることを特徴とする。

本発明においては、同一構成のメモリコア層を積層することで非パリティー動作とパリティー動作の双方への対応が可能となる。さらにロウアドレス、バンクアドレスの割付によりメモリコア層の積層数に依存しないバンク指定ができる。さらに積層メモリにおけるリフレッシュ制御（Hidden Refresh等への対応）が可能となる。本願の構成により貫通電極を備えたメモリコア層を積層した積層メモリが得られる。

本発明の最良の実施形態として、本発明の積層メモリの基本構成を図１〜図４を参照して以下詳細に説明する。本実施形態の積層メモリは外部端子との接続を行う外部端子（インターポーザー）層と、複数の層からなるメモリコア層と、入出力回路（ＩＦチップ）層から構成される。図１には本発明の積層メモリの全体構成を示す。図２にはパリティー動作、非パリティー動作による積層メモリのバンク構成の説明図、図３にはパリティー動作における８バンク、１６バンク構成の説明図を示す。図４にはバンク選択、層選択のアドレス割付の説明図を示す。

図１の左側には通常のメモリモジュール構造、右側には本発明の積層メモリの層構成を示す。図の左側に示す通常のモジュール構造では、非パリティー動作の場合には半導体メモリ１が８個搭載され、パリティー動作の場合には半導体メモリ１が９個搭載される。それぞれの半導体メモリ１は、外部端子との接続部、入出力回路をそれぞれが備え、モジュール基板（不図示）に搭載されている。ここでそれぞれの半導体メモリ１が８ビット品であるとすると、メモリモジュールとしては非パリティー動作の場合には６４ビット、パリティー動作の場合には７２ビットのデータ幅を有することになる。

このメモリモジュール構造を本発明の積層メモリで構成する。本発明の積層メモリは外部端子（インターポーザー）層２と、メモリコア層３と、入出力回路（ＩＦチップ）層４から構成される。積層された各層の接続はそれぞれの層を貫通する貫通電極により行われる。インターポーザー層２は外部端子と接続され、システムバスの信号と、積層メモリの信号との間をやり取りする接続部である。

メモリコア層３は、メモリセルアレイとその周辺制御回路を備えたメモリ部であり、同一構成である。メモリコア層３は電源用、コマンド用の貫通電極とともに、独立に動作可能なメモリセルアレイ領域（メモリマット）と対応する信号授受用の貫通電極群を持つ。メモリコア層３は積層数に応じてパリティー動作、非パリティー動作として動作することが可能である。パリティー層３−１を備えた場合はパリティー動作であり、パリティー層３−１が無い場合には非パリティー動作となる。パリティー層３−１はメモリコア層３と同一構成で、パリティー動作の場合に追加される層である。パリティー層３−１とメモリコア層３とを区別する必要がない場合は、総称して単にメモリコア層３と略称する。

入出力回路（以下、ＩＦチップと称する）層４は、コマンド、アドレス、入出力データ等の授受を行う入出力回路が搭載されている。ＩＦチップ層４は、外部からのシステムバスの信号をメモリコア層用に変換し、また逆にメモリコア層からの信号をシステムバスの信号に変換する制御機能を備えている。つまり積層されたメモリコア層数を認識する機能や、認識したメモリコア層数により各メモリコア層やバンクを指定するアドレス割付機能を備えている。

具体的なメモリ領域の層構成、バンク構成を図２に示す。以下の説明では１つのメモリコア層３は８ビット、８バンク構成とする。しかしこれらのビット数、バンク数は特に限定されるものではなく、任意に設定できるものである。図２の左側には非パリティー（通常）動作、右側にはパリティー動作におけるメモリ構成を示す。左側の非パリティー動作の場合にはメモリコア層３は１層〜８層から構成され、各メモリコア層の第１のマットが第１のバンク１ａ〜１ｈとして指定される。貫通電極は各バンク位置によって規定されており、各バンク間の干渉はなく、それぞれが独立して動作することができる。

右側のパリティー動作の場合にはメモリコア層３の１〜８層にさらに第９層としてパリティー層３−１追加されている。メモリコア層の１層〜８層はデータメモリ領域であり、９層はパリティー情報がストアされるパリティーメモリ領域である。第１層〜８層のメモリコア層３の第１のマットが第１のバンク１ａ〜１ｈとして指定される。第１層〜８層のメモリコア層３の第１のマットに対応するパリティー情報は第９層のパリティー層３−１の第２のマットにストアされる。

図３にはパリティー層３−１を備えた８バンク構成（左側）、１６バンク構成（右側）を示す。８バンク構成は図２の右側の構成と同じ構成である。１６バンク構成のメモリコア層３の１層〜８層はデータメモリ領域であり、９層のパリティー層３−１はパリティー情報がストアされるパリティーメモリ領域である。各メモリコア層は８バンク構成で同一であることから、８バンク構成の場合には各メモリコア層のマットをそのままバンクとする。１６バンク構成の場合には、奇数層のメモリコア層のマットをバンク１〜８、偶数層のメモリコア層のマットをバンク９〜１６とする。第１層〜８層のメモリコアの第１のマットに対応するパリティー情報は第９層第２のマットにストアされる。

これらのメモリコア層、バンクを指定するアドレス割付方法を図４に示す。図４にはメモリコア層３は１〜８層、パリティー層３−１は９層目で構成され、パリティー動作の８バンク構成を示す。メモリコア層３の層アドレス割付はロウアドレスのＭＳＢ側の３ビット（Ｘｍ、Ｘｍ−１、Ｘｍ−２）により指定される。パリティー層３−１の９層目はＩＦチップ層によりロウアドレスを読み替え指定される。

メモリコア層３のマットアドレスとして、バンクアドレスの３ビット（ＢＡ２，ＢＡ１，ＢＡ０）が割り付けられ、メモリコア層のマットがバンクとなる。パリティー層のマットはバンクアドレスの３ビット（ＢＡ２，ＢＡ１，ＢＡ０）のうちバンクアドレスのＬＳＢ（ＢＡ０）を反転したアドレスとする。バンクアドレスのＬＳＢ（ＢＡ０）を反転したアドレスを割り付けることで、パリティー情報の授受するときの他の層の干渉をなくす。このパリティー層のマット活性化は対応するマットと同時に活性化される。このため、バンクアドレスのＢＡ２，ＢＡ１が共通するバンクはインタラクティブ動作に制限する必要がある。メモリコア層のマットは積層メモリのバンクと対応することから、以下の説明ではバンク、マットを同意語として扱う。

パリティー層３−１においては、各メモリコア層の同一バンクに対するパリティー情報は１つのバンクにストアされる。したがってパリティー層の１つのマットはそれぞれ８つの領域（サブマット）に分割され、対応する各層の選択アドレス（Ｘｍ、Ｘｍ−１、Ｘｍ−２）によりその領域（サブマット）は定義される。例えば、メモリコア層の４層目（Ｘｍ＝０、Ｘｍ−１＝１、Ｘｍ−２＝１）の第７バンクのパリティー情報は、パリティー層の第８層目のマットの第４番（Ｘｍ＝０、Ｘｍ−１＝１、Ｘｍ−２＝１）目の領域（サブマット）にストアされる。このようにサブマットは各層の選択アドレス（Ｘｍ、Ｘｍ−１、Ｘｍ−２）により指定されることになる。

本発明の積層メモリは、外部端子との接続を行う外部端子（インターポーザー）層２と、複数の層からなるメモリコア層３と、ＩＦチップ層４から構成される。メモリコア層は同一構成とし、パリティー動作の場合にはパリティー用のパリティー層を追加する。アドレス割付としては、メモリコア層の層指定はロウアドレスのＭＳＢ側のビットを、バンク指定はバンクアドレスを割り付ける。各バンクはメモリコア層のマットに対応させる。パリティー層の層指定はＩＦチップ層により、バンク指定はＬＳＢを反転させたバンクアドレスによりパリティー層のマットに対応させる。パリティー情報がストアされるサブマット領域は、各メモリコア層の層指定アドレスに対応したアドレスが割り付けられる。これらのアドレス割付はＩＦチップ層により行われる。

このように貫通電極を備えた同一のメモリコア層を使用し、複数のメモリコア層３と、外部端子との接続を行うインターポーザー（外部端子）層２と、ＩＦチップ層４とを積層することで積層メモリを構成する。パリティー層３−１を追加することでパリティー動作に対応させる。ＩＦチップ層によりアドレス割付を最適化し、非パリティー動作とパリティー動作、さらに種々のバンク構成とする積層メモリが得られる。

実施例１として、図５〜図９を参照して説明する。本実施例は異なるメモリコア層の積層数に対するバンク数を一定にするアドレス割付方法を示す実施例である。実施形態においては、積層メモリの基本形態としてメモリコア層を８層として説明した。実施例１においては、このバリエーションとしてメモリコア層数（１，２，４，８層）が異なる場合につき説明する。図５に課題を示す従来法におけるバンク構成図、図６は８バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）、図７は１６バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）を示す。図８はプログラマブルアドレスデコーダによるマット選択方式のブロック図（Ａ），プログラマブルアドレスデコーダ６の回路図（Ｂ）、論理表（Ｃ）である。図９は比較回路によるマット選択方法のブロック図（Ａ）、比較回路の回路図（Ｂ）である。

まず従来例として、８バンク構成のメモリコア層を単純に積層した場合のバンク構成を図５に示す。メモリコア層が１層の場合には１〜８までの８バンク構成となる。２層の場合には１〜１６までの１６バンク構成となる。同様に４層の場合には１〜３２までの３２バンク構成、８層の場合には１〜６４までの６４バンク構成と、それぞれのメモリコア層のバンク数が加算されたバンク数となる。したがってメモリコア層の積層数により、独立に動作する積層メモリのバンク数が異なる。

全てのマットを独立動作させ、マット＝バンクという従来の手法では積層数に従ってバンク数が変わることになる。これは現状のＤＲＡＭ仕様との整合性が失われることになり問題となる。一般的なＤＲＡＭ仕様は４〜１６バンクと一定であり（大容量ＤＲＡＭではバンク数は８〜１６バンク）、積層メモリではこうした仕様への対応が必要となる。ここではメモリコア層数を２のべき乗としたが、それ以外の層数であってもよい。

図６には、積層メモリとして８バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）を示す。メモリコア層３が１，２，４，８層における８バンク構成の場合には、それぞれのメモリコア層３のマット１〜８を積層メモリのバンク１〜８とする。バンクは各メモリコア層のマットと一致することから、バンクはバンクアドレスＢＡ０，ＢＡ１，ＢＡ２により、各メモリコア層のマットをそれぞれ指定する。８バンク構成の場合には、バンクアドレスＢＡ３は使用されない。

各メモリコア層３の層指定はロウアドレスのＭＳＢ側にさらにアドレスビットを追加して指定する。メモリコア層が２層の場合にはアドレス１ビットをロウアドレスのＭＳＢに追加し、追加されたアドレス１ビットにより指定する。メモリコア層が４層の場合には、アドレス２ビットをロウアドレスのＭＳＢに追加し、追加されたアドレス２ビットにより指定する。メモリコア層が８層の場合には、アドレス３ビットをロウアドレスのＭＳＢに追加し、追加されたアドレス３ビットにより指定する。このようにメモリコア層はロウアドレスのＭＳＢ側にさらに追加されたアドレスにより指定する。

メモリコア層をロウアドレスのＭＳＢにさらに追加したアドレスビットにより指定し、各メモリコア層のバンクはバンクアドレスＢＡ０，ＢＡ１，ＢＡ２により指定する。このようにしてアドレス指定されたバンク構成を図６（Ｂ）に示す。このようにアドレスを割り付けることで各メモリコア層はすべて同一条件のアドレスで指定される。したがって各メモリコア層が平等にアドレス指定されることで、そのメモリコアの性能は配置された層の位置にかかわらずすべて同じ特性となり、層による性能差はない。

図７は１６バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）を示す。１６バンク構成の場合には、メモリコア層のマット数８マットと積層メモリのバンク数１６バンクとは一致しない。そのために、半数のメモリコア層のマット１〜８マットを９〜１６バンクと読み替える必要がある。ここでは奇数層のメモリコア層のマットを１〜８バンク、偶数層のメモリコア層のマットを９〜１６バンクとして、アドレスを読み替え変換する。この奇数／偶数層のメモリコア層の指定をバンクアドレスＢＡ３により行う。バンクアドレスＢＡ３は層の指定アドレスであるとともに、バンクアドレスを指定するアドレスとする。

バンクアドレスＢＡ３により、奇数層目のマット１〜８はバンク１〜８バンクとして割り付けられる。偶数層目のマット１〜８は、それぞれ８が加算されバンク９〜１６バンクとして割り付けられる。メモリコア層内のマットはバンクアドレスＢＡ０、ＢＡ１，ＢＡ２によりバンク指定する。このようにしてアドレス指定されたバンク構成を図７（Ｂ）に示す。

さらに各メモリコア層の層指定はバンクアドレスＢＡ３と、ロウアドレスのＭＳＢ側にさらにアドレスビットを追加して指定する。メモリコア層が２層の場合にはバンクアドレスＢＡ３により指定する。メモリコア層が４層の場合には、アドレス１ビットをロウアドレスのＭＳＢに追加し、追加されたアドレス１ビットとバンクアドレスＢＡ３とで指定する。メモリコア層が８層の場合には、アドレス２ビットをロウアドレスのＭＳＢに追加し、追加されたアドレス２ビットとバンクアドレスＢＡ３とで指定する。メモリコア層を指定するアドレス割付は、バンクアドレスＢＡ３と、ロウアドレスのＭＳＢ側にさらに追加されたアドレスビットを指定する。

アドレス割付として、メモリコア層にはバンクアドレスビットＢＡ３とロウアドレスのＭＳＢにさらに追加したアドレスビットを割り付ける。さらにバンクに対してはバンクアドレスを割り付けることで各メモリコア層はすべて同一条件のアドレスで指定される。したがって各メモリコア層が平等にアドレス指定されることで、そのメモリコアの性能は配置された層の位置にかかわらずすべて同じ特性となり、層による性能差はない。

いままではマットの順に、規則的にバンクを割り付けた実施例を説明した。しかし、マットとバンクを自由に割り付けることも可能であり、これらのフレキシブルなバンク構成方式を図８，９に示す。図８にはプログラマブルアドレスデコーダによるマット選択方式、図９には比較回路によるマット選択方法を示す。図８，９においては１６バンク構成とし、アドレスビットとしては４ビットが必要となる。

プログラマブルアドレスデコーダによるマット選択方式においては、メモリコア層３は複数の貫通電極５と、それぞれのマットを選択するプログラマブルアドレスデコーダ６がそれぞれ備えられている。プログラマブルアドレスデコーダ６には貫通電極５からバンクアドレス無効信号Ａと、バンクアドレス信号Ｂと、バンクアドレス反転信号Ｃとが入力される。プログラマブルアドレスデコーダ６の回路図を図８（Ｂ）に、その論理表を図８（Ｃ）に示す。

バンクアドレス信号Ｂは、各チップ、各マットに共通のアドレスを供給される。バンクアドレス無効信号Ａと、バンクアドレス反転信号Ｃとは、イニシャライズ時に各マットに入力される。イニシャライズ時にセレクタ７はアドレス反転信号Ｃにより、アドレス無効信号ＡとバンクアドレスＢとの切り替えを設定する。この初期設定により、セレクタ７の出力節点Ｎ１の電位が設定され、エクスクルーシブＯＲ回路８に入力される。

エクスクルーシブＯＲ回路８は節点Ｎ１，Ｎ２との一致、不一致を判定し、出力する。アドレスの非反転時には入力されるバンクアドレスＢ（ｎ）、アドレスの反転時にはバンクアドレスＢの反転ｎｏｔＢ（ｎ）、無効時にはロウレベル“０”をＡＮＤ回路９に出力する。ＡＮＤ回路９からマット活性化信号Ｄが出力される。ここではバンクアドレスＢ（ｎ）は、バンクアドレスＢを各ビット単位に表す符号とする。ここでバンクアドレスＢとはバンクアドレスＢＡ０〜３である。

論理表に示すように、バンクアドレスＢのビット毎に、アドレス反転信号Ｃとアドレス無効信号Ａとで、バンクアドレスＢの非反転、反転、無効を指定できる。バンクアドレスＢをビット単位に非反転、反転、無効を指定することでマットを自由に選択できる。例えば５番目のバンクとして、奇数層の第３番目のマットを指定する。このとき入力されるバンクアドレスＢは（０、１、０、０）であり、図８（Ｂ）に示すデコーダ回路の上側からビット順に入力するとする。奇数層の第３番目のマットをイニシャライズ時に節点Ｎ１を反転、非反転、反転、反転（１、０、１、１）と設定する。入力されるバンクアドレスＢは（０、１、０、０）であり、節点３の出力はすべてハイレベルとなり、奇数層の第３番目のマットが選択され活性化される。他のマットは節点３のいずれかの出力がロウレベルとなり、活性化させない。この選択方法により自由なマット選択が可能となり、フレキシブルなバンク構成が実現できる。

図９の比較回路によるマット選択方式においては、メモリコア層３は複数の信号用貫通電極５と、それぞれのマットを選択する比較回路１０が備えられている。比較回路１０には貫通電極５から各層の各マットに共通の層アドレス信号Ｅと、層選択アドレス信号Ｆと、マット選択信号Ｇとが入力される。比較回路１０の回路図を図９（Ｂ）に示す。

それぞれのエクスクルーシブＮＯＲ回路１１には層アドレス信号Ｅと、層選択アドレス信号Ｆとが入力される。層アドレス信号Ｅと層選択アドレス信号Ｆの一致／不一致が判断され、ＡＮＤ回路１２に出力する。ＡＮＤ回路１２には、マット選択信号Ｇがさらに入力され、マット活性化信号Ｄが出力される。層アドレス信号Ｅと、層選択アドレス信号Ｆが一致し、マット選択信号Ｇがハイレベルのときに、マット活性化信号Ｄが活性化され、層内のマットが選択される。層アドレス信号Ｅはイニシャライズ時に指定される。メモリコア層の選択を層アドレスで行い、各マット内のマット選択をマット選択信号Ｇで行う。この選択方法により自由なマット選択が可能となり、フレキシブルなバンク構成が実現できる。

本実施例の積層メモリは、複数の同一構成のメモリコア層を積層し、一定のバンク数になるようにアドレス設定する。アドレス設定によりメモリコア層のマットを積層メモリのバンクとしてフレキシブルに指定選択することができる。そのため積層メモリのバンク数は任意の一定バンク数を実現できる。メモリコア層をロウアドレスに追加した上位アドレスと、上位バンクアドレスとにより層指定する。さらにバンクアドレスはバンクアドレス信号によりメモリコア層のマットを設定する。さらにプログラマブルアドレスデコーダや比較回路により、さらにフレキシブルにバンク指定することができる。任意数のメモリコア層を備え、そのメモリコア層のマットを積層メモリのバンクとしてフレキシブルに設定することができる一定のバンク数を備えた積層メモリが得られる。

実施例２として、図１０を用いて説明する。本実施例は積層メモリにおけるリフレッシュ制御に関する実施例である。図１０に積層メモリの構成図（Ａ），リフレッシュカウンタ２系列の場合におけるリフレッシュされるバンクのグループ構成図（Ｂ）、リフレッシュカウンタ４系列の場合におけるリフレッシュされるバンクのグループ構成図（Ｃ）を示す。

積層メモリはインターポーザー２と、複数のメモリコア層３と、ＩＦチップ４から構成され、各層は貫通電極により接続されている。この積層メモリのリフレッシュ制御は、ＩＦチップ４により行われる。ＩＦチップ４にリフレッシュカウンタを設けリフレッシュ制御する。リフレッシュカウンタを２系列設置した場合には、バンクアドレスＢＡのＭＳＢ１ビットでバンク１〜４、５〜８と２つのグループとし、図１０（Ｂ）に示すようにグループ毎にリフレッシュする。またリフレッシュカウンタを４系列設置した場合には、バンクアドレスＢＡのＭＳＢ２ビットでバンク１〜２、３〜４、５〜６、７〜８と４つのグループとし図１０（ｃ）に示すように、グループ毎にリフレッシュする。

オートリフレッシュの場合はこのグループ単位にリフレッシュを実施する。データがストアされたバンクと対応するパリティー層のバンクは同じグループ内とする。その他のリフレッシュにおいても同様に適用できる。また各メモリコア層のパワーダウン状態はＩＦチップ４からの信号により設定及び解除される。パワーダウン状態におけるセルフリフレッシュの場合は、ＩＦチップ４が全層制御する。

本実施例においては、ＩＦチップにリフレッシュカウンタを設け、グループ化したバンクをリフレッシュする。バンクの選択はバンクアドレスにより自由に選択できることから、リフレッシュカウンタにより自動的にリフレッシュできる積層メモリが得られる。

以上本願発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その趣旨を逸脱しない範囲で種々変更して実施することが可能であり、本願に含まれることはいうまでもない。

本発明の積層メモリの全体構成図である。 非パリティー動作、パリティー動作による積層メモリのバンク構成の説明図である。 パリティー動作における積層メモリの８バンク、１６バンク構成の説明図である。 積層メモリにおけるバンク選択、層選択のアドレス割付図である。 従来法におけるバンク構成図である。 ８バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）である。 １６バンク構成における層及びバンクを指定するアドレス割付図（Ａ）、そのバンク構成図（Ｂ）である。 プログラマブルアドレスデコーダによるマット選択方式のブロック図（Ａ），プログラマブルアドレスデコーダ６の回路図（Ｂ）、論理表（Ｃ）である。 比較回路によるマット選択方法のブロック図（Ａ）、比較回路の回路図（Ｂ）である。 リフレッシュ制御方式を説明するための積層メモリの構成図（Ａ），カウンター２系列におけるバンク構成図（Ｂ）、カウンター４系列におけるバンク構成図（Ｃ）である。

符号の説明

１ 半導体メモリ
２ 外部端子（インターポーザ）
３ メモリコア層
３−１ メモリコア層（パリティー層）
４ 入出力回路（ＩＦチップ）
５ 貫通電極
６ プログラマブルアドレスデコーダ
７ セレクタ
８ エクスクルーシブＯＲ回路
９、１２ ＡＮＤ回路
１０ 比較回路
１１ エクスクルーシブＮＯＲ回路
Ａ バンクアドレス無効信号
Ｂ バンクアドレス
Ｃ バンクアドレス反転信号
Ｄ マット活性化信号
Ｅ 層アドレス信号
Ｆ 層選択アドレス信号
Ｇ マット選択信号
Ｎ１，Ｎ２、Ｎ３ 節点

Claims (18)

1. 複数の貫通電極を有する複数のメモリコア層と、
   複数の電極を有するインタフェースチップと、を備え、
   積層された各層の接続はそれぞれの層を接続する貫通電極により行われ、
   前記複数のメモリコア層のそれぞれは、それぞれが複数のメモリセルを有する複数のメモリバンクを含み、
   前記インタフェースチップは、バンクアドレス情報を生成し、前記複数のメモリコア層の複数のバンクに共通する前記バンクアドレス情報を、個々のメモリコア層に属するメモリバンクを指定するために前記複数の貫通電極を介して前記複数のメモリコア層に出力し、
   前記インタフェースチップはさらに、ロウアドレス情報を生成し、前記複数のメモリコア層に共通する前記ロウアドレス情報を前記複数の貫通電極を介して出力し、前記ロウアドレス情報は、上位側ビットと下位側ビットと、前記上位側ビットに属し、前記複数のメモリコア層の１つを選択するために層選択情報として割り付けられた１以上のビットと、を有し、よって、前記複数のメモリコア層のうち少なくとも２つのメモリコア層がそれぞれ有する複数のバンクのそれぞれは、前記バンクアドレス情報及び前記層選択情報で定義された同一のバンク番号が付与され、
   前記インタフェースチップは、前記バンクアドレス情報および前記層選択情報によって指定された前記複数のメモリバンクに含まれ、前記ロウアドレス情報の前記上位側ビットに属する前記１以上のビットで選択された前記複数のメモリコア層の１つのメモリコア層に属するメモリバンクを指定する、ことを特徴とする積層メモリ。
2. 前記複数のメモリコア層は、互いに同じ数のメモリコア層を含み、各々が少なくとも前記複数のメモリコア層の１つ以上を含む複数のグループに割り当てられ、
   前記ロウアドレス情報の前記上位側ビットは複数のビットを含み、
   前記インタフェースチップは、前記層選択情報の一部である前記ロウアドレス情報の上位側ビットの一部を前記バンクアドレス情報の一部として割り付け、
   前記インタフェースチップは、前記バンクアドレス情報の一部によって指定された前記複数のグループのうち、１つのグループに含まれる複数のメモリバンクの１つを選択し、
   前記インタフェースチップは、さらに、前記層選択情報の残りの一部である前記ロウアドレス情報の上位側ビットの残りの部分によって前記複数のグループの１つを選択する、
   ことを特徴とする請求項１に記載の積層メモリ。
3. 前記複数のメモリコア層の１つと同じ構造を有するパリティ層をさらに有し、前記パリティ層と前記複数のメモリコア層は互いに積層され、
   積層された前記パリティ層と前記複数のメモリコア層はそれぞれの層を貫通する貫通電極により接続され、
   前記パリティ層は、各々が複数のメモリセルを有する複数のメモリバンクを有し、
   前記インタフェースチップは、前記複数のメモリコア層と前記パリティ層にそれぞれ含まれる複数のメモリバンクを指定するための、前記複数のメモリコア層とパリティ層に共通した前記バンクアドレス情報を、前記貫通電極を介して出力し、
   前記パリティ層は、前記バンクアドレス情報の一部を反転し、かつ、前記複数のメモリコア層が選択したメモリバンクとは異なる前記パリティ層が含む複数のメモリバンクから１つのメモリバンクを選択し、
   前記パリティ層の１つのメモリバンクは、前記バンクアドレス情報の一部を反転した情報を含むバンクアドレス情報によって指定され、
   前記パリティ層は、前記層選択情報である前記ロウアドレス情報の上位側ビットによらず、選択された前記複数のメモリコア層の１つの動作と共に動作する、ことを特徴とする請求項１に記載の積層メモリ。
4. 前記パリティ層の前記複数のメモリバンクのそれぞれは複数のサブマットを有し、前記複数のサブマットは前記ロウアドレス情報の上位側ビットに割り付けられる、ことを特徴とする請求項３に記載の積層メモリ。
5. 前記複数のメモリコア層のそれぞれは、さらに、前記バンクアドレス情報が指定する前記複数のメモリバンクの組み合わせを選択するプログラマブルアドレスデコーダを有する、ことを特徴とする請求項１に記載の積層メモリ。
6. 前記プログラマブルアドレスデコーダは、
   第１および第２の入力ノードを有するセレクタと、第３および第４の入力ノードを有する論理ゲートと、を有し、
   前記バンクアドレス情報が前記第１の入力ノードに入力され、
   前記バンクアドレス情報を無効にするアドレス無効信号が前記第２の入力ノードに入力され、
   前記バンクアドレス情報が前記第３の入力ノードに入力され、
   前記セレクタの出力ノードが前記第４の入力ノードに接続される、ことを特徴とする請求項５に記載の積層メモリ。
7. 前記複数のメモリコア層のそれぞれは、
   前記複数のメモリコア層をそれぞれ定義する層アドレス情報と、前記層選択情報である前記ロウアドレス情報の上位側ビットと、を比較する比較回路を有する、ことを特徴とする請求項１に記載の積層メモリ。
8. 前記比較回路は、
   第１の論理ゲートと第２の論理ゲートを有し、
   前記第１の論理ゲートは、前記層アドレス情報と前記上位側ビットを比較し、
   前記第２の論理ゲートには、前記複数のメモリバンクの１つを選択するマット選択信号と、前記第１の論理ゲートの出力ノードの信号と、が供給される、ことを特徴とする請求項７に記載の積層メモリ。
9. 前記インタフェースチップはさらに、複数のリフレッシュカウンタを有し、
   前記複数のメモリコア層がそれぞれ含む複数のメモリバンクは、前記複数のリフレッシュカウンタの数に対応する複数のリフレッシュグループによって定義され、
   前記複数のリフレッシュグループの個々のリフレッシュは、前記複数のリフレッシュカウンタによってそれぞれ制御される、ことを特徴とする請求項１に記載の積層メモリ。
10. 前記複数のメモリコア層の１つと同じ構造を有するパリティ層をさらに有し、
    積層された前記パリティ層と前記複数のメモリコア層はそれぞれの層を貫通する貫通電極により接続され、
    前記パリティ層は、複数のメモリバンクを有し、
    前記パリティ層の複数のメモリバンクは、前記複数のリフレッシュカウンタの数に対応する複数のリフレッシュグループによって定義され、
    前記パリティ層の複数のリフレッシュグループは、前記複数のメモリコア層の複数のリフレッシュグループにそれぞれ対応する、ことを特徴とする請求項９記載の積層メモリ。
11. 前記複数のメモリコア層の１つと同じ構造を有するパリティ層をさらに有し、
    積層された前記パリティ層と前記複数のメモリコア層はそれぞれの層を貫通する貫通電極により接続され、
    前記パリティ層は、前記複数のメモリコア層の１つが有する前記複数の貫通電極にそれぞれ接続された複数の貫通電極を有し、
    前記パリティ層は、さらに、各々が複数のメモリセルを有する複数のメモリバンクを有し、
    前記インタフェースチップは、前記複数のメモリコア層と前記パリティ層にそれぞれ含まれる複数のメモリバンクを指定するための、前記複数のメモリコア層とパリティ層に共通する前記バンクアドレス情報を、前記貫通電極を介して出力し、
    前記パリティ層は、前記バンクアドレス情報の一部を反転し、かつ、前記複数のメモリコア層が選択したメモリバンクとは異なる前記パリティ層が含む複数のメモリバンクから１つのメモリバンクを選択し、
    前記パリティ層の１つのメモリバンクは、前記バンクアドレス情報の一部を反転した情報を含むバンクアドレス情報によって指定され、
    前記パリティ層は、前記層選択情報である前記ロウアドレス情報の上位側ビットによらず、選択された前記複数のメモリコア層の１つの動作と共に動作する、ことを特徴とする請求項２に記載の積層メモリ。
12. 前記パリティ層の前記複数のメモリバンクのそれぞれは複数のサブマットを有し、前記複数のサブマットは前記ロウアドレス情報の上位側ビットに割り付けられる、ことを特徴とする請求項１１に記載の積層メモリ。
13. 前記複数のメモリコア層のそれぞれは、さらに、前記バンクアドレス情報が指定する前記複数のメモリバンクの組み合わせを選択するプログラマブルアドレスデコーダを有する、ことを特徴とする請求項２記載の積層メモリ。
14. 前記プログラマブルアドレスデコーダは、
    第１および第２の入力ノードを有するセレクタと、第３および第４の入力ノードを有する論理ゲートを有し、
    前記バンクアドレス情報が前記第１の入力ノードに入力され、
    前記バンクアドレス情報を無効にするアドレス無効信号が前記第２の入力ノードに入力され、
    前記バンクアドレス情報が前記第３の入力ノードに入力され、
    前記セレクタの出力ノードが前記第４の入力ノードに接続される、ことを特徴とする請求項１３記載の積層メモリ。
15. 前記複数のメモリコア層のそれぞれは、
    前記複数のメモリコア層をそれぞれ定義する層アドレス情報と、前記層選択情報である前記ロウアドレス情報の上位側ビットと、を比較する比較回路を有する、ことを特徴とする請求項２記載の積層メモリ。
16. 前記比較回路は、第１の論理ゲートと第２の論理ゲートを有し、
    前記第１の論理ゲートは前記上位側ビットと前記層アドレス情報とを比較し、
    前記第２の論理ゲートには、前記複数のメモリバンクの１つを選択するマット選択信号と、前記第１の論理ゲートの出力信号と、が入力される、ことを特徴とする請求項１５記載の積層メモリ。
17. 前記インタフェースチップは複数のリフレッシュカウンタを有し、
    前記複数のメモリコア層がそれぞれ含む複数のメモリバンクは、前記複数のリフレッシュカウンタの数に対応する複数のリフレッシュグループによって定義され、
    前記複数のリフレッシュグループの個々のリフレッシュは、前記複数のリフレッシュカウンタによってそれぞれ制御される、ことを特徴とする請求項２記載の積層メモリ。
18. 前記複数のメモリコア層の１つと同じ構造を有するパリティ層をさらに有し、
    積層された前記パリティ層と前記複数のメモリコア層はそれぞれの層を貫通する貫通電極により接続され、
    前記パリティ層は複数のメモリバンクを有し、
    前記パリティ層の複数メモリバンクは、前記複数のリフレッシュカウンタの数に対応した複数のリフレッシュグループによって定義され、
    前記パリティ層の複数のリフレッシュグループは、前記複数のメモリコア層の複数のリフレッシュグループにそれぞれ対応する、ことを特徴とする請求項１７記載の積層メモリ。

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