JP2007140948A - 積層メモリ - Google Patents
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Abstract
【解決手段】 積層メモリをメモリコア層、インターポーザー、IFチップから構成する。同一構成のメモリコア層を積層することで非パリティー動作とパリティー動作の双方への対応が可能となる。さらにロウアドレス、バンクアドレスの割付によりメモリコア層の積層数に依存しないバンク指定ができる。さらにIFチップにリフレッシュカウンタを備え、積層メモリのリフレッシュ制御を行う。この構成により貫通電極を備えたメモリコア層を積層した積層メモリが得られる。
【選択図】 図1
Description
2 外部端子(インターポーザ)
3 メモリコア層
3−1 メモリコア層(パリティー層)
4 入出力回路(IFチップ)
5 貫通電極
6 プログラマブルアドレスデコーダ
7 セレクタ
8 エクスクルーシブOR回路
9、12 AND回路
10 比較回路
11 エクスクルーシブNOR回路
A バンクアドレス無効信号
B バンクアドレス
C バンクアドレス反転信号
D マット活性化信号
E 層アドレス信号
F 層選択アドレス信号
G マット選択信号
N1,N2、N3 節点
Claims (12)
- 積層メモリにおいて、貫通電極を有するメモリコア層とインタフェースチップを備え、パリティー層の有無によりパリティー動作または非パリティー動作することを特徴とする積層メモリ。
- 前記メモリコア層と前記パリティー層は同一構成のメモリセルアレイとその周辺回路を備え、メモリ入出力回路は前記インタフェースチップに搭載され、外部端子はインターポーザーに搭載され、貫通電極により各層は接続されたことを特徴とする請求項1に記載の積層メモリ。
- 前記メモリコア層の層指定をロウアドレスの上位側ビットにより行うことを特徴とする請求項2に記載の積層メモリ。
- 前記積層メモリのバンク指定をバンクアドレスにより行い、前記メモリコア層のマットに対応させることで前記メモリコア層の積層数にかかわらずバンク数を一定にすることを特徴とする請求項3に記載の積層メモリ。
- 前記パリティー層の層指定を前記インタフェースチップからのアドレス信号により行うこと特徴とする請求項2に記載の積層メモリ。
- 前記パリティー層のバンク指定をバンクアドレスの上位ビットと、反転させたバンクアドレスの最下位ビットとで行うことを特徴とする請求項5に記載の積層メモリ。
- 前記メモリコア層の特定バンクのパリティー情報は、前記パリティー層の1つのマット内のサブマットにストアされることを特徴とする請求項6に記載の積層メモリ。
- 前記サブマットは、前記メモリコア層を層指定するロウアドレスにより指定されることを特徴とする請求項7に記載の積層メモリ。
- 前記メモリコア層の層指定を、ロウアドレスの上位側ビットとバンクアドレスの最上位ビットにより行うことを特徴とする請求項2に記載の積層メモリ。
- 前記積層メモリのバンク指定を、前記メモリコア層のマット毎にバンクアドレスの各ビットを非反転、反転、無効を指定し、入力されるバンクアドレスとの一致/不一致を判定して行うことを特徴とする請求項2に記載の積層メモリ。
- 層アドレスと層選択アドレスとを比較して前記メモリコアの層指定を行い、前記インタフェースチップからのマット選択信号により層指定されたメモリコア層のマットを前記積層メモリのバンクとして指定することを特徴とする請求項2に記載の積層メモリ。
- 前記インタフェースチップにリフレッシュカウンタを備え、前記メモリコア層のバンクをグルーピングしたグループ毎にリフレッシュすることを特徴とする請求項2に記載の積層メモリ。
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