JP2022164244A - メモリアクセス制御装置 - Google Patents

Abstract

【課題】データの並列度およびストライドに依存せずにメモリから１サイクルでデータを読み出すメモリアクセス制御装置を提供する。【解決手段】システム１００は、メモリアクセス制御装置としてのＦＰＧＡ４００を含む。ＦＰＧＡは、アドレスが順に割り当てられ、データが読み書きされる複数のメモリに対するアクセスを制御するアクセス制御部（書き込み制御部５２、読み出し制御部５４）と、アクセスに使用するメモリの数と、１回のアクセスでデータを読み出すメモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにしたがって、所定数のメモリからデータを１サイクルで読み出し可能な、アクセス制御部とメモリとの間の読み出し経路を決定する決定部６２と、決定部が決定した読み出し経路にしたがって、アクセス制御部とメモリとの接続経路を再構成する再構成部６４と、を備える。【選択図】図１

Description

本発明は、メモリアクセス制御装置に関する。

近時、画像処理等のデータ処理は、深層学習等のＡＩ（Artificial Intelligence）技術を活用することで、高速かつ高精度に実施可能になってきている。これに伴い、演算を並列かつ高速に実施するハードウェアアクセラレータ等が求められている。例えば、アドレスが順次に割り当てられ互いに隣接する画素ブロックのデータを別々の外部メモリに記憶することで、並列する複数の画素データのアクセスが同一サイクルで実施可能になる（例えば、特許文献１参照）。また、画像処理用メモリにおいて、複数のメモリブロックのＹデコーダを独立に設け、メモリブロックを独立に制御可能にすることで、水平方向または垂直方向に間引いた画素データを高速に読み出すことが可能になる（例えば、特許文献２参照）。

しかしながら、画像処理等に使用するデータのメモリからの読み出しでは、１回のアクセスで読み出すデータの数を示すデータの並列度と、データの読み出し間隔を示すストライドとが画像処理に応じて変更される場合がある。そして、あるデータの並列度またはあるストライドによりメモリから１サイクルでデータが読み出せる場合にも、別の並列度または別のストライドでは、メモリから１サイクルでデータが読み出せない場合がある。

開示の技術は、データの並列度およびストライドに依存せずにメモリから１サイクルでデータを読み出すことを目的とする。

上記技術的課題を解決するため、本発明の一形態のメモリアクセス制御装置は、アドレスが順に割り当てられ、データが読み書きされる複数のメモリに対するアクセスを制御するアクセス制御部と、アクセスに使用する前記メモリの数と、１回のアクセスでデータを読み出す前記メモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにしたがって、所定数の前記メモリからデータを１サイクルで読み出し可能な、前記アクセス制御部と前記メモリとの間の読み出し経路を決定する決定部と、前記決定部が決定した読み出し経路にしたがって、前記アクセス制御部と前記メモリとの接続経路を再構成する再構成部と、備えることを特徴とする。

データの並列度およびストライドに依存せずにメモリから１サイクルでデータを読み出すことができる。

本発明の第１の実施形態に係るメモリアクセス制御装置を含むシステムの一例を示すブロック図である。 ストライドの変化による画素データの読み出しの例を示す説明図である。 データの並列度およびストライドの組み合わせによる読み出しデータの違いの例を示す説明図である。 並列度２の場合のＳＲＡＭ数およびストライドとアクセスに掛かるサイクル数との関係を示す説明図である。 並列度３の場合のＳＲＡＭ数およびストライドとアクセスに掛かるサイクル数との関係を示す説明図である。 データの並列度、ＳＲＡＭ数およびストライドとアクセスサイクル数との関係を示す説明図である。 本発明の第２の実施形態に係るメモリアクセス制御装置を含むシステムの一例を示すブロック図である。

以下、図面を参照して実施の形態の説明を行う。以下では、信号等の情報が伝達される信号線には、信号名と同じ符号を使用する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

（第１の実施形態）
図１は、本発明の第１の実施形態に係るメモリアクセス制御装置を含むシステムの一例を示すブロック図である。図１に示すシステム１００は、制御基板２００およびオプション基板３００を有する。例えば、制御基板２００は、システム１００の全体の動作を制御するＣＰＵ２０を有する。オプション基板３００は、メモリアクセス制御装置として機能するＦＰＧＡ（Field-Programmable Gate Array）４００およびメモリの一例である複数のＳＲＡＭ（Static Random Access Memory）３０を有する。

例えば、システム１００は、コピー機能、プリンタ機能、スキャナ機能、ファクス機能を有するＭＦＰ（Multi-Function Peripheral）であり、オプション基板３００は、画像処理に使用される。あるいは、システム１００は、画像処理を実施する画像処理装置でもよく、深層学習を実施するサーバでもよい。

ＦＰＧＡ４００は、メモリコントローラ５００および再構成制御部６００を有する。メモリコントローラ５００は、メモリインタフェース（Ｉ／Ｆ）部５０、書き込み制御部５２、読み出し制御部５４および接続インタフェース（Ｉ／Ｆ）部５６を有する。再構成制御部６００は、パラメータレジスタ６０、決定部６２および再構成部６４を有する。書き込み制御部５２および読み出し制御部５４は、複数のＳＲＡＭ３０に対するアクセスを制御するアクセス制御部の一例である。

メモリコントローラ５００は、再構成部６４により回路の再構成が可能である。メモリインタフェース部５０は、ＣＰＵ２０からのＳＲＡＭ３０のアクセス要求を受け付ける。アクセス要求は、書き込みデータを含む書き込みアクセス要求または読み出しアクセス要求のいずれかである。書き込みアクセス要求および読み出しアクセス要求は、アクセス対象のアドレスと、アクセス種別（書き込みまたは読み出し）とを含む。なお、アクセス要求は、複数のアドレスを含むパケットとしてＣＰＵ２０からメモリインタフェース部５０に供給されてもよい。

メモリインタフェース部５０は、書き込みアクセス要求を受けた場合、書き込みアドレスと書き込みデータとを含む書き込みアクセス要求を書き込み制御部５２に出力する。書き込み制御部５２は、書き込みアクセス要求に基づいて、ＳＲＡＭ３０に書き込み動作を実行させる書き込みコマンドを生成し、生成した書き込みコマンドを接続インタフェース部５６に出力する。例えば、書き込みコマンドは、アクティブレベルのライトイネーブル信号、書き込みアドレスおよび書き込みデータを含む。

なお、接続インタフェース部５６は、読み出しデータの間引きの程度を示すストライドと読み出しデータの並列度とに応じて、ＣＰＵ２０が最小のサイクル数でデータを読み出させるように、回路が予めプログラム（再構成）される。読み出しデータのストライドおよび並列度については、図２以降で説明される。

接続インタフェース部５６は、書き込みアドレスに応じて、アクセス対象のＳＲＡＭ３０を選択するチップセレクト信号を生成する。接続インタフェース部５６は、生成したチップセレクト信号とともに、アクティブレベルのライトイネーブル信号、書き込みアドレスおよび書き込みデータを、所定のタイミングでＳＲＡＭ３０に出力する。そして、チップセレクト信号により選択されたＳＲＡＭ３０の所定のアドレスに書き込みデータが書き込まれる。

一方、メモリインタフェース部５０は、読み出しアクセス要求を受けた場合、読み出しアドレスを含む読み出しアクセス要求を読み出し制御部５４に出力する。読み出し制御部５４は、読み出しアクセス要求に基づいて、ＳＲＡＭ３０に読み出し動作を実行させる読み出しコマンドを生成し、生成した読み出しコマンドを接続インタフェース部５６に出力する。例えば、読み出しコマンドは、インアクティブレベルのライトイネーブル信号および読み出しアドレスを含む。

接続インタフェース部５６は、読み出しアドレスに応じて、アクセス対象のＳＲＡＭ３０を選択するチップセレクト信号を生成する。接続インタフェース部５６は、生成したチップセレクト信号とともに、インアクティブレベルのライトイネーブル信号および読み出しアドレスを、所定のタイミングでＳＲＡＭ３０に出力する。そして、チップセレクト信号により選択されたＳＲＡＭ３０の所定のアドレスに保持されたデータが読み出しデータとしてＳＲＡＭ３０から出力される。

接続インタフェース部５６は、ＳＲＡＭ３０から出力される読み出しデータを読み出し制御部５４に出力する。読み出し制御部５４は、読み出し制御部５４から受信した読み出しデータをメモリインタフェース部５０に出力する。そして、メモリインタフェース部５０は、読み出しデータを読み出しアクセス要求の応答としてＣＰＵ２０に出力する。

再構成制御部６００において、パラメータレジスタ６０は、ＣＰＵ２０から受信するＳＲＡＭ３０のアクセスに関するパラメータを保持する。例えば、ＳＲＡＭ３０のアクセスに関するパラメータは、アクセスに使用するＳＲＡＭ３０の数、ストライドおよび並列度である。あるいは、ＳＲＡＭ３０のアクセスに関するパラメータは、アクセスに使用するＳＲＡＭ３０の数、ストライドおよび並列度を示す動作モード情報でもよい。なお、パラメータレジスタ６０に格納されるパラメータは、使用するＳＲＡＭ３０の数を含まなくてもよい。以下では、使用するＳＲＡＭ３０の数または並列（同時）にアクセスするＳＲＡＭ３０の数は、ＳＲＡＭ数とも称される。

決定部６２は、パラメータレジスタ６０に保持されたパラメータに基づいて、１サイクルでＳＲＡＭ３０からデータを読み出せる接続インタフェース部５６の回路構成を決定する。なお、決定部６２は、接続インタフェース部５６の回路構成とともに、書き込み制御部５２および読み出し制御部５４の回路構成を決定してもよい。

再構成部６４は、決定部６２により決定された回路構成に基づいて、接続インタフェース部５６の回路を再構成し、または、接続インタフェース部５６、書き込み制御部５２および読み出し制御部５４の回路を再構成する。例えば、再構成部６４は、ＦＰＧＡ４００内の接続インタフェース部５６を構成する領域に配置されているルックアップテーブルに回路情報を書き込む。

なお、ＣＰＵ２０は、並列度およびストライドの組み合わせを変更する場合、変更する組み合わせに応じてパラメータレジスタ６０を書き換えてもよい。この場合、決定部６２Ａは、新たに設定されたパラメータに基づいて、接続インタフェース部５６等の回路構成を決定する。

また、オプション基板３００に回路情報を保持する不揮発性の記憶部が搭載される場合、再構成部６４は、決定部６２が決定した回路構成を実現する回路情報を不揮発性の記憶部に格納してもよい。そして、例えば、オプション基板３００の電源の再投入に基づいて、記憶部に記憶された回路情報をＦＰＧＡ４００に転送することで、接続インタフェース部５６等が再構成されてもよい。

図２は、ストライドの変化による画素データの読み出しの例を示す説明図である。図２は、説明を分かりやすくするために、縦８画素、横８画素の６４個の画素データの例が示される。また、画素データは３画素単位で並列にアクセスされるとする（並列度＝３）。画素のマトリックスに示す数字は、画素番号および画素データが格納されるＳＲＡＭ３０のメモリアドレスを示す。また、１回の読み出しアクセスに使用されるＳＲＡＭ数は、並列度以上であるとする。例えば、図２に示す画素データの読み出し方法は、画像処理において、画素データの畳み込み演算を実行する場合に使用される。

ストライドは、画素データの読み出し間隔を示し、画素データの飛ばし数を示す。ストライドが０の場合、画素データは飛ばされない。このため、３つのアクセスサイクルにより、画素データ１、２、３、画素データ９、１０、１１および画素データ１７、１８、１９が順に３つのＳＲＡＭ３０から並列に読み出される。

ストライドが１の場合、１つおきに画素データが読み出される。このため、３つのアクセスサイクルにより、画素データ１、３、５、画素データ１７、１９、２１および画素データ３３、３５、３７が順に３つのＳＲＡＭ３０から並列に読み出される。ストライドが２の場合、２つおきに画素データが読み出される。このため、３つのアクセスサイクルにより、画素データ１、４、７、画素データ２５、２８、３１および画素データ４９、５２、５５が順に３つのＳＲＡＭ３０から並列に読み出される。

図３は、データの並列度およびストライドの組み合わせによる読み出しデータの違いの例を示す説明図である。図３では、２並列と３並列とについて、ストライドが１から３の場合が示される。また、図３では、図２と異なり、ストライドに応じてアドレスが規則的に増加される例が示される。

並列度に対応する複数のデータをクロックＣＬＫの１サイクルで読み出すためには、並列に読み出すデータが、互いに異なるＳＲＡＭ３０に記憶されている必要がある。例えば、２並列でストライド１の場合、データ１、３は別のＳＲＡＭ３０に記憶されなくてはならない。データ１、３が同じＳＲＡＭ３０に記憶されている場合、データ１、３の読み出しに２サイクル必要である。また、３並列でストライド２の場合、データ１、４、７は別のＳＲＡＭ３０に記憶されなくてはならない。データ１、４、７の少なくとも２つが同じＳＲＡＭ３０に記憶されている場合、データ１、４、７の読み出しに２サイクル以上必要である。

図４は、並列度２の場合のＳＲＡＭ数およびストライドとアクセスに掛かるサイクル数との関係を示す説明図である。図４において、データ番号（すなわち、アクセスアドレス）に付した記号（丸印、三角印、四角印、菱形印および五角印）は、並列（同時）に読み出されるデータを示す。例えば、アクセスに使用する複数のＳＲＡＭ３０には、データを順に記憶するために、アドレスが順に割り当てられる。

ストライドとＳＲＡＭ数との仕様毎のアクセスパターンに示される各行（横方向のマス目）は、１つのＳＲＡＭ３０にそれぞれ対応する。各ＳＲＡＭ３０において、同じ記号が１つしかない場合、並列データが１サイクルで読み出せることを示す。各ＳＲＡＭ３０において、同じ記号が複数のマス目に並ぶ場合、並列データが１サイクルで読み出せないことを示す。

ＳＲＡＭ数が２の場合、ストライド２では、１サイクルで読み出せるが、ストライド１、３では、２サイクルが必要である。ＳＲＡＭ数が３の場合、ストライド１、３では、１サイクルで読み出せるが、ストライド２では、２サイクルが必要である。

ＳＲＡＭ数が４の場合、ストライド１、２では、１サイクルで読み出せるが、ストライド３では、２サイクルが必要である。ＳＲＡＭ数が５の場合、ストライド１、２、３とも、１サイクルで読み出せる。

図５は、並列度３の場合のＳＲＡＭ数およびストライドとアクセスに掛かるサイクル数との関係を示す説明図である。図４と同じ要素については、詳細な説明は省略する。ＳＲＡＭ数が２の場合、ストライド２では、２サイクルが必要であり、ストライド１、３では、３サイクルが必要である。ＳＲＡＭ数が３の場合、ストライド１、３では、１サイクルで読み出せるが、ストライド２では、３サイクルが必要である。

ＳＲＡＭ数が４の場合、ストライド２では、１サイクルで読み出せるが、ストライド１では、２サイクルが必要であり、ストライド３では、３サイクルが必要である。ＳＲＡＭ数が５の場合、ストライド１、２、３とも、１サイクルで読み出せる。図４および図５に示すように、並列データを１サイクルで読み出せるＳＲＡＭ数、並列度およびストライドの組み合わせは、様々である。

図６は、データの並列度、ＳＲＡＭ数およびストライドとアクセスサイクル数との関係を示す説明図である。図６では、１サイクルで複数のデータを並列に読み出すことが可能な組み合わせに丸印を付し、１サイクルで複数のデータを並列に読み出すことが不可能な組み合わせにＸ印を付している。図６は、図４および図５に示した情報を含んでいる。なお、図６では、並列度が６以上、ＳＲＡＭ数が８以上およびストライドが５以上のパラメータの組み合わせの表示は省略されている。

図１に示した決定部６２は、図６に示す関係を使用して、例えば、パラメータレジスタ６０に設定された並列度およびストライドに基づいて、１サイクルでデータを並列に読み出し可能なＳＲＡＭ数を決定する。なお、パラメータレジスタ６０には、並列度およびストライドを示す動作モード情報（第１動作モード、第２動作モードなど）が設定されてもよい。

例えば、決定部６２は、図６に示す関係を満足する条件として、以下の判定式Ａ、Ｂ－１、Ｂ－２、Ｂ－３を使用してＳＲＡＭ数を求めることができる。ＳＲＡＭ数が判定式Ａを満足する場合、または、ＳＲＡＭ数が判定式Ｂ－１、Ｂ－２、Ｂ－３を全て満足する場合、１サイクルでＳＲＡＭ３０からデータを並列に読み出すことができる（"Ａ"ｏｒ（"Ｂ－１"ａｎｄ"Ｂ－２"ａｎｄ"Ｂ－３"））。

判定式Ａ：（並列度×（ストライド＋１））≦ＳＲＡＭ数
判定式Ｂ－１：（ストライド＋１）≠ＳＲＡＭ数の倍数
判定式Ｂ－２：ＳＲＡＭ数≠（ストライド＋１）の倍数
判定式Ｂ－３：並列度≦ＳＲＡＭ数

そして、決定部６２は、判定式Ａを満足するＳＲＡＭ数、または、判定式Ｂ－１、Ｂ－２、Ｂ－３を全て満足するＳＲＡＭ数を、アクセスに使用するＳＲＡＭ３０の数に決定する。また、決定部６２は、使用を決定した数のＳＲＡＭ３０を書き込み制御部５２および読み出し制御部５４によりアクセス可能にするための接続インタフェース部５６の回路仕様（接続経路および読み出し経路）を決定する。これにより、決定部６２は、ＣＰＵ２０から指定される並列度およびストライドに応じて、丸印を付した領域に対応するＳＲＡＭ数のいずれかＳＲＡＭ３０をアクセスに使用するＳＲＡＭ３０に決定することができる。

なお、並列度（データのバス幅）の関係で、接続インタフェース部５６のみの回路の再構成では、メモリコントローラを構築できない場合がある。この場合、決定部６２は、接続インタフェース部５６、書き込み制御部５２および読み出し制御部５４の回路仕様（接続経路および読み出し経路）を決定する。再構成部６４は、決定部６２により決定された回路構成に基づいて、接続インタフェース部５６の接続経路および読み出し経路を再構成する。あるいは、再構成部６４は、接続インタフェース部５６、書き込み制御部５２および読み出し制御部５４の接続経路および読み出し経路を再構成する。

なお、ＣＰＵ２０は、データを１サイクルで読み出し可能な並列度、ストライドおよびＳＲＡＭ数を判定式Ａ、判定式Ｂ－１、Ｂ－２、Ｂ－３に基づいて予め決定してもよい。この場合、ＣＰＵ２０は、決定した並列度、ストライドおよびＳＲＡＭ数を示す情報をパラメータレジスタ６０に格納する。決定部６２は、パラメータレジスタ６０に格納された情報に基づいて、接続インタフェース部５６の回路仕様、または、接続インタフェース部５６、書き込み制御部５２および読み出し制御部５４の回路仕様を決定する。

以上、第１の実施形態では、再構成制御部６００は、ＣＰＵ２０から指示された並列度およびストライドの組み合わせに応じて、１サイクルで並列データを読み出し可能なＳＲＡＭ数を決定することができる。そして、再構成制御部６００は、１サイクルで並列データを読み出し可能なメモリコントローラ５００をＦＰＧＡ４００上に構築することができる。

あるいは、再構成制御部６００は、ＣＰＵ２０から指示されたＳＲＡＭ数、並列度およびストライドの組み合わせに応じて、１サイクルで並列データを読み出し可能なメモリコントローラ５００をＦＰＧＡ４００上に構築することができる。これにより、ＣＰＵ２０は、データの並列度およびストライドに依存せずにＳＲＡＭ３０から１サイクルでデータを読み出すことができる。

この結果、例えば、ＣＰＵ２０は、並列データを複数サイクルで読み出す場合に比べて、データ処理または画像処理の効率を向上することができる。さらに、並列度またはストライドに依存して読み出しに必要なサイクル数が変化しないため、ＣＰＵ２０は、並列度またはストライドを考慮することなく、常に１サイクルでＳＲＡＭ３０の読み出し処理を実行することができる。
（第２の実施形態）
図７は、本発明の第２の実施形態に係るメモリアクセス制御装置を含むシステムの一例を示すブロック図である。図１と同様の要素については、同じ符号を付し、詳細な説明を省略する。図７に示すシステム１００Ａは、制御基板２００およびオプション基板３００を有する。オプション基板３００は、ＦＰＧＡ４００および複数のＳＲＡＭ３０を有する。図７に示すＦＰＧＡ４００は、ＦＰＧＡ４００内に再構成される回路が図１と相違することを除き、図１のＦＰＧＡ４００と同様である。

ＦＰＧＡ４００は、選択的に使用される複数種のメモリコントローラ５００（５０１、５０２、５０３）、経路切り替え部４０、４２および再構成制御部６００Ａを有する。なお、メモリコントローラ５０１、５０２、５０３の数は３種類に限定されない。再構成制御部６００Ａは、図１の決定部６２および再構成部６４の代わりに決定部６２Ａおよび再構成部６４Ａを有することを除き、図１の再構成制御部６００と同様である。

この実施形態では、ＳＲＡＭ数、並列度およびストライドの組み合わせに応じて、１サイクルで並列データを読み出し可能なメモリコントローラ５００（５０１、５０２または５０３）のいずれかが選択される。そして、選択されたメモリコントローラ５００が経路切り替え部４０、４２を介してＣＰＵ２０とＳＲＡＭ数に対応するＳＲＡＭ３０に接続される。選択されたメモリコントローラ５００および経路切り替え部４０、４２は、メモリアクセス制御装置の一例である。

決定部６２Ａは、パラメータレジスタ６０に保持されたパラメータに基づいて、１サイクルでＳＲＡＭ３０からデータを並列に読み出せるメモリコントローラ５００を決定する。また、決定部６２Ａは、決定したメモリコントローラ５００をＣＰＵとＳＲＡＭ３０とにそれぞれ接続するための経路切り替え部４０、４２の回路構成を決定する。

再構成部６４Ａは、決定部６２により決定された回路構成に基づいて、経路切り替え部４０、４２の回路を再構成し、経路切り替え部４０、４２を決定したメモリコントローラ５００に接続する。これにより、上述した実施形態と同様に、ＳＲＡＭ数、並列度およびストライドの組み合わせに応じて、１サイクルで並列データを読み出し可能なメモリコントローラ５００をＦＰＧＡ４００上に構築することができる。

この結果、上述した実施形態と同様に、例えば、ＣＰＵ２０は、データ処理または画像処理の効率を向上することができる。さらに、ＣＰＵ２０は、並列度またはストライドを考慮することなく、常に１サイクルでＳＲＡＭ３０の読み出し処理を実行することができる。

なお、上述した実施形態と同様に、ＣＰＵ２０は、並列度およびストライドの組み合わせを変更する場合、変更する組み合わせに応じて、パラメータレジスタ６０を書き換えてもよい。この場合、決定部６２Ａは、新たに設定されたパラメータに基づいて、使用するメモリコントローラ５００と経路切り替え部４０、４２の回路構成とを決定する。

以上、第２の実施形態においても第１の実施形態と同様の効果を得ることができる。さらに、この実施形態では、決定部６２Ａは、複数のメモリコントローラ５００（５０１、５０２、５０３）の中から、１サイクルでＳＲＡＭ３０からデータを並列に読み出すことができるメモリコントローラを決定する。そして、再構成部６４Ａは、決定部６２Ａが決定したメモリコントローラ５００に合わせて経路切り替え部４０、４２の回路構成を再構成する。これにより、１サイクルでＳＲＡＭ３０からデータを並列に読み出すことができるメモリコントローラ５００を構築することができる。

以上、各実施形態に基づき本発明の説明を行ってきたが、上記実施形態に示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することができ、その応用形態に応じて適切に定めることができる。

２０ ＣＰＵ
４０、４２ 経路切り替え部
５０ メモリインタフェース部
５２ 書き込み制御部
５４ 読み出し制御部
５６ 接続インタフェース部
６０ パラメータレジスタ
６２、６２Ａ 決定部
６４、６４Ａ 再構成部
１００、１００Ａ システム
２００ 制御基板
３００ オプション基板
５００、５０１、５０２、５０３ メモリコントローラ
６００、６００Ａ 再構成制御部

特開２００８－５２５２２号公報 特開２００９－１２３３０６号公報

Claims (4)

1. アドレスが順に割り当てられ、データが読み書きされる複数のメモリに対するアクセスを制御するアクセス制御部と、
   アクセスに使用する前記メモリの数と、１回のアクセスで読み出すデータの数に対応する前記メモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにしたがって、所定数の前記メモリからデータを１サイクルで読み出し可能な、前記アクセス制御部と前記メモリとの間の読み出し経路を決定する決定部と、
   前記決定部が決定した読み出し経路にしたがって、前記アクセス制御部と前記メモリとの接続経路を再構成する再構成部と、
   備えることを特徴とするメモリアクセス制御装置。
2. アドレスが順に割り当てられ、データが読み書きされるメモリの数と、１回のアクセスで読み出すデータの数に対応する前記メモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにそれぞれ対応して、前記メモリに対するアクセスをそれぞれ制御可能な複数のアクセス制御部と、
   前記パラメータにしたがって、アクセスに使用する前記メモリからデータを１サイクルで読み出し可能な前記アクセス制御部を決定する決定部と、
   前記決定部が決定した前記アクセス制御部を、アクセスに使用する前記メモリに接続する接続経路を再構成する再構成部と、
   備えることを特徴とするメモリアクセス制御装置。
3. アドレスが順に割り当てられ、データが読み書きされる複数のメモリに対するアクセスを制御するアクセス制御部と、
   １回のアクセスで読み出すデータの数に対応する前記メモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにしたがって、アクセスに使用する前記メモリの数と、アクセスに使用する前記メモリからデータを１サイクルで読み出し可能な前記アクセス制御部と、該アクセス制御部とアクセスに使用する前記メモリとの間の読み出し経路とを決定する決定部と、
   前記決定部が決定した前記アクセス制御部と読み出し経路とにしたがって、前記アクセス制御部と前記メモリとの接続経路を再構成する再構成部と、
   備えることを特徴とするメモリアクセス制御装置。
4. １回のアクセスで読み出すデータの数に対応するメモリの数を示すデータの並列度と、データの読み出し間隔に対応する読み出しアドレスの間隔を示すストライドとを含むパラメータにそれぞれ対応して、アドレスが順に割り当てられ、データが読み書きされる複数の前記メモリに対するアクセスをそれぞれ制御可能な複数のアクセス制御部と、
   前記パラメータにしたがって、アクセスに使用する前記メモリの数と、アクセスに使用する前記メモリからデータを１サイクルで読み出し可能な前記アクセス制御部とを決定する決定部と、
   前記決定部が決定した前記アクセス制御部を、アクセスに使用する前記メモリに接続する接続経路を再構成する再構成部と、
   備えることを特徴とするメモリアクセス制御装置。

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