JP2003157696A - パリティセルアレイを有するメモリ回路 - Google Patents
パリティセルアレイを有するメモリ回路Info
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- JP2003157696A JP2003157696A JP2001358102A JP2001358102A JP2003157696A JP 2003157696 A JP2003157696 A JP 2003157696A JP 2001358102 A JP2001358102 A JP 2001358102A JP 2001358102 A JP2001358102 A JP 2001358102A JP 2003157696 A JP2003157696 A JP 2003157696A
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Abstract
(57)【要約】 （修正有）
【課題】リアルセルアレイとパリティセルアレイを有す
るメモリ回路の試験回路を提供する。 【解決手段】メモリ回路は，データが記憶されるリアル
セルアレイ（RCA）と，パリティビットが記憶されるパ
リティセルアレイ（PCA）と，所定の周期でリアルセル
アレイのリフレッシュを順次行うリフレッシュ制御回路
（32）と，リフレッシュ動作が優先されたリアルセルア
レイから読み出されたデータを，パリティセルアレイか
ら読み出されたパリティビットに従って修復するデータ
修復部と，リアルセルアレイからのデータを出力する出
力回路（30）とを有する。試験制御回路は，第１の試験
モード時に，リアルセルアレイのリフレッシュ動作を禁
止してリアルセルアレイから読み出されたデータを出力
し，第２の試験モード時に，パリティセルアレイから読
み出されたデータを出力するよう前記の出力回路を制御
する。
るメモリ回路の試験回路を提供する。 【解決手段】メモリ回路は，データが記憶されるリアル
セルアレイ（RCA）と，パリティビットが記憶されるパ
リティセルアレイ（PCA）と，所定の周期でリアルセル
アレイのリフレッシュを順次行うリフレッシュ制御回路
（32）と，リフレッシュ動作が優先されたリアルセルア
レイから読み出されたデータを，パリティセルアレイか
ら読み出されたパリティビットに従って修復するデータ
修復部と，リアルセルアレイからのデータを出力する出
力回路（30）とを有する。試験制御回路は，第１の試験
モード時に，リアルセルアレイのリフレッシュ動作を禁
止してリアルセルアレイから読み出されたデータを出力
し，第２の試験モード時に，パリティセルアレイから読
み出されたデータを出力するよう前記の出力回路を制御
する。
Description
【０００１】
【発明の属する技術分野】本発明は，パリティセルアレ
イを有するメモリ回路に関し，特に，リアルセルアレイ
とパリティセルアレイの試験を可能にするメモリ回路に
関する。
イを有するメモリ回路に関し，特に，リアルセルアレイ
とパリティセルアレイの試験を可能にするメモリ回路に
関する。
【０００２】
【従来の技術】１トランジスタ型のダイナミックＲＡＭ
（DRAM）は，低コスト，大容量のメモリとして広く利用
されているが，電源オンの状態でも揮発性のため，リフ
レッシュ動作を必要とする。一方，スタティックＲＡＭ
（SRAM）の場合は，大容量化はコスト高になるが，電源
オンの状態で記憶データを保持し続けることができ，DR
AMのようにリフレッシュ動作を制御する必要がない。
（DRAM）は，低コスト，大容量のメモリとして広く利用
されているが，電源オンの状態でも揮発性のため，リフ
レッシュ動作を必要とする。一方，スタティックＲＡＭ
（SRAM）の場合は，大容量化はコスト高になるが，電源
オンの状態で記憶データを保持し続けることができ，DR
AMのようにリフレッシュ動作を制御する必要がない。
【０００３】従来までリフレッシュ制御が不要なSRAM
は，携帯電話や携帯情報端末などで使用されているが，
近年のインターネットとの連携やブロードバンド化に伴
い大容量のメモリに置き換える必要が出てきており，従
来のSRAMに換えてDRAMを使用する例が増えてきている。
そのため，外部からリフレッシュ制御をする必要がない
DRAMを提供することが求められている。
は，携帯電話や携帯情報端末などで使用されているが，
近年のインターネットとの連携やブロードバンド化に伴
い大容量のメモリに置き換える必要が出てきており，従
来のSRAMに換えてDRAMを使用する例が増えてきている。
そのため，外部からリフレッシュ制御をする必要がない
DRAMを提供することが求められている。
【０００４】上記のようなリフレッシュモードが存在し
ないDRAMは，外部からのリフレッシュコマンドを供給さ
れることなく，リフレッシュ動作を所定の周期で行うリ
フレッシュ制御回路を内蔵する。かかるリフレッシュ制
御回路は，所定の周期でリフレッシュ要求信号を生成
し，リフレッシュアドレスカウンタ値をリフレッシュア
ドレスとしてデコーダに供給し，内部のメモリを上記所
定の周期で順次リフレッシュするよう制御する。その場
合，外部からのリードコマンドと内部で生成したリフレ
ッシュ要求とが衝突した場合，外部からのリード要求を
受け付けつつ，内部のリフレッシュ要求に応答してリフ
レッシュ動作を行う必要がある。
ないDRAMは，外部からのリフレッシュコマンドを供給さ
れることなく，リフレッシュ動作を所定の周期で行うリ
フレッシュ制御回路を内蔵する。かかるリフレッシュ制
御回路は，所定の周期でリフレッシュ要求信号を生成
し，リフレッシュアドレスカウンタ値をリフレッシュア
ドレスとしてデコーダに供給し，内部のメモリを上記所
定の周期で順次リフレッシュするよう制御する。その場
合，外部からのリードコマンドと内部で生成したリフレ
ッシュ要求とが衝突した場合，外部からのリード要求を
受け付けつつ，内部のリフレッシュ要求に応答してリフ
レッシュ動作を行う必要がある。
【０００５】上記の動作を可能にするために，本出願人
は，リアルセルアレイに加えてパリティセルアレイを設
け，リアルセルアレイに書き込まれるデータからパリテ
ィビットを演算してパリティセルアレイに記憶し，リー
ド要求時に発生した内部リフレッシュ要求を優先した結
果，読み出せなくなるデータを，パリティビットで修復
するメモリを開発している。
は，リアルセルアレイに加えてパリティセルアレイを設
け，リアルセルアレイに書き込まれるデータからパリテ
ィビットを演算してパリティセルアレイに記憶し，リー
ド要求時に発生した内部リフレッシュ要求を優先した結
果，読み出せなくなるデータを，パリティビットで修復
するメモリを開発している。
【０００６】
【発明が解決しようとする課題】しかしながら，上記の
DRAMでは，リアルセルアレイのデータを読み出すとき，
パリティセルアレイから読み出されたパリティビットに
よりリアルセルアレイのデータが一部修正される場合が
ある。そのため，出荷前の動作試験を適切に行うことが
できないという課題がある。
DRAMでは，リアルセルアレイのデータを読み出すとき，
パリティセルアレイから読み出されたパリティビットに
よりリアルセルアレイのデータが一部修正される場合が
ある。そのため，出荷前の動作試験を適切に行うことが
できないという課題がある。
【０００７】即ち，パリティセルアレイを内蔵して，リ
アルセルアレイからのデータをパリティビットによる修
復するため，動作試験の時に，リアルセルアレイのリー
ド・ライト動作が正常か否かを，データ入出力端子に出
力されるデータから判断することができない。更に，パ
リティセルアレイのデータは，内部でのデータ修復に利
用されるのみであり，外部に読み出す回路は設けられて
いない。従って，パリティセルアレイが正常にリード・
ライトできるか否かも判断することができない。
アルセルアレイからのデータをパリティビットによる修
復するため，動作試験の時に，リアルセルアレイのリー
ド・ライト動作が正常か否かを，データ入出力端子に出
力されるデータから判断することができない。更に，パ
リティセルアレイのデータは，内部でのデータ修復に利
用されるのみであり，外部に読み出す回路は設けられて
いない。従って，パリティセルアレイが正常にリード・
ライトできるか否かも判断することができない。
【０００８】かかる問題は，リフレッシュモードが存在
しないDRAMに限らず，内部回路により不良ビットをパリ
ティビットなどのエラーコレクションコード（以下EC
C）で修復する構成のメモリにおいても，同様の課題が
存在する。
しないDRAMに限らず，内部回路により不良ビットをパリ
ティビットなどのエラーコレクションコード（以下EC
C）で修復する構成のメモリにおいても，同様の課題が
存在する。
【０００９】そこで，本発明の目的は，パリティセルア
レイ（又はECCセルアレイ）とそれによるデータ修復回
路とを内蔵するメモリにおいて，リアルセルアレイとパ
リティセルアレイ（又はECCセルアレイ）を適切に試験
することができるメモリ回路を提供することにある。
レイ（又はECCセルアレイ）とそれによるデータ修復回
路とを内蔵するメモリにおいて，リアルセルアレイとパ
リティセルアレイ（又はECCセルアレイ）を適切に試験
することができるメモリ回路を提供することにある。
【００１０】また，本発明の別の目的は，リフレッシュ
モードを有さず，パリティセルアレイ（又はECCセルア
レイ）とそれによるデータ修復回路とを内蔵するメモリ
において，リアルセルアレイとパリティセルアレイ（又
はECCセルアレイ）を適切に試験することができるメモ
リ回路を提供することにある。
モードを有さず，パリティセルアレイ（又はECCセルア
レイ）とそれによるデータ修復回路とを内蔵するメモリ
において，リアルセルアレイとパリティセルアレイ（又
はECCセルアレイ）を適切に試験することができるメモ
リ回路を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明の第１の側面は，データが記憶されるリア
ルセルアレイと，リアルセルアレイのデータからパリテ
ィビット（又はECC）を演算するパリティ演算回路と，
パリティビット（又はECC）が記憶されるパリティセル
アレイ（又はECCセルアレイ）と，所定の周期で内部リ
フレッシュ要求信号を生成し，リフレッシュアドレスに
従ってリアルセルアレイを順次リフレッシュし，内部リ
フレッシュ要求と外部からのリード要求とが重なった時
に，当該リアルセルアレイのリフレッシュ動作を優先す
るリフレッシュ制御回路と，当該リフレッシュ動作が優
先されたリアルセルアレイから読み出されたデータを，
パリティセルアレイ（又はECCセルアレイ）から読み出
されたパリティビット（又はECC）に従って修復するデ
ータ修復部と，リアルセルアレイからのデータを出力す
る出力回路とを有するメモリ回路において，第１の試験
モード時に，リアルセルアレイのリフレッシュ動作を禁
止してリアルセルアレイから読み出されたデータを出力
し，第２の試験モード時に，パリティセルアレイ（又は
ECCセルアレイ）から読み出されたデータを出力するよ
う前記の出力回路を制御する試験制御回路を有すること
を特徴とする。
めに，本発明の第１の側面は，データが記憶されるリア
ルセルアレイと，リアルセルアレイのデータからパリテ
ィビット（又はECC）を演算するパリティ演算回路と，
パリティビット（又はECC）が記憶されるパリティセル
アレイ（又はECCセルアレイ）と，所定の周期で内部リ
フレッシュ要求信号を生成し，リフレッシュアドレスに
従ってリアルセルアレイを順次リフレッシュし，内部リ
フレッシュ要求と外部からのリード要求とが重なった時
に，当該リアルセルアレイのリフレッシュ動作を優先す
るリフレッシュ制御回路と，当該リフレッシュ動作が優
先されたリアルセルアレイから読み出されたデータを，
パリティセルアレイ（又はECCセルアレイ）から読み出
されたパリティビット（又はECC）に従って修復するデ
ータ修復部と，リアルセルアレイからのデータを出力す
る出力回路とを有するメモリ回路において，第１の試験
モード時に，リアルセルアレイのリフレッシュ動作を禁
止してリアルセルアレイから読み出されたデータを出力
し，第２の試験モード時に，パリティセルアレイ（又は
ECCセルアレイ）から読み出されたデータを出力するよ
う前記の出力回路を制御する試験制御回路を有すること
を特徴とする。
【００１２】上記の第１の側面によれば，リフレッシュ
モードを有しないメモリ回路において，試験の時に，リ
アルセルアレイのデータ出力とパリティセルアレイ（又
はECCセルアレイ）のデータ出力とをそれぞれ別々に行
うことができる。
モードを有しないメモリ回路において，試験の時に，リ
アルセルアレイのデータ出力とパリティセルアレイ（又
はECCセルアレイ）のデータ出力とをそれぞれ別々に行
うことができる。
【００１３】上記第１の側面の好ましい実施例では，第
１の試験コマンドの供給に応答して，試験制御回路は前
記第１の試験モードに制御し，第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，試験制御
回路は前記第２の試験モードに制御する。これにより，
異なる試験コマンドにより，リアルセルアレイのデータ
出力とパリティセルアレイ（又はECCセルアレイ）のデ
ータ出力とを，切り換えて行うことができる。
１の試験コマンドの供給に応答して，試験制御回路は前
記第１の試験モードに制御し，第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，試験制御
回路は前記第２の試験モードに制御する。これにより，
異なる試験コマンドにより，リアルセルアレイのデータ
出力とパリティセルアレイ（又はECCセルアレイ）のデ
ータ出力とを，切り換えて行うことができる。
【００１４】上記第１の側面の好ましい実施例では，試
験コマンドの供給に応答して，試験制御回路は，試験モ
ードにエントリし，試験モード時の動作コマンドに含ま
れない外部信号の状態に応じて，第１の試験モードと第
２の試験モードとを切り換えることを特徴とする。これ
により，試験コマンドでエントリした試験モードにおい
て，外部信号によって，リアルセルアレイのデータ出力
とパリティセルアレイ（又はECCセルアレイ）のデータ
出力とを，切り換えて行うことができる。
験コマンドの供給に応答して，試験制御回路は，試験モ
ードにエントリし，試験モード時の動作コマンドに含ま
れない外部信号の状態に応じて，第１の試験モードと第
２の試験モードとを切り換えることを特徴とする。これ
により，試験コマンドでエントリした試験モードにおい
て，外部信号によって，リアルセルアレイのデータ出力
とパリティセルアレイ（又はECCセルアレイ）のデータ
出力とを，切り換えて行うことができる。
【００１５】上記の目的を達成するために，本発明の第
２の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路（又はECC演算回路）
と，パリティビット（又はECC）が記憶されるパリティ
セルアレイ（又はECCセルアレイ）と，リアルセルアレ
イから読み出されたデータを，パリティセルアレイ（又
はECCセルアレイ）から読み出されたパリティビット
（又はECC）に従って修復するデータ修復部と，リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路とを有するメモリ回路において，試験モ
ード時に，データ修復部における読み出しデータの修復
を禁止する試験制御回路を有することを特徴とする。
２の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路（又はECC演算回路）
と，パリティビット（又はECC）が記憶されるパリティ
セルアレイ（又はECCセルアレイ）と，リアルセルアレ
イから読み出されたデータを，パリティセルアレイ（又
はECCセルアレイ）から読み出されたパリティビット
（又はECC）に従って修復するデータ修復部と，リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路とを有するメモリ回路において，試験モ
ード時に，データ修復部における読み出しデータの修復
を禁止する試験制御回路を有することを特徴とする。
【００１６】上記のメモリ回路によれば，試験モード時
にデータ修復部による読み出しデータの修復を禁止する
ことにより，リアルセルアレイのデータをそのまま外部
に出力することができ，リアルセルアレイのリード・ラ
イト動作の試験を行うことができる。
にデータ修復部による読み出しデータの修復を禁止する
ことにより，リアルセルアレイのデータをそのまま外部
に出力することができ，リアルセルアレイのリード・ラ
イト動作の試験を行うことができる。
【００１７】上記の目的を達成するために，本発明の第
３の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路（又はECC演算回路）
と，パリティビット（又はECC）が記憶されるパリティ
セルアレイ（又はECCセルアレイ）と，リアルセルアレ
イから読み出されたデータを，パリティセルアレイ（又
はECCセルアレイ）から読み出されたパリティビット
（又はECC）に従って修復するデータ修復部と，リアル
セルアレイからのデータを出力する出力回路とを有する
メモリ回路において，試験モード時に，パリティセルア
レイ（又はECCセルアレイ）から読み出されたデータを
出力するよう前記の出力回路を制御する試験制御回路を
有することを特徴とする。
３の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路（又はECC演算回路）
と，パリティビット（又はECC）が記憶されるパリティ
セルアレイ（又はECCセルアレイ）と，リアルセルアレ
イから読み出されたデータを，パリティセルアレイ（又
はECCセルアレイ）から読み出されたパリティビット
（又はECC）に従って修復するデータ修復部と，リアル
セルアレイからのデータを出力する出力回路とを有する
メモリ回路において，試験モード時に，パリティセルア
レイ（又はECCセルアレイ）から読み出されたデータを
出力するよう前記の出力回路を制御する試験制御回路を
有することを特徴とする。
【００１８】上記のメモリ回路によれば，試験モード時
に，リアルセルアレイからのデータを出力する出力回路
を，パリティセルアレイ（又はECCセルアレイ）からの
データを出力するよう制御することで，通常動作では外
部に読み出されないパリティセルアレイ（又はECCセル
アレイ）のデータを外部に出力することができる。従っ
て，パリティセルアレイ（又はECCセルアレイ）のリー
ド・ライト動作の試験を行うことができる。
に，リアルセルアレイからのデータを出力する出力回路
を，パリティセルアレイ（又はECCセルアレイ）からの
データを出力するよう制御することで，通常動作では外
部に読み出されないパリティセルアレイ（又はECCセル
アレイ）のデータを外部に出力することができる。従っ
て，パリティセルアレイ（又はECCセルアレイ）のリー
ド・ライト動作の試験を行うことができる。
【００１９】上記の目的を達成するために，本発明の第
４の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路と，パリティビット
（又はECC）が記憶されるパリティセルアレイ（又はECC
セルアレイ）と，リアルセルアレイから読み出されたデ
ータを，パリティセルアレイ（又はECCセルアレイ）か
ら読み出されたパリティビット（又はECC）に従って修
復するデータ修復部と，リアルセルアレイから前記デー
タ修復部を経由したデータを出力する出力回路とを有す
るメモリ回路において，第１の試験モード時に，データ
修復部における読み出しデータの修復を禁止し，第２の
試験モード時に，パリティセルアレイ（又はECCセルア
レイ）から読み出されたデータを出力するよう前記の出
力回路を制御する試験制御回路を有することを特徴とす
る。
４の側面は，データが記憶されるリアルセルアレイと，
リアルセルアレイのデータからパリティビット（又はEC
C）を演算するパリティ演算回路と，パリティビット
（又はECC）が記憶されるパリティセルアレイ（又はECC
セルアレイ）と，リアルセルアレイから読み出されたデ
ータを，パリティセルアレイ（又はECCセルアレイ）か
ら読み出されたパリティビット（又はECC）に従って修
復するデータ修復部と，リアルセルアレイから前記デー
タ修復部を経由したデータを出力する出力回路とを有す
るメモリ回路において，第１の試験モード時に，データ
修復部における読み出しデータの修復を禁止し，第２の
試験モード時に，パリティセルアレイ（又はECCセルア
レイ）から読み出されたデータを出力するよう前記の出
力回路を制御する試験制御回路を有することを特徴とす
る。
【００２０】
【発明の実施の形態】以下，図面を参照して本発明の実
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
施の形態例を説明する。しかしながら，本発明の保護範
囲は，以下の実施の形態例に限定されるものではなく，
特許請求の範囲に記載された発明とその均等物にまで及
ぶものである。
【００２１】図１は，本実施の形態におけるメモリ回路
の全体構成図である。このメモリ回路は，通常のデータ
を記憶するリアルセルアレイRCAと，そのリアルセルア
レイに書き込まれるデータのパリティビットが記憶され
るパリティセルアレイPCAとを有する。セルアレイ内
は，図示しない複数のワード線，複数のビット線，それ
らの交差位置に配置された１トランジスタ・１キャパシ
タのセルを有する。
の全体構成図である。このメモリ回路は，通常のデータ
を記憶するリアルセルアレイRCAと，そのリアルセルア
レイに書き込まれるデータのパリティビットが記憶され
るパリティセルアレイPCAとを有する。セルアレイ内
は，図示しない複数のワード線，複数のビット線，それ
らの交差位置に配置された１トランジスタ・１キャパシ
タのセルを有する。
【００２２】パリティセルアレイPCA内に記憶されるパ
リティビットは，リアルセルアレイに書き込まれるデー
タを演算して求められたコードであり，後にリアルセル
アレイから読み出されるデータの誤りの修復を可能にす
るコードである。従って，この意味において，パリティ
セルアレイはエラーコレクションコード（ECC）が記憶
されるECCセルアレイということができる。即ち，パリ
ティビットよりも複雑なロジックにより生成されたECC
を記憶することで，リアルセルアレイから読み出された
データに一部エラーがあっても，そのエラーを修正する
ことができる。但し，以下の実施例では，パリティビッ
トとパリティセルアレイを例にして説明する。
リティビットは，リアルセルアレイに書き込まれるデー
タを演算して求められたコードであり，後にリアルセル
アレイから読み出されるデータの誤りの修復を可能にす
るコードである。従って，この意味において，パリティ
セルアレイはエラーコレクションコード（ECC）が記憶
されるECCセルアレイということができる。即ち，パリ
ティビットよりも複雑なロジックにより生成されたECC
を記憶することで，リアルセルアレイから読み出された
データに一部エラーがあっても，そのエラーを修正する
ことができる。但し，以下の実施例では，パリティビッ
トとパリティセルアレイを例にして説明する。
【００２３】図１のメモリ回路は，複数のアドレス端子
ADDに供給されるアドレス信号を入力するアドレス入力
バッファ１０と，複数の入出力端子DQに供給される入力
データの入力バッファ１２と，複数のコマンド端子/C
E，/OE，/WE，/LB（Lower Byte)，/UB(Upper Byte)に対
するコマンド入力バッファ１４と，入力コマンドをデコ
ードして内部制御用のタイミング信号を生成するタイミ
ング発生回路１６とを有する。タイミング発生回路１６
により生成されるラッチ制御信号S1に応答して，ラッチ
回路１８は，アドレス入力バッファ１０とデータ入力バ
ッファ１２とが入力したアドレスとデータとをラッチす
る。
ADDに供給されるアドレス信号を入力するアドレス入力
バッファ１０と，複数の入出力端子DQに供給される入力
データの入力バッファ１２と，複数のコマンド端子/C
E，/OE，/WE，/LB（Lower Byte)，/UB(Upper Byte)に対
するコマンド入力バッファ１４と，入力コマンドをデコ
ードして内部制御用のタイミング信号を生成するタイミ
ング発生回路１６とを有する。タイミング発生回路１６
により生成されるラッチ制御信号S1に応答して，ラッチ
回路１８は，アドレス入力バッファ１０とデータ入力バ
ッファ１２とが入力したアドレスとデータとをラッチす
る。
【００２４】ラッチされたアドレスは，コラムデコーダ
２０とコラムデコーダ２２でデコードされ，ワード線と
ビット線の選択が行われる。また，ラッチされた入力デ
ータは，ライトアンプ２４に供給され，選択されたビッ
ト線が駆動され，リアルセルアレイRCAに入力データが
書き込まれる。また，リアルセルアレイRCAから読み出
されたデータは，リードアンプ２４にラッチされ，タイ
ミング発生回路１６により生成される出力制御信号S2に
応答して，出力制御回路３０がそのリードデータを入出
力端子DQに出力する。
２０とコラムデコーダ２２でデコードされ，ワード線と
ビット線の選択が行われる。また，ラッチされた入力デ
ータは，ライトアンプ２４に供給され，選択されたビッ
ト線が駆動され，リアルセルアレイRCAに入力データが
書き込まれる。また，リアルセルアレイRCAから読み出
されたデータは，リードアンプ２４にラッチされ，タイ
ミング発生回路１６により生成される出力制御信号S2に
応答して，出力制御回路３０がそのリードデータを入出
力端子DQに出力する。
【００２５】図１のメモリ回路は，リフレッシュモード
を有しないDRAMである。従って，内部にリフレッシュ制
御回路を有する。リフレッシュ制御回路はリフレッシュ
発生回路３２と，リフレッシュアドレスカウンタ３４
と，シフトレジスタ３６とで構成される。リフレッシュ
発生回路３２は，所定の周期でリフレッシュ要求信号RF
を生成する。リフレッシュアドレスカウンタ３４は，リ
フレッシュ要求信号RFに応答して，カウンタ値をインク
リメントする。そして，そのリフレッシュアドレスRadd
が，リフレッシュ要求信号RFに応答して，ラッチ回路１
８にラッチされる。更に，シフトレジスタ回路３６は，
リフレッシュアドレスRaddに対応して，リアルセルアレ
イRCAのメモリブロック選択信号rs01z−rs04zを出力す
る。リフレッシュ要求信号RFが生成された時に，１つの
メモリブロック選択信号がＨレベルに制御される。リフ
レッシュ要求信号RFが出力されていない時は，全てのメ
モリブロック選択信号がＬレベルに制御される。
を有しないDRAMである。従って，内部にリフレッシュ制
御回路を有する。リフレッシュ制御回路はリフレッシュ
発生回路３２と，リフレッシュアドレスカウンタ３４
と，シフトレジスタ３６とで構成される。リフレッシュ
発生回路３２は，所定の周期でリフレッシュ要求信号RF
を生成する。リフレッシュアドレスカウンタ３４は，リ
フレッシュ要求信号RFに応答して，カウンタ値をインク
リメントする。そして，そのリフレッシュアドレスRadd
が，リフレッシュ要求信号RFに応答して，ラッチ回路１
８にラッチされる。更に，シフトレジスタ回路３６は，
リフレッシュアドレスRaddに対応して，リアルセルアレ
イRCAのメモリブロック選択信号rs01z−rs04zを出力す
る。リフレッシュ要求信号RFが生成された時に，１つの
メモリブロック選択信号がＨレベルに制御される。リフ
レッシュ要求信号RFが出力されていない時は，全てのメ
モリブロック選択信号がＬレベルに制御される。
【００２６】本実施の形態において，リアルセルアレイ
RCAは，後述するとおり，４つのメモリブロックで構成
される。内部で発生するリフレッシュ要求信号RFに応答
して，シフトレジスタ回路３６により選択されたメモリ
ブロック内において，リフレッシュアドレスRaddに応じ
て選択されたワード線が駆動され，リフレッシュ動作が
行われる。即ち，一つのメモリブロック内のリフレッシ
ュが終了すると，次のメモリブロックに移行し，順次シ
フトレジスタ３６によりリフレッシュ対象のメモリブロ
ックが循環して選択される。
RCAは，後述するとおり，４つのメモリブロックで構成
される。内部で発生するリフレッシュ要求信号RFに応答
して，シフトレジスタ回路３６により選択されたメモリ
ブロック内において，リフレッシュアドレスRaddに応じ
て選択されたワード線が駆動され，リフレッシュ動作が
行われる。即ち，一つのメモリブロック内のリフレッシ
ュが終了すると，次のメモリブロックに移行し，順次シ
フトレジスタ３６によりリフレッシュ対象のメモリブロ
ックが循環して選択される。
【００２７】リフレッシュ発生回路３２は，外部からの
コマンドとは無関係にリフレッシュ要求信号RFを生成す
る。従って，外部のメモリコントローラからのリードサ
イクルと，内部のリフレッシュサイクルとが衝突するこ
とが予想される。そのような場合，外部からのリードサ
イクルを実行しながら，内部のリフレッシュサイクルも
実行することが必要になる。その場合，リフレッシュ対
象のメモリブロックに対しては，リフレッシュアドレス
Raddに従ってワード線を駆動してリフレッシュ動作を行
い，それ以外のメモリブロックに対しては，外部からの
アドレスADDに従ってワード線を駆動して読み出し動作
を行う。
コマンドとは無関係にリフレッシュ要求信号RFを生成す
る。従って，外部のメモリコントローラからのリードサ
イクルと，内部のリフレッシュサイクルとが衝突するこ
とが予想される。そのような場合，外部からのリードサ
イクルを実行しながら，内部のリフレッシュサイクルも
実行することが必要になる。その場合，リフレッシュ対
象のメモリブロックに対しては，リフレッシュアドレス
Raddに従ってワード線を駆動してリフレッシュ動作を行
い，それ以外のメモリブロックに対しては，外部からの
アドレスADDに従ってワード線を駆動して読み出し動作
を行う。
【００２８】上記の場合，リフレッシュ対象のメモリブ
ロックからはリードデータを得ることができない。そこ
で，このメモリ回路は，パリティセルアレイPCAを設け
て，リフレッシュ対象のメモリブロックからのデータを
修復できるようにしている。即ち，４つのメモリブロッ
クへのライトデータのパリティビットが，ライト用のパ
リティ演算回路２６により生成され，パリティセルアレ
イPCAに書き込まれる。そして，読み出し時は，４つの
メモリブロックからのリードデータとパリティセルアレ
イからのパリティビットとにより，リフレッシュ対象の
メモリブロックのデータが修復される。具体的には，リ
ード用のパリティ演算回路２８が，４つのメモリブロッ
クからのリードデータのパリティビットを生成し，その
パリティビットとパリティセルアレイから読み出された
パリティビットとの比較結果により，リフレッシュ対象
のリードデータが修復（訂正）される。
ロックからはリードデータを得ることができない。そこ
で，このメモリ回路は，パリティセルアレイPCAを設け
て，リフレッシュ対象のメモリブロックからのデータを
修復できるようにしている。即ち，４つのメモリブロッ
クへのライトデータのパリティビットが，ライト用のパ
リティ演算回路２６により生成され，パリティセルアレ
イPCAに書き込まれる。そして，読み出し時は，４つの
メモリブロックからのリードデータとパリティセルアレ
イからのパリティビットとにより，リフレッシュ対象の
メモリブロックのデータが修復される。具体的には，リ
ード用のパリティ演算回路２８が，４つのメモリブロッ
クからのリードデータのパリティビットを生成し，その
パリティビットとパリティセルアレイから読み出された
パリティビットとの比較結果により，リフレッシュ対象
のリードデータが修復（訂正）される。
【００２９】図１のメモリ回路は，更に，リアルセルア
レイRCAとパリティセルアレイPCAの動作試験を行うため
に，テスト信号発生回路３８を有する。テスト信号発生
回路３８は，コマンド端子とアドレス端子に入力される
コマンドに応答して，所定の試験モードにエントリし，
内部回路にテスト信号を供給する。この詳細は後述す
る。
レイRCAとパリティセルアレイPCAの動作試験を行うため
に，テスト信号発生回路３８を有する。テスト信号発生
回路３８は，コマンド端子とアドレス端子に入力される
コマンドに応答して，所定の試験モードにエントリし，
内部回路にテスト信号を供給する。この詳細は後述す
る。
【００３０】図２は，本実施の形態におけるライト側の
回路を示す図である。右端に４つのメモリブロックRCA0
1−04からなるリアルセルアレイと，パリティセルアレ
イPCAとを有するセルアレイが配置されている。それぞ
れのセルアレイに対してライトアンプ回路WAが設けられ
る。また，４つのメモリブロックに対応して，４つの入
出力端子DQ01−04と，入力バッファを兼ねたデータラッ
チ回路10,18が設けられる。
回路を示す図である。右端に４つのメモリブロックRCA0
1−04からなるリアルセルアレイと，パリティセルアレ
イPCAとを有するセルアレイが配置されている。それぞ
れのセルアレイに対してライトアンプ回路WAが設けられ
る。また，４つのメモリブロックに対応して，４つの入
出力端子DQ01−04と，入力バッファを兼ねたデータラッ
チ回路10,18が設けられる。
【００３１】４つのデータラッチ回路がラッチした入力
データは，それぞれ対応するライトアンプ回路WAに供給
されると共に，ライト用パリティ演算回路２６に供給さ
れる。ライト用パリティ演算回路２６において，３つの
EOR回路で構成され，入力されたライトデータwd01,wd02
のEORデータと，ライトデータwd03,wd04のEORデータと
が，再度EOR演算されて，ライト用パリティビットwdpが
生成される。このライト用パリティビットwdpは，パリ
ティセルアレイPCAに対応するライトアンプ回路WAに供
給される。上記ライトアンプ回路の供給されたライトデ
ータ及びパリティビットは，それぞれリアルセルアレイ
RCAとパリティセルアレイPCAに書き込まれる。
データは，それぞれ対応するライトアンプ回路WAに供給
されると共に，ライト用パリティ演算回路２６に供給さ
れる。ライト用パリティ演算回路２６において，３つの
EOR回路で構成され，入力されたライトデータwd01,wd02
のEORデータと，ライトデータwd03,wd04のEORデータと
が，再度EOR演算されて，ライト用パリティビットwdpが
生成される。このライト用パリティビットwdpは，パリ
ティセルアレイPCAに対応するライトアンプ回路WAに供
給される。上記ライトアンプ回路の供給されたライトデ
ータ及びパリティビットは，それぞれリアルセルアレイ
RCAとパリティセルアレイPCAに書き込まれる。
【００３２】４ビットのライトデータwd01−04のデータ
「１」又はデータ「０」が偶数個であれば，パリティビ
ットは０となり，奇数個であれば，パリティビットは１
となる。
「１」又はデータ「０」が偶数個であれば，パリティビ
ットは０となり，奇数個であれば，パリティビットは１
となる。
【００３３】図３は，本実施の形態におけるリード側の
回路を示す図である。リアルセルアレイの４つのメモリ
ブロックRCA01−04とパリティセルアレイPCAそれぞれに
リードアンプ回路RAが設けられる。メモリブロックから
の４つのリードデータrd01−rd04は，それぞれ修復回路
４２に供給されると共に，リード側のパリティ演算回路
２８に供給される。パリティ演算回路２８は，ライト側
と同じように３つのEOR回路で構成される。パリティ演
算回路２８が生成したパリティビットrdpaと，パリティ
セルアレイから読み出されたパリティビットrdpとが，
比較回路４０で比較され，一致，不一致を示す判定信号
JDが生成される。
回路を示す図である。リアルセルアレイの４つのメモリ
ブロックRCA01−04とパリティセルアレイPCAそれぞれに
リードアンプ回路RAが設けられる。メモリブロックから
の４つのリードデータrd01−rd04は，それぞれ修復回路
４２に供給されると共に，リード側のパリティ演算回路
２８に供給される。パリティ演算回路２８は，ライト側
と同じように３つのEOR回路で構成される。パリティ演
算回路２８が生成したパリティビットrdpaと，パリティ
セルアレイから読み出されたパリティビットrdpとが，
比較回路４０で比較され，一致，不一致を示す判定信号
JDが生成される。
【００３４】リードデータrd01−rd04が供給される修復
回路４２には，リフレッシュ対象メモリブロックを選択
する選択信号rs01z−rs04zと，判定信号JDが供給され
る。そして，選択信号rs01z−rs04zのうちリフレッシュ
対象ブロックの選択信号がＨレベルになり，それに対応
する修復回路が，判定信号JDにしたがって，リードデー
タrd01−rd04を修復（訂正）する。
回路４２には，リフレッシュ対象メモリブロックを選択
する選択信号rs01z−rs04zと，判定信号JDが供給され
る。そして，選択信号rs01z−rs04zのうちリフレッシュ
対象ブロックの選択信号がＨレベルになり，それに対応
する修復回路が，判定信号JDにしたがって，リードデー
タrd01−rd04を修復（訂正）する。
【００３５】仮にライトデータDQ01−04が「０１１０」
だったとする。ライト時にパリティビット「０」が生成
され，それがパリティセルアレイに書き込まれる。その
後，読み出しが行われる時に，リアルセルのメモリブロ
ックRCA04へのリフレッシュ動作と重なったとする。即
ち，図３に示されるとおり，メモリブロックRCA01,02,0
3とパリティセルアレイPCAに対しては，外部アドレスAD
Dに対応するワード線が駆動され，メモリブロックRCA04
では，リフレッシュアドレスRaddに対応するワード線が
駆動される。つまり，選択信号rs04zのみがＨレベルに
なり，残りの選択信号は全てＬレベルになる。
だったとする。ライト時にパリティビット「０」が生成
され，それがパリティセルアレイに書き込まれる。その
後，読み出しが行われる時に，リアルセルのメモリブロ
ックRCA04へのリフレッシュ動作と重なったとする。即
ち，図３に示されるとおり，メモリブロックRCA01,02,0
3とパリティセルアレイPCAに対しては，外部アドレスAD
Dに対応するワード線が駆動され，メモリブロックRCA04
では，リフレッシュアドレスRaddに対応するワード線が
駆動される。つまり，選択信号rs04zのみがＨレベルに
なり，残りの選択信号は全てＬレベルになる。
【００３６】したがって，リードデータrd04は，リフレ
ッシュ動作に伴うデータであり，外部リード制御に伴う
データではない。リードデータrd04が「０」であれば，
パリティ演算回路２８には「０１１０」が入力され，パ
リティビットは「０」となり，パリティセルアレイPCA
から読み出されたパリティビット「０」と一致し，判定
信号JDはＬレベル（一致）になる。一方，リードデータ
rd04が「１」であれば，パリティ演算回路２８には「０
１１１」が入力され，パリティビットは「１」となり，
パリティセルアレイPCAから読み出されたパリティビッ
ト「０」と不一致し，判定信号JDはＨレベル（不一致）
になる。
ッシュ動作に伴うデータであり，外部リード制御に伴う
データではない。リードデータrd04が「０」であれば，
パリティ演算回路２８には「０１１０」が入力され，パ
リティビットは「０」となり，パリティセルアレイPCA
から読み出されたパリティビット「０」と一致し，判定
信号JDはＬレベル（一致）になる。一方，リードデータ
rd04が「１」であれば，パリティ演算回路２８には「０
１１１」が入力され，パリティビットは「１」となり，
パリティセルアレイPCAから読み出されたパリティビッ
ト「０」と不一致し，判定信号JDはＨレベル（不一致）
になる。
【００３７】選択信号rs04z＝Ｈの修復回路04は，この
判定信号JDに応じて，リードデータrd04を修復または訂
正する。即ち，修復回路04は，判定信号JDがＬレベル
（一致）であれば，リードデータrd04をそのまま出力
し，判定信号JDがＨレベル（不一致）であれば，リード
データrd04を反転して出力する。このように，パリティ
ビットを利用すれば，不良ビットの位置がわかっていれ
ば，元のデータに修復することが可能である。
判定信号JDに応じて，リードデータrd04を修復または訂
正する。即ち，修復回路04は，判定信号JDがＬレベル
（一致）であれば，リードデータrd04をそのまま出力
し，判定信号JDがＨレベル（不一致）であれば，リード
データrd04を反転して出力する。このように，パリティ
ビットを利用すれば，不良ビットの位置がわかっていれ
ば，元のデータに修復することが可能である。
【００３８】パリティビットの代わりにより複雑な演算
により求められるECCを記憶しておけば，不良ビットの
位置がわからなくても，リアルセルアレイからのリード
データの不良を修復することができる。その場合は，修
復回路に選択信号を供給する必要はない。
により求められるECCを記憶しておけば，不良ビットの
位置がわからなくても，リアルセルアレイからのリード
データの不良を修復することができる。その場合は，修
復回路に選択信号を供給する必要はない。
【００３９】図４は，パリティビット演算回路及び比較
回路を示す回路図である。パリティビット演算回路２８
は，リードデータrd01,rd02の排他的論理和を求めるEOR
回路EOR1と，リードデータrd03,rd04の排他的論理和を
求めるEOR回路EOR2と，それらの出力の排他的論理和を
求めるEOR回路EOR3とからなる。各EOR回路は，３つのイ
ンバータと２つのトランスファーゲートで構成され，そ
の動作は良く知られているので，動作説明は省略する。
比較回路４０は，パリティセルアレイからの読み出され
たパリティビットrdpと，パリティビット演算回路２８
が生成したパリティビットrdpaとの排他的論理和を求め
るEOR回路であり，他のEOR回路と同じ回路構成である。
回路を示す回路図である。パリティビット演算回路２８
は，リードデータrd01,rd02の排他的論理和を求めるEOR
回路EOR1と，リードデータrd03,rd04の排他的論理和を
求めるEOR回路EOR2と，それらの出力の排他的論理和を
求めるEOR回路EOR3とからなる。各EOR回路は，３つのイ
ンバータと２つのトランスファーゲートで構成され，そ
の動作は良く知られているので，動作説明は省略する。
比較回路４０は，パリティセルアレイからの読み出され
たパリティビットrdpと，パリティビット演算回路２８
が生成したパリティビットrdpaとの排他的論理和を求め
るEOR回路であり，他のEOR回路と同じ回路構成である。
【００４０】図５は，修復回路を示す回路図である。図
３の４つの修復回路は全て同じ回路構成であり，図５
は，そのうちの４番目の修復回路である。選択信号rs04
zに応じて判定信号JDが入力される。即ち，選択信号rs0
4zがＨレベルの時に判定信号JDがNANDゲート５０を通過
し，２つのトランスファーゲート５１，５２のいずれか
一方が判定信号JDに応じて導通し，リードデータrd04の
非反転データまたは反転データが出力out04として出力
される。即ち，判定信号JD＝Ｈレベル（パリティビット
不一致）なら，NADゲート５０の出力はＬレベルにな
り，トランスファゲート５２が導通し，リードデータrd
04の反転データが出力される。一方，判定信号JD＝Ｌレ
ベル（パリティビット一致）なら，リードデータrd04の
非反転データが出力される。
３の４つの修復回路は全て同じ回路構成であり，図５
は，そのうちの４番目の修復回路である。選択信号rs04
zに応じて判定信号JDが入力される。即ち，選択信号rs0
4zがＨレベルの時に判定信号JDがNANDゲート５０を通過
し，２つのトランスファーゲート５１，５２のいずれか
一方が判定信号JDに応じて導通し，リードデータrd04の
非反転データまたは反転データが出力out04として出力
される。即ち，判定信号JD＝Ｈレベル（パリティビット
不一致）なら，NADゲート５０の出力はＬレベルにな
り，トランスファゲート５２が導通し，リードデータrd
04の反転データが出力される。一方，判定信号JD＝Ｌレ
ベル（パリティビット一致）なら，リードデータrd04の
非反転データが出力される。
【００４１】［動作試験］以上が，リフレッシュモード
を有しないDRAM回路の構成と動作である。かかるメモリ
において，通常動作では，リフレッシュ動作が行われて
いなければ，リアルセルアレイのデータは，修復回路で
修復されることなく外部端子DQに供給され，そのまま読
み出すことはできる。しかし，リフレッシュ動作が行わ
れているときは，リアルセルアレイのデータは，修復回
路により修復されるので，そのまま読み出すことはでき
ない。第２に，パリティセルアレイのデータは，修復回
路に供給されるのみであり，外部端子DQから読み出すこ
とはできない。したがって，上記のリフレッシュモード
を有しないメモリ回路では，リアルセルアレイとパリテ
ィセルアレイの動作試験を適切に行うためには，特別の
試験制御回路と試験モードとが必要になる。
を有しないDRAM回路の構成と動作である。かかるメモリ
において，通常動作では，リフレッシュ動作が行われて
いなければ，リアルセルアレイのデータは，修復回路で
修復されることなく外部端子DQに供給され，そのまま読
み出すことはできる。しかし，リフレッシュ動作が行わ
れているときは，リアルセルアレイのデータは，修復回
路により修復されるので，そのまま読み出すことはでき
ない。第２に，パリティセルアレイのデータは，修復回
路に供給されるのみであり，外部端子DQから読み出すこ
とはできない。したがって，上記のリフレッシュモード
を有しないメモリ回路では，リアルセルアレイとパリテ
ィセルアレイの動作試験を適切に行うためには，特別の
試験制御回路と試験モードとが必要になる。
【００４２】本実施の形態では，セルアレイへのライト
・リードの動作試験時において，内部のリフレッシュ動
作を禁止して，リアルセルアレイのデータをそのまま外
部に出力する。更に，一部の出力制御回路を制御して，
パリティセルアレイのデータを出力できるようにする。
・リードの動作試験時において，内部のリフレッシュ動
作を禁止して，リアルセルアレイのデータをそのまま外
部に出力する。更に，一部の出力制御回路を制御して，
パリティセルアレイのデータを出力できるようにする。
【００４３】図７は，本実施の形態における試験モード
での第１のタイミングチャート図である。図１を参照し
ながら，試験時の動作を説明する。コマンド端子/CE〜/
UBにテストコマンドが，アドレス端子ADDにテストコー
ドがそれぞれ入力されると，テスト制御回路３８がそれ
らのテストコマンドとテストコードを解読し，第１の試
験モードであることを判別する。それに伴い，テスト制
御回路３８は，第１のテスト信号tesrzをＨレベルに
し，リフレッシュ発生回路３２にリフレッシュ要求信号
RFの出力を禁じる。
での第１のタイミングチャート図である。図１を参照し
ながら，試験時の動作を説明する。コマンド端子/CE〜/
UBにテストコマンドが，アドレス端子ADDにテストコー
ドがそれぞれ入力されると，テスト制御回路３８がそれ
らのテストコマンドとテストコードを解読し，第１の試
験モードであることを判別する。それに伴い，テスト制
御回路３８は，第１のテスト信号tesrzをＨレベルに
し，リフレッシュ発生回路３２にリフレッシュ要求信号
RFの出力を禁じる。
【００４４】リフレッシュ要求信号RFの発生は，ラッチ
回路１８に外部からのアドレスADDとリフレッシュアド
レスRaddの両方をラッチさせ，ロウデコーダ２０が両ア
ドレスについてデコードを行わせて，選択信号rs01z−r
s04zで選択されるメモリブロックに対してリフレッシュ
動作を行う。しかし，上記の第１の試験モードでは，内
部のリフレッシュ要求信号RFの発生は禁止されるので，
いずれのメモリブロックもリフレッシュ動作の対象にな
ることはない。
回路１８に外部からのアドレスADDとリフレッシュアド
レスRaddの両方をラッチさせ，ロウデコーダ２０が両ア
ドレスについてデコードを行わせて，選択信号rs01z−r
s04zで選択されるメモリブロックに対してリフレッシュ
動作を行う。しかし，上記の第１の試験モードでは，内
部のリフレッシュ要求信号RFの発生は禁止されるので，
いずれのメモリブロックもリフレッシュ動作の対象にな
ることはない。
【００４５】更に，第１の試験モード中に内部リフレッ
シュ要求信号RFが出力されることはない。そして，選択
信号rs01z−rs04zは全てＬレベルになり，修復回路のパ
リティビットによる修復機能は停止する。
シュ要求信号RFが出力されることはない。そして，選択
信号rs01z−rs04zは全てＬレベルになり，修復回路のパ
リティビットによる修復機能は停止する。
【００４６】第１の試験モードに入ると，外部のテスタ
装置から，読み出し動作試験のためのリードコマンド
が，読み出しアドレスと共に供給される。その結果，ロ
ウデコーダ２０は，全てのメモリブロックに対して外部
アドレスに応じてワード線を選択，駆動し，各メモリブ
ロックのリードデータが，入出力端子DQ01−DQ04から出
力される。この場合，前述のとおり，内部のリフレッシ
ュ動作が禁止され，選択信号rs01z−rs04zのいずれもＬ
レベルのままであり，修復回路４２はいずれもパリティ
ビットによる修復は行わない。
装置から，読み出し動作試験のためのリードコマンド
が，読み出しアドレスと共に供給される。その結果，ロ
ウデコーダ２０は，全てのメモリブロックに対して外部
アドレスに応じてワード線を選択，駆動し，各メモリブ
ロックのリードデータが，入出力端子DQ01−DQ04から出
力される。この場合，前述のとおり，内部のリフレッシ
ュ動作が禁止され，選択信号rs01z−rs04zのいずれもＬ
レベルのままであり，修復回路４２はいずれもパリティ
ビットによる修復は行わない。
【００４７】第１の試験モードが終了すると，モードイ
グジットコマンドとコードが外部から供給され，第１の
試験モードが解除され，第１のテスト信号tesrzはＬレ
ベルに戻る。
グジットコマンドとコードが外部から供給され，第１の
試験モードが解除され，第１のテスト信号tesrzはＬレ
ベルに戻る。
【００４８】次に，コマンド端子/CE〜/UBにテストコマ
ンドが，アドレス端子ADDにテストコードがそれぞれ入
力されると，テスト制御回路３８がそれらのテストコマ
ンドとテストコードを解読し，第２の試験モードである
ことを判別する。それに伴い，テスト制御回路３８は，
第２のテスト信号tespzをＨレベルにし，リフレッシュ
発生回路３２にリフレッシュ要求信号RFの出力を禁じる
と共に，外部端子DQ04に対応する出力制御回路３０を制
御して，パリティセルアレイのデータを出力可能な状態
にする。
ンドが，アドレス端子ADDにテストコードがそれぞれ入
力されると，テスト制御回路３８がそれらのテストコマ
ンドとテストコードを解読し，第２の試験モードである
ことを判別する。それに伴い，テスト制御回路３８は，
第２のテスト信号tespzをＨレベルにし，リフレッシュ
発生回路３２にリフレッシュ要求信号RFの出力を禁じる
と共に，外部端子DQ04に対応する出力制御回路３０を制
御して，パリティセルアレイのデータを出力可能な状態
にする。
【００４９】図３に示されるとおり，第２のテスト信号
tespzは，一つの出力制御回路に供給されている。図６
は，パリティセルアレイのデータを出力可能な出力制御
回路の回路図である。この出力回路は，第２のテスト信
号tespzに応じて，リアルセルアレイからのリードデー
タout04か，パリティセルアレイからのリードデータrdp
かのいずれかを選択するために，トランスファーゲート
５４，５５が設けられる。第２の試験モードで第２のテ
スト信号tespzがＨレベルになると，トランスファーゲ
ート５５が導通して，パリティセルアレイからのリード
データrdpが出力端子DQ04から出力される。第２の試験
モード以外では，第２のテスト信号tespzがＬレベルに
なり，トランスファーゲート５４が導通して，リアルセ
ルアレイからのリードデータout04が出力端子DQ04に出
力される。
tespzは，一つの出力制御回路に供給されている。図６
は，パリティセルアレイのデータを出力可能な出力制御
回路の回路図である。この出力回路は，第２のテスト信
号tespzに応じて，リアルセルアレイからのリードデー
タout04か，パリティセルアレイからのリードデータrdp
かのいずれかを選択するために，トランスファーゲート
５４，５５が設けられる。第２の試験モードで第２のテ
スト信号tespzがＨレベルになると，トランスファーゲ
ート５５が導通して，パリティセルアレイからのリード
データrdpが出力端子DQ04から出力される。第２の試験
モード以外では，第２のテスト信号tespzがＬレベルに
なり，トランスファーゲート５４が導通して，リアルセ
ルアレイからのリードデータout04が出力端子DQ04に出
力される。
【００５０】従って，図６の出力制御回路では，通常動
作時は，リアルセルアレイのリードデータが，リフレッ
シュ中であれば修復回路により修復されて，リフレッシ
ュ中でなければ修復されずに，出力端子DQ04に出力され
る。試験動作時は，第１の試験モードでは，リアルセル
アレイのリードデータが，修復回路で修復されることな
く，出力端子DQ04に出力される。また，第２の試験モー
ドでは，パリティセルアレイのパリティビットが，出力
端子DQ04に出力される。
作時は，リアルセルアレイのリードデータが，リフレッ
シュ中であれば修復回路により修復されて，リフレッシ
ュ中でなければ修復されずに，出力端子DQ04に出力され
る。試験動作時は，第１の試験モードでは，リアルセル
アレイのリードデータが，修復回路で修復されることな
く，出力端子DQ04に出力される。また，第２の試験モー
ドでは，パリティセルアレイのパリティビットが，出力
端子DQ04に出力される。
【００５１】図７にもどり，第２の試験モードが終了す
ると，モードイグジットコマンドとコードが外部から供
給され，第２の試験モードが解除され，第２のテスト信
号tespzはＬレベルに戻る。
ると，モードイグジットコマンドとコードが外部から供
給され，第２の試験モードが解除され，第２のテスト信
号tespzはＬレベルに戻る。
【００５２】図８は，本実施の形態における試験モード
での第２のタイミングチャート図である。この試験モー
ドでは，外部からの試験コマンドに応答して，試験モー
ドに入り，試験動作に影響を与えない外部端子/UBを利
用して，第１の試験モードと第２の試験モードの切り換
えを行うことができる。つまり，外部端子/UBをトグル
することにより，第１の試験モードと第２の試験モード
の切り換えが可能になり，図７の例のように，コマンド
による第１及び第２の試験モードのエントリとイグジッ
トを行う必要はない。
での第２のタイミングチャート図である。この試験モー
ドでは，外部からの試験コマンドに応答して，試験モー
ドに入り，試験動作に影響を与えない外部端子/UBを利
用して，第１の試験モードと第２の試験モードの切り換
えを行うことができる。つまり，外部端子/UBをトグル
することにより，第１の試験モードと第２の試験モード
の切り換えが可能になり，図７の例のように，コマンド
による第１及び第２の試験モードのエントリとイグジッ
トを行う必要はない。
【００５３】図９は，上記の第２のタイミングチャート
に対応するリード側の回路を示す図であり，図１０は，
出力制御回路を示す図である。図９の回路で，図３と異
なるところは，出力端子DQ04に対応する出力制御回路３
０に，コマンド端子/UBからの信号/UBが供給されている
ことである。それ以外は，同じ構成である。また，図１
０の出力回路は，図６と異なり，コマンド端子/UBから
の信号/UBが供給され，それによりリードデータout04か
パリティビットrdpのいずれかが選択される。
に対応するリード側の回路を示す図であり，図１０は，
出力制御回路を示す図である。図９の回路で，図３と異
なるところは，出力端子DQ04に対応する出力制御回路３
０に，コマンド端子/UBからの信号/UBが供給されている
ことである。それ以外は，同じ構成である。また，図１
０の出力回路は，図６と異なり，コマンド端子/UBから
の信号/UBが供給され，それによりリードデータout04か
パリティビットrdpのいずれかが選択される。
【００５４】図８に戻って動作を説明すると，コマンド
端子/CE〜/LB，/UBにテストエントリコマンドが，アド
レス端子ADDにテストエントリコードが入力されると，
テスト制御回路３８が，第１のテスト信号tesrzをＨレ
ベルにし，内部リフレッシュ動作を禁止する。それに伴
い，選択信号rs01z−rs04zは全てＬレベルになり，修復
回路のパリティビットによる修復機能も停止する。その
後，リード試験のために外部からコマンド端子/CE〜/LB
にリードコマンドが与えられ，アドレス端子ADDにリー
ドアドレスが与えられる。
端子/CE〜/LB，/UBにテストエントリコマンドが，アド
レス端子ADDにテストエントリコードが入力されると，
テスト制御回路３８が，第１のテスト信号tesrzをＨレ
ベルにし，内部リフレッシュ動作を禁止する。それに伴
い，選択信号rs01z−rs04zは全てＬレベルになり，修復
回路のパリティビットによる修復機能も停止する。その
後，リード試験のために外部からコマンド端子/CE〜/LB
にリードコマンドが与えられ，アドレス端子ADDにリー
ドアドレスが与えられる。
【００５５】その時，アッパーバイト端子/UBをＬレベ
ルに制御することで，図１０の出力制御回路は，リアル
セルアレイ側のリードデータを選択する。従って，リー
ドアドレスにしたがって各メモリブロックRCA01−04か
ら読み出されたリードデータが，そのまま出力端子DQ01
−DQ04に出力される。そして，同じ試験モードで同じリ
ード動作サイクルの時に，アッパーバイト端子/UBをＨ
レベルに制御することで，図１０の出力制御回路は，パ
リティセルアレイ側のパリティビットrdpを選択し，出
力端子DQ04に出力する。従って，共通の試験モードで，
且つ共通のリード動作サイクルで，リアルセルアレイ内
のデータの読み出しと，パリティセルアレイ内のデータ
の読み出しとを，それぞれ別々に行うことができる。よ
って，第１のタイミングチャートの試験よりも，試験時
間を大幅に短縮することができる。
ルに制御することで，図１０の出力制御回路は，リアル
セルアレイ側のリードデータを選択する。従って，リー
ドアドレスにしたがって各メモリブロックRCA01−04か
ら読み出されたリードデータが，そのまま出力端子DQ01
−DQ04に出力される。そして，同じ試験モードで同じリ
ード動作サイクルの時に，アッパーバイト端子/UBをＨ
レベルに制御することで，図１０の出力制御回路は，パ
リティセルアレイ側のパリティビットrdpを選択し，出
力端子DQ04に出力する。従って，共通の試験モードで，
且つ共通のリード動作サイクルで，リアルセルアレイ内
のデータの読み出しと，パリティセルアレイ内のデータ
の読み出しとを，それぞれ別々に行うことができる。よ
って，第１のタイミングチャートの試験よりも，試験時
間を大幅に短縮することができる。
【００５６】図７，８の試験のタイミングチャートにお
いて，各試験モードでリードコマンドによるリード動作
サイクルが行われていることを示したが，リードコマン
ドの前にライトコマンドを入れて，ライト動作後のリー
ド動作のチェックを行うこともできる。
いて，各試験モードでリードコマンドによるリード動作
サイクルが行われていることを示したが，リードコマン
ドの前にライトコマンドを入れて，ライト動作後のリー
ド動作のチェックを行うこともできる。
【００５７】上記の実施の形態では，パリティビットを
生成してパリティセルアレイにそれを記録し，リアルセ
ルアレイを読み出すときパリティビットを利用してデー
タの修復を行った。前述のとおり，パリティビットの代
わりに，ECCコードを生成して，ECCセルアレイに記録
し，リアルセルアレイを読み出すときにそのECCを利用
してデータの修復を行っても良い。その場合でも，本実
施の形態の試験制御を適用することができる。
生成してパリティセルアレイにそれを記録し，リアルセ
ルアレイを読み出すときパリティビットを利用してデー
タの修復を行った。前述のとおり，パリティビットの代
わりに，ECCコードを生成して，ECCセルアレイに記録
し，リアルセルアレイを読み出すときにそのECCを利用
してデータの修復を行っても良い。その場合でも，本実
施の形態の試験制御を適用することができる。
【００５８】以上，実施の形態例をまとめると以下の付
記の通りである。
記の通りである。
【００５９】（付記１）メモリ回路において，データが
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路と，前記パリティビット（又はECC）が
記憶されるパリティセルアレイ（又はECCセルアレイ）
と，所定の周期で内部リフレッシュ要求信号を生成し，
リフレッシュアドレスに従ってリアルセルアレイを順次
リフレッシュし，内部リフレッシュ要求と外部からのリ
ード要求とが重なった時に，当該リアルセルアレイのリ
フレッシュ動作を優先するリフレッシュ制御回路と，当
該リフレッシュ動作が優先されたリアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路と，第１の試験モード時に，前記リアル
セルアレイのリフレッシュ動作を禁止して前記リアルセ
ルアレイから読み出されたデータを出力し，第２の試験
モード時に，前記パリティセルアレイ（又はECCセルア
レイ）から読み出されたデータを出力するよう前記出力
回路を制御する試験制御回路とを有することを特徴とす
るメモリ回路。
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路と，前記パリティビット（又はECC）が
記憶されるパリティセルアレイ（又はECCセルアレイ）
と，所定の周期で内部リフレッシュ要求信号を生成し，
リフレッシュアドレスに従ってリアルセルアレイを順次
リフレッシュし，内部リフレッシュ要求と外部からのリ
ード要求とが重なった時に，当該リアルセルアレイのリ
フレッシュ動作を優先するリフレッシュ制御回路と，当
該リフレッシュ動作が優先されたリアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路と，第１の試験モード時に，前記リアル
セルアレイのリフレッシュ動作を禁止して前記リアルセ
ルアレイから読み出されたデータを出力し，第２の試験
モード時に，前記パリティセルアレイ（又はECCセルア
レイ）から読み出されたデータを出力するよう前記出力
回路を制御する試験制御回路とを有することを特徴とす
るメモリ回路。
【００６０】（付記２）付記１において，第１の試験コ
マンドの供給に応答して，前記試験制御回路は，前記第
１の試験モードに制御し，前記第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，前記試験
制御回路は，前記第２の試験モードに制御することを特
徴とするメモリ回路。
マンドの供給に応答して，前記試験制御回路は，前記第
１の試験モードに制御し，前記第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，前記試験
制御回路は，前記第２の試験モードに制御することを特
徴とするメモリ回路。
【００６１】（付記３）付記１において，前記試験制御
回路は，試験コマンドの供給に応答して，試験モードに
エントリし，当該試験モードにおいて，外部信号の状態
に応じて，第１の試験モードと第２の試験モードとを切
り換えることを特徴とするメモリ回路。
回路は，試験コマンドの供給に応答して，試験モードに
エントリし，当該試験モードにおいて，外部信号の状態
に応じて，第１の試験モードと第２の試験モードとを切
り換えることを特徴とするメモリ回路。
【００６２】（付記４）付記３において，前記外部信号
が，前記試験モード時の動作コマンドに含まれない信号
であることを特徴とするメモリ回路。
が，前記試験モード時の動作コマンドに含まれない信号
であることを特徴とするメモリ回路。
【００６３】（付記５）付記１において，前記第１の試
験モードにおいて，前記データ修復部の修復機能が禁止
されて，リアルセルアレイのデータが修復されずに前記
出力回路から出力されることを特徴とするメモリ回路。
験モードにおいて，前記データ修復部の修復機能が禁止
されて，リアルセルアレイのデータが修復されずに前記
出力回路から出力されることを特徴とするメモリ回路。
【００６４】（付記６）メモリ回路において，データが
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路（又はECC演算回路）と，前記パリティ
ビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路と，試験モード時に，前記データ修復部
における読み出しデータの修復を禁止する試験制御回路
とを有することを特徴とするメモリ回路。
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路（又はECC演算回路）と，前記パリティ
ビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路と，試験モード時に，前記データ修復部
における読み出しデータの修復を禁止する試験制御回路
とを有することを特徴とするメモリ回路。
【００６５】（付記７）メモリ回路において，データが
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路（又はECC演算回路）と，前記パリティ
ビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイからのデータを出力する出力回路と，試験モ
ード時に，前記パリティセルアレイ（又はECCセルアレ
イ）から読み出されたデータを出力するよう前記の出力
回路を制御する試験制御回路とを有することを特徴とす
るメモリ回路。
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路（又はECC演算回路）と，前記パリティ
ビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイからのデータを出力する出力回路と，試験モ
ード時に，前記パリティセルアレイ（又はECCセルアレ
イ）から読み出されたデータを出力するよう前記の出力
回路を制御する試験制御回路とを有することを特徴とす
るメモリ回路。
【００６６】（付記８）メモリ回路において，データが
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路と，前記パリティビット（又はECC）が
記憶されるパリティセルアレイ（又はECCセルアレイ）
と，前記リアルセルアレイから読み出されたデータを，
前記パリティセルアレイ（又はECCセルアレイ）から読
み出されたパリティビット（又はECC）に従って修復す
るデータ修復部と，前記リアルセルアレイから前記デー
タ修復部を経由したデータを出力する出力回路と，第１
の試験モード時に，前記データ修復部における読み出し
データの修復を禁止し，第２の試験モード時に，前記パ
リティセルアレイ（又はECCセルアレイ）から読み出さ
れたデータを出力するよう前記の出力回路を制御する試
験制御回路とを有することを特徴とするメモリ回路。
記憶されるリアルセルアレイと，前記リアルセルアレイ
のデータからパリティビット（又はECC）を演算するパ
リティ演算回路と，前記パリティビット（又はECC）が
記憶されるパリティセルアレイ（又はECCセルアレイ）
と，前記リアルセルアレイから読み出されたデータを，
前記パリティセルアレイ（又はECCセルアレイ）から読
み出されたパリティビット（又はECC）に従って修復す
るデータ修復部と，前記リアルセルアレイから前記デー
タ修復部を経由したデータを出力する出力回路と，第１
の試験モード時に，前記データ修復部における読み出し
データの修復を禁止し，第２の試験モード時に，前記パ
リティセルアレイ（又はECCセルアレイ）から読み出さ
れたデータを出力するよう前記の出力回路を制御する試
験制御回路とを有することを特徴とするメモリ回路。
【００６７】（付記９）付記８において，第１の試験コ
マンドの供給に応答して，前記試験制御回路が前記第１
の試験モードに制御され，前記第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，前記試験
制御回路が前記第２の試験モードに制御されることを特
徴とするメモリ回路。
マンドの供給に応答して，前記試験制御回路が前記第１
の試験モードに制御され，前記第１の試験コマンドとは
異なる第２の試験コマンドの応答に応答して，前記試験
制御回路が前記第２の試験モードに制御されることを特
徴とするメモリ回路。
【００６８】（付記１０）付記８において，試験コマン
ドの供給に応答して，前記試験制御回路は，試験モード
にエントリし，当該試験モードにおいて，外部信号の状
態に応じて，前記第１の試験モードと第２の試験モード
とを切り換えることを特徴とするメモリ回路。
ドの供給に応答して，前記試験制御回路は，試験モード
にエントリし，当該試験モードにおいて，外部信号の状
態に応じて，前記第１の試験モードと第２の試験モード
とを切り換えることを特徴とするメモリ回路。
【００６９】（付記１１）メモリ回路において，データ
が記憶されるリアルセルアレイと，前記リアルセルアレ
イのデータからパリティビット（又はECC）を演算する
パリティ演算回路（又はECC演算回路）と，前記パリテ
ィビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイからのデータを出力する出力回路と，試験モ
ード時に，前記パリティセルアレイ（又はECCセルアレ
イ）から読み出されたデータと，前記リアルセルアレイ
から読み出されたデータとを，別々に出力するよう制御
する試験制御回路とを有することを特徴とするメモリ回
路。
が記憶されるリアルセルアレイと，前記リアルセルアレ
イのデータからパリティビット（又はECC）を演算する
パリティ演算回路（又はECC演算回路）と，前記パリテ
ィビット（又はECC）が記憶されるパリティセルアレイ
（又はECCセルアレイ）と，前記リアルセルアレイから
読み出されたデータを，前記パリティセルアレイ（又は
ECCセルアレイ）から読み出されたパリティビット（又
はECC）に従って修復するデータ修復部と，前記リアル
セルアレイからのデータを出力する出力回路と，試験モ
ード時に，前記パリティセルアレイ（又はECCセルアレ
イ）から読み出されたデータと，前記リアルセルアレイ
から読み出されたデータとを，別々に出力するよう制御
する試験制御回路とを有することを特徴とするメモリ回
路。
【００７０】
【発明の効果】以上，本発明によれば，リアルセルアレ
イとパリティセルアレイを有するメモリ回路において，
両セルアレイの動作試験を適切に行うことができる。
イとパリティセルアレイを有するメモリ回路において，
両セルアレイの動作試験を適切に行うことができる。
【図１】本実施の形態におけるメモリ回路の全体構成図
である。
である。
【図２】本実施の形態におけるライト側の回路を示す図
である。
である。
【図３】本実施の形態におけるリード側の回路を示す図
である。
である。
【図４】パリティビット演算回路及び比較回路を示す回
路図である。
路図である。
【図５】修復回路を示す回路図である。
【図６】パリティセルアレイのデータを出力可能な出力
制御回路の回路図である。
制御回路の回路図である。
【図７】本実施の形態における試験モードでの第１のタ
イミングチャート図である。
イミングチャート図である。
【図８】本実施の形態における試験モードでの第２のタ
イミングチャート図である。
イミングチャート図である。
【図９】第２のタイミングチャートに対応するリード側
の回路を示す図である。
の回路を示す図である。
【図１０】第２のタイミングチャートに対応する出力制
御回路を示す図である。
御回路を示す図である。
RCA リアルセルアレイ
PCA パリティセルアレイ（ECCセルアレイ）
rd01−rd04 リアルセルアレイの読み出しデータ
rdp パリティセルアレイのパリティビット
２６，２８ パリティ演算回路
３０ 出力制御回路，出力回路
３２ リフレッシュ発生回路（リフレッシュ制御
回路） ３８ 試験制御回路
回路） ３８ 試験制御回路
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０１Ｒ 31/28 Ｗ
(72)発明者 原 浩太
神奈川県川崎市中原区上小田中４丁目１番
１号 富士通株式会社内
Ｆターム(参考） 2G132 AA08 AB01 AG02 AH04 AK00
AK09 AK13 AL00 AL11
5L106 AA01 BB12 DD00 DD11 EE02
5M024 AA91 BB22 BB30 BB35 BB39
BB40 DD20 DD60 DD90 EE05
EE30 MM09 MM10 PP01 PP02
PP03 PP07
Claims (10)
- 【請求項１】メモリ回路において，データが記憶される
リアルセルアレイと，前記リアルセルアレイのデータか
らパリティビット又はエラーコレクションコード（以下
ECC）を演算するパリティ演算回路と，前記パリティビ
ット又はECCが記憶されるパリティセルアレイ又はECCセ
ルアレイと，所定の周期で内部リフレッシュ要求信号を
生成し，リフレッシュアドレスに従ってリアルセルアレ
イを順次リフレッシュし，内部リフレッシュ要求と外部
からのリード要求とが重なった時に，当該リアルセルア
レイのリフレッシュ動作を優先するリフレッシュ制御回
路と，当該リフレッシュ動作が優先されたリアルセルア
レイから読み出されたデータを，前記パリティセルアレ
イ又はECCセルアレイから読み出されたパリティビット
又はECCに従って修復するデータ修復部と，前記リアル
セルアレイから前記データ修復部を経由したデータを出
力する出力回路と，第１の試験モード時に，前記リアル
セルアレイのリフレッシュ動作を禁止して前記リアルセ
ルアレイから読み出されたデータを出力し，第２の試験
モード時に，前記パリティセルアレイ又はECCセルアレ
イから読み出されたデータを出力するよう前記出力回路
を制御する試験制御回路とを有することを特徴とするメ
モリ回路。 - 【請求項２】請求項１において，第１の試験コマンドの
供給に応答して，前記試験制御回路は，前記第１の試験
モードに制御し，前記第１の試験コマンドとは異なる第
２の試験コマンドの応答に応答して，前記試験制御回路
は，前記第２の試験モードに制御することを特徴とする
メモリ回路。 - 【請求項３】請求項１において，前記試験制御回路は，
試験コマンドの供給に応答して，試験モードにエントリ
し，当該試験モードにおいて，外部信号の状態に応じ
て，第１の試験モードと第２の試験モードとを切り換え
ることを特徴とするメモリ回路。 - 【請求項４】請求項１において，前記第１の試験モード
において，前記データ修復部の修復機能が禁止されて，
リアルセルアレイのデータが修復されずに前記出力回路
から出力されることを特徴とするメモリ回路。 - 【請求項５】メモリ回路において，データが記憶される
リアルセルアレイと，前記リアルセルアレイのデータか
らパリティビット又はエラーコレクションコード（以下
ECC）を演算するパリティ演算回路又はECC演算回路と，
前記パリティビット又はECCが記憶されるパリティセル
アレイ又はECCセルアレイと，前記リアルセルアレイか
ら読み出されたデータを，前記パリティセルアレイ又は
ECCセルアレイから読み出されたパリティビット又はECC
に従って修復するデータ修復部と，前記リアルセルアレ
イから前記データ修復部を経由したデータを出力する出
力回路と，試験モード時に，前記データ修復部における
読み出しデータの修復を禁止する試験制御回路とを有す
ることを特徴とするメモリ回路。 - 【請求項６】メモリ回路において，データが記憶される
リアルセルアレイと，前記リアルセルアレイのデータか
らパリティビット又はエラーコレクションコード（以下
ECC）を演算するパリティ演算回路又はECC演算回路と，
前記パリティビット又はECCが記憶されるパリティセル
アレイ又はECCセルアレイと，前記リアルセルアレイか
ら読み出されたデータを，前記パリティセルアレイ又は
ECCセルアレイから読み出されたパリティビット又はECC
に従って修復するデータ修復部と，前記リアルセルアレ
イからのデータを出力する出力回路と，試験モード時
に，前記パリティセルアレイ又はECCセルアレイから読
み出されたデータを出力するよう前記の出力回路を制御
する試験制御回路とを有することを特徴とするメモリ回
路 - 【請求項７】メモリ回路において，データが記憶される
リアルセルアレイと，前記リアルセルアレイのデータか
らパリティビット又はエラーコレクションコード（以下
ECC）を演算するパリティ演算回路と，前記パリティビ
ット又はECCが記憶されるパリティセルアレイ又はECCセ
ルアレイと，前記リアルセルアレイから読み出されたデ
ータを，前記パリティセルアレイ又はECCセルアレイか
ら読み出されたパリティビット又はECCに従って修復す
るデータ修復部と，前記リアルセルアレイから前記デー
タ修復部を経由したデータを出力する出力回路と，第１
の試験モード時に，前記データ修復部における読み出し
データの修復を禁止し，第２の試験モード時に，前記パ
リティセルアレイ又はECCセルアレイから読み出された
データを出力するよう前記の出力回路を制御する試験制
御回路とを有することを特徴とするメモリ回路。 - 【請求項８】請求項７において，第１の試験コマンドの
供給に応答して，前記試験制御回路が前記第１の試験モ
ードに制御され，前記第１の試験コマンドとは異なる第
２の試験コマンドの応答に応答して，前記試験制御回路
が前記第２の試験モードに制御されることを特徴とする
メモリ回路。 - 【請求項９】請求項７において，試験コマンドの供給に
応答して，前記試験制御回路は，試験モードにエントリ
し，当該試験モードにおいて，外部信号の状態に応じ
て，前記第１の試験モードと第２の試験モードとを切り
換えることを特徴とするメモリ回路。 - 【請求項１０】メモリ回路において，データが記憶され
るリアルセルアレイと，前記リアルセルアレイのデータ
からパリティビット又はエラーコレクションコード（以
下ECC）を演算するパリティ演算回路又はECC演算回路
と，前記パリティビット又はECCが記憶されるパリティ
セルアレイ又はECCセルアレイと，前記リアルセルアレ
イから読み出されたデータを，前記パリティセルアレイ
又はECCセルアレイから読み出されたパリティビット又
はECCに従って修復するデータ修復部と，前記リアルセ
ルアレイからのデータを出力する出力回路と，試験モー
ド時に，前記パリティセルアレイ又はECCセルアレイか
ら読み出されたデータと，前記リアルセルアレイから読
み出されたデータとを，別々に出力するよう制御する試
験制御回路とを有することを特徴とするメモリ回路。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358102A JP3938298B2 (ja) | 2001-11-22 | 2001-11-22 | パリティセルアレイを有するメモリ回路 |
| US10/271,533 US7032142B2 (en) | 2001-11-22 | 2002-10-17 | Memory circuit having parity cell array |
| DE60235846T DE60235846D1 (de) | 2001-11-22 | 2002-10-22 | Speicherschaltung mit Paritätszellenmatrix |
| EP06021810A EP1746606B1 (en) | 2001-11-22 | 2002-10-22 | Memory circuit having parity cell array |
| EP02257328A EP1315176B1 (en) | 2001-11-22 | 2002-10-22 | Memory circuit having parity cell array |
| TW091124393A TW569235B (en) | 2001-11-22 | 2002-10-22 | Memory circuit having parity cell array |
| DE60234076T DE60234076D1 (de) | 2001-11-22 | 2002-10-22 | Speicherschaltung mit Paritätszellenmatrix |
| KR1020020070670A KR100864035B1 (ko) | 2001-11-22 | 2002-11-14 | 패리티 셀 어레이를 구비한 메모리 회로 |
| CNB021528535A CN1255818C (zh) | 2001-11-22 | 2002-11-21 | 具有奇偶校验单元阵列的存储电路 |
| KR1020080075614A KR100901404B1 (ko) | 2001-11-22 | 2008-08-01 | 패리티 셀 어레이를 구비한 메모리 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001358102A JP3938298B2 (ja) | 2001-11-22 | 2001-11-22 | パリティセルアレイを有するメモリ回路 |
Publications (2)
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|---|---|
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ID=19169340
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140948A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 積層メモリ |
| KR100795005B1 (ko) | 2006-06-09 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
| JP2018195359A (ja) * | 2017-05-16 | 2018-12-06 | 富士通株式会社 | メモリセル、メモリモジュール、情報処理装置およびメモリセルのエラー訂正方法 |
| WO2019181094A1 (ja) * | 2018-03-22 | 2019-09-26 | ソニーセミコンダクタソリューションズ株式会社 | 記憶制御回路、記憶装置、撮像装置、および、記憶制御方法 |
-
2001
- 2001-11-22 JP JP2001358102A patent/JP3938298B2/ja not_active Expired - Fee Related
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007140948A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 積層メモリ |
| KR100795005B1 (ko) | 2006-06-09 | 2008-01-16 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
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