JP6186381B2 - 半導体記憶装置と品種展開方法 - Google Patents
半導体記憶装置と品種展開方法 Download PDFInfo
- Publication number
- JP6186381B2 JP6186381B2 JP2015006783A JP2015006783A JP6186381B2 JP 6186381 B2 JP6186381 B2 JP 6186381B2 JP 2015006783 A JP2015006783 A JP 2015006783A JP 2015006783 A JP2015006783 A JP 2015006783A JP 6186381 B2 JP6186381 B2 JP 6186381B2
- Authority
- JP
- Japan
- Prior art keywords
- chip
- address
- virtual
- data
- configuration
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 238000000034 method Methods 0.000 title description 32
- 238000012356 Product development Methods 0.000 title description 13
- 239000011159 matrix material Substances 0.000 claims description 3
- 239000000872 buffer Substances 0.000 description 14
- 238000011161 development Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 6
- 101150051106 SWEET11 gene Proteins 0.000 description 5
- 238000006243 chemical reaction Methods 0.000 description 5
- 230000006872 improvement Effects 0.000 description 5
- 238000005520 cutting process Methods 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000001360 synchronised effect Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
Images
Landscapes
- Dram (AREA)
Description
・ワイヤボンディング切り替え、
・ヒューズ切断、
・配線工程におけるマスクの切り替え、
・モードレジスタ設定値の切り替え、
等の手段を使って展開し、顧客の要求に合わせた製品を供給している(例えば上記特許文献1乃至4参照)。
前記複数のバンクを指定するためのバンクアドレス信号と、
前記バーチャルチップを指定するためのチップアドレス信号と、
を含み、前記バンクアドレス信号と前記チップアドレス信号とは、ある品種で前記バンクアドレス信号としての役割を担っている信号が他の品種では前記チップアドレス信号としての役割を担うように設定される。
(A)前記半導体記憶装置内の品種設定用レジスタの値に所定の方法で所定の値を設定する、
(B)前記半導体記憶装置内のボンディングパッドをボンディングによって所定の電位に設定する、
(C)前記半導体記憶装置内のヒューズ素子を所定の方法で切断する、
(D)前記半導体記憶装置内のアンチヒューズ素子を所定の方法で接続する、
(E)前記半導体記憶装置の製造過程において、1乃至所定の枚数のホトマスクを品種に対応して切り替えて用いる
の少なくともいずれかより、品種展開される。
前記複数のプロセッサコアと外部記憶装置との間のデータ転送を制御する制御ブロックとを含むマルチコアプロセッサと、
本発明に係る前記半導体記憶装置と、
を備え、前記半導体記憶装置が前記制御ブロックによって制御されるコンピュータシステムが提供される。
前記複数のバーチャルチップの各々に割当てられるデータピン数を前記一の品種よりも少なくするとともに、複数のバーチャルチップの各々に対して専用にデータピンを割当て、
各バーチャルチップのデータピンの本数とバーチャルチップ数の積が一定となるように品種展開を行う品種展開方法が提供される。
(A)チップ上の設定用レジスタの値に所定の方法で所定の値を設定する、
(B)前記チップ上のボンディングパッドをボンディングによって所定の電位に設定する、
(C)前記チップ上のヒューズ素子を所定の方法で切断する、
(D)前記チップ上のアンチヒューズ素子を所定の方法で接続する、
(E)前記チップの製造過程において、1乃至所定の枚数のホトマスクを品種に対応して切り替えて用いる、の少なくともいずれかより、品種展開される。
バンクアドレス、ロウアドレス、カラムアドレスを入力する1つ又は複数のバンクを備え、複数バーチャルチップ構成の場合、バンクアドレスとともにバーチャルチップを選択するチップアドレスを入力し、
複数のバンクに対して、バンクアドレスにしたがって1つのバンクを選択するセレクタと、
前記セレクタからの所定ビット幅のパラレルデータを受け、シリアルデータに変換してデータピンに出力し、データピンからのシリアルデータを所定ビット幅のパラレルデータに変換し前記セレクタに供給する直列並列変換・並列直列変換回路を備えている。
前記バンクは、
品種選択信号と、
前記バーチャルチップ内データピン数最大の品種の最上位カラムアドレスに加えて、前記最上位カラムアドレスの上位側の連続するnビットのカラムアドレスを用いて、前記バーチャルチップ内バンク数最大のバンクのデータ入出力線を2n分の1間隔で対応する前記セレクタに接続する。
・ワイヤボンディングの切り替え、
・ヒューズ切断、
・配線工程におけるマスクの切り替え、
・モードレジスタ設定値の切り替え
等のいずれかの手法で行う。
1VCの時は9ビット(YA0からYA8)、
2VCの時は10ビット(YA0からYA9)、
4VCの時は11ビット(YA0からYA10)、
8VCの時は12ビット(YA0からYA11)、
というように変化する。
8Mx32ビット、
16Mx16ビット、
32Mx8ビット、
64Mx4ビット
と変化する。
ロウアドレスバッファ(XA0からXA13)、
カラムアドレスバッファ(YA0からYA8乃至YA11)、
8個の256Mビット構成のメモリアレイ(1バンク分に相当)、
セレクタ、
デシリアライザ、
DQバッファ(4個ずつのセットが8セットで計32個)
から成る。
1VCの時は9ビット(YA0からYA8)、
2VCの時は10ビット(YA0からYA9)、
4VCの時は11ビット(YA0からYA10)、
8VCの時は12ビット(YA0からYA11)、
というように変化し、これに対応して各256Mビットのバンク構成が、
8Mx32ビット、
16Mx16ビット、
32Mx8ビット、
64Mx4ビット
と変化する。
20 マルチコアプロセッサ
21 コア
22 I/O装置
23 外部記憶装置制御ブロック
24 オンチップメモリ
25 内部バス
101、111、121、201 NAND
102、105、112、115、122、125、202 インバータ
103、104、106、107、113、114、116、117、123、124、126、127、203、204 トランスファゲート
Claims (1)
- 複数のメモリセルがマトリクス状に配置されてなるメモリセルアレイを含むn個のバンクと、
データ信号を入力及び/又は出力する複数のデータ信号端子と、
制御信号を入力する複数の制御信号端子と、
アドレス信号を入力する複数のアドレス信号端子と、
前記n個のバンクのうちn/p個のバンクをまとめてそれぞれ一つの独立したチップとして動作可能とされるp個のバーチャルチップと、
を備え、
前記複数のデータ信号端子は、各バーチャルチップに個別に割り当てられ、
前記複数の制御信号端子と前記複数のアドレス信号端子とは、複数のバーチャルチップ構成の場合、前記複数のバーチャルチップ間で共有され、
前記制御信号及び前記アドレス信号は、前記複数のバーチャルチップに対して時分割で供給される、ことを特徴とする半導体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015006783A JP6186381B2 (ja) | 2015-01-16 | 2015-01-16 | 半導体記憶装置と品種展開方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015006783A JP6186381B2 (ja) | 2015-01-16 | 2015-01-16 | 半導体記憶装置と品種展開方法 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007272898A Division JP5706060B2 (ja) | 2007-10-19 | 2007-10-19 | 半導体記憶装置と品種展開方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2015099630A JP2015099630A (ja) | 2015-05-28 |
JP6186381B2 true JP6186381B2 (ja) | 2017-08-23 |
Family
ID=53376141
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015006783A Expired - Fee Related JP6186381B2 (ja) | 2015-01-16 | 2015-01-16 | 半導体記憶装置と品種展開方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6186381B2 (ja) |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100393232B1 (ko) * | 2001-10-23 | 2003-07-31 | 삼성전자주식회사 | 제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템 |
US8595459B2 (en) * | 2004-11-29 | 2013-11-26 | Rambus Inc. | Micro-threaded memory |
KR100968458B1 (ko) * | 2008-10-14 | 2010-07-07 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 |
-
2015
- 2015-01-16 JP JP2015006783A patent/JP6186381B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2015099630A (ja) | 2015-05-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4808901B2 (ja) | 半導体メモリ装置及びこれを利用したメモリシステム | |
JP4722305B2 (ja) | メモリシステム | |
KR102595588B1 (ko) | 구성 가능한 메모리 어레이 뱅크 아키텍처를 위한 장치 및 방법 | |
US20100115172A1 (en) | Bridge device having a virtual page buffer | |
KR100711100B1 (ko) | 메모리 모듈 및 이를 구비하는 메모리 시스템 | |
US9423974B2 (en) | Memory and access and operating method thereof | |
WO2010051621A1 (en) | Bridge device having a virtual page buffer | |
JP5599969B2 (ja) | マルチポートメモリ、および該マルチポートメモリを備えるコンピュータシステム | |
JP5706060B2 (ja) | 半導体記憶装置と品種展開方法 | |
JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
JP2011165298A (ja) | 半導体記憶装置及びこれを備えた情報処理システム | |
KR101086417B1 (ko) | 다이내믹 랜덤 액세스 메모리의 부분 액세스 장치 및 방법 | |
JP6054017B2 (ja) | 半導体記憶装置 | |
JP5314640B2 (ja) | 半導体装置 | |
US7898880B2 (en) | Dual port memory device, memory device and method of operating the dual port memory device | |
JP6186381B2 (ja) | 半導体記憶装置と品種展開方法 | |
JPH10134576A (ja) | 半導体メモリ装置 | |
JP5040306B2 (ja) | 記憶制御装置及び記憶制御方法 | |
US8335895B2 (en) | System and device having alternative bit organization | |
KR100717113B1 (ko) | 반도체 메모리 모듈 및 반도체 메모리 시스템 | |
US7729198B2 (en) | Synchronous memory circuit | |
US20090164728A1 (en) | Semiconductor memory device and system using semiconductor memory device | |
JP2013218767A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20150327 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20150330 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20160120 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20160209 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20160425 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20160804 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20161227 |
|
A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20170324 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20170619 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20170704 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20170731 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6186381 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |