JP2011512598A - チップ上にネットワークを有するメモリ・デバイスの方法、装置、及びシステム - Google Patents
チップ上にネットワークを有するメモリ・デバイスの方法、装置、及びシステム Download PDFInfo
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Abstract
【選択図】図1
Description
本特許出願は、2008年2月19日に出願された米国特許出願番号第12/033,684号からの優先権を主張するものであり、参照により本明細書に組み入れられる。
Claims (26)
- 装置であって、
プロセッサ・モジュールの上又は下に配置されたインターフェース・デバイスであって、複数のルーティング要素を含む、インターフェース・デバイスと、
前記インターフェース・デバイスの上又は下に配置され、第1の複数のメモリ・アレイを含む少なくとも1つのメモリ・デバイスであって、前記第1の複数のメモリ・アレイが前記インターフェース・デバイス及び前記メモリ・デバイスのうちの少なくとも1つにおけるビアに設けられた複数の相互接続部を用いて前記インターフェース・デバイスに結合される、少なくとも1つのメモリ・デバイスと、
を備え、前記インターフェース・デバイスが、前記複数のルーティング要素及び前記相互接続部を用いて前記第1の複数のメモリ・アレイを前記プロセッサ・モジュールに通信可能に結合するように構成される、装置。 - 前記インターフェース・デバイスが、前記メモリ・デバイスにメモリ・コマンドを提供するように構成される、請求項1に記載の装置。
- 第2の複数のメモリ・アレイを含む第2メモリ・デバイスをさらに備える、請求項1に記載の装置。
- 前記第1のメモリ・デバイスが、前記第2の複数のメモリ・アレイを前記インターフェース・デバイスにおける前記複数のルーティング要素に結合するために、ビアに設けられた別の複数の相互接続部をさらに備える、請求項3に記載の装置。
- 前記インターフェース・デバイスが、少なくとも1つのDRAMアレイの順序付けを行うように構成された回路を含む、請求項4に記載の装置。
- 前記インターフェース・デバイスが前記装置の電力管理を行うように構成され、前記インターフェース・デバイスがエラー・ビットの発生を排除するのに十分な電圧で動作するように構成される、請求項1に記載の装置。
- 前記インターフェース・デバイスが入力/出力ドライバ回路をさらに備える、請求項1に記載の装置。
- 前記インターフェース・デバイスが、前記メモリ・デバイスに用いられるアレイのタイプに基づくエラー率を制御するためにリフレッシュ・スキームを実装するように構成される、請求項1に記載の装置。
- 前記インターフェース・デバイスが、前記メモリ・デバイスの前記信号特性に基づくエラー率を制御するためにリフレッシュ・スキームを実装するように構成される、請求項1に記載の装置。
- 前記インターフェース・デバイスが、前記少なくとも1つのメモリ・デバイスと前記プロセッサ・モジュールとの間のデータ通信中にエラー検出及び訂正(ECC)を行うように構成される、請求項3に記載の装置。
- 前記第2の複数のメモリ・アレイがNANDフラッシュ・メモリ・アレイを備える、請求項3に記載の装置。
- 前記第2の複数のメモリ・アレイがNORフラッシュ・メモリ・アレイを備える、請求項3に記載の装置。
- 前記第1及び第2の複数のウェハ貫通相互接続部が、前記第1のメモリ・デバイスを含む平面に対して垂直方向に延びる、請求項5に記載の装置。
- 前記相互接続部が、前記複数の第1及び第2のメモリ・アレイと前記インターフェース・デバイスとを結合するデータ・バスを形成するウェハ貫通相互接続部を備える、請求項3に記載の装置。
- システムであって、
複数のプロセッサを含む処理モジュールと、
前記処理モジュール上に配置されたインターフェース・デバイスであって、複数のルーティング要素と、複数の相互接続部を貫通するように適合された第1の複数のビアとを含む、インターフェース・デバイスと、
前記インターフェース・デバイスの上又は下に配置された第1のメモリ・デバイスであって、複数のDRAMメモリ・アレイと、前記複数の相互接続部のうちの少なくとも1つを貫通して前記複数のDRAMメモリ・アレイを前記インターフェース・デバイスに結合するように適合された第2の複数のビアとを含む、第1のメモリ・デバイスと、
前記インターフェース・デバイスの上又は下に配置された第2のメモリ・デバイスであって、複数のフラッシュ・メモリ・アレイと、前記複数の相互接続部のうちの少なくとも1つを貫通して前記複数のフラッシュ・メモリ・アレイを前記インターフェース・デバイスに結合するように適合された第3の複数のビアとを含む、第2のメモリ・デバイスと、
を備え、前記インターフェース・デバイスにおける前記複数のルーティング要素が、前記複数のルーティング要素を用いて前記複数のDRAMメモリ・アレイ及び前記複数のフラッシュ・メモリ・アレイを前記複数のプロセッサに通信可能に結合するように構成される、システム。 - 前記インターフェース・デバイスがパッケージ内の回路基板の上に配置される、請求項15に記載のシステム。
- 前記第1及び第2のメモリ・デバイスが前記複数の相互接続部の一部を用いて前記プロセッサ・モジュールに結合される、請求項15に記載のシステム。
- 前記複数のルーティング要素が前記複数の相互接続部を用いて前記複数のプロセッサに結合される、請求項15に記載のシステム。
- 前記複数のルーティング要素が接続ピンを用いて前記複数のプロセッサに結合される、請求項15に記載のシステム。
- 前記プロセッサ・モジュールが埋め込みプロセッサを有する基板を備える、請求項15に記載のシステム。
- 前記プロセッサ・モジュールがASICを備える、請求項15に記載のシステム。
- 前記プロセッサ・モジュールがシングルコア・プロセッサを含む、請求項15に記載のシステム。
- 前記プロセッサ・モジュールがマルチコア・プロセッサを含む、請求項15に記載のシステム。
- 方法であって、
プロセッサ・モジュールの上又は下に配置されたインターフェース・デバイスにおいて前記プロセッサ・モジュールからデータを受信すること、
前記インターフェース・デバイスにおける複数のルーティング要素、ならびに、前記インターフェース・デバイス及び/又は少なくとも1つのメモリ・デバイスのビアに設けられた複数の相互接続部を用いて、前記受信したデータを、前記インターフェース・デバイスの上又は下に配置された少なくとも1つのメモリ・デバイス内の複数のメモリ・アレイにルーティングすること、
少なくとも1つのメモリ・デバイスの上又は下に配置され、結合されている前記インターフェース・デバイス及び/又は前記少なくとも1つのメモリ・デバイスのビアに設けられた相互接続部を用いて、前記少なくとも1つのメモリ・デバイスの複数のメモリ・アレイからデータを取得すること、
前記複数のルーティング要素及び前記相互接続部を用いて、前記取得したデータを前記プロセッサ・モジュールにルーティングすること、
を含む、方法。 - 装置であって、
複数のプロセッサを含むプロセッサ・モジュールに結合されたインターフェース・デバイスであって、複数のルーティング要素を含み、前記複数のプロセッサのうちの少なくとも1つに及び少なくとも1つからパケット・データを送信及び受信するように構成された、インターフェース・デバイスと、
前記インターフェース・デバイス及び前記メモリ・デバイスのうちの少なくとも1つにおけるビアに設けられた複数の相互接続部を用いて前記インターフェース・デバイスに結合された複数のメモリ・アレイを含む、少なくとも1つのメモリ・デバイスであって、前記メモリ・デバイスが前記インターフェース・デバイスに及び前記インターフェース・デバイスからデータを送信及び受信するように構成された、少なくとも1つのメモリ・デバイスと、
を備え、前記インターフェース・デバイスが、前記パケット・データに格納されたコマンドに基づく前記複数のルーティング要素を用いて、前記複数のメモリ・アレイを前記複数のプロセッサに通信可能に結合するように構成される、装置。 - 方法であって、
電子パッケージにおけるインターフェース・デバイスでプロセッサ・モジュールからパケット・データを受信すること、
前記パケット・データ内に提供された前記アドレスに基づく前記インターフェース・デバイスにおける複数のルーティング要素を用いて、前記受信したパケット・データをルーティングすること、
前記パケット・データ内に提供されたメモリ・コマンドに基づく少なくとも1つのメモリ・デバイスの複数のメモリ・アレイから格納されたデータを取得すること、
前記複数のルーティング要素を用いて、取得され格納されたデータを前記プロセッサ・モジュールにルーティングすること、
を含む、方法。
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014134981A (ja) * | 2013-01-10 | 2014-07-24 | Toshiba Corp | ストレージ装置 |
JP2016512360A (ja) * | 2013-03-15 | 2016-04-25 | マイクロン テクノロジー, インク. | コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム |
JP2019507452A (ja) * | 2016-02-02 | 2019-03-14 | ザイリンクス インコーポレイテッドXilinx Incorporated | アクティブ・バイ・アクティブプログラマブルデバイス |
JP2021114353A (ja) * | 2017-06-02 | 2021-08-05 | ウルトラメモリ株式会社 | 半導体モジュール |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9229887B2 (en) | 2008-02-19 | 2016-01-05 | Micron Technology, Inc. | Memory device with network on chip methods, apparatus, and systems |
US7978721B2 (en) | 2008-07-02 | 2011-07-12 | Micron Technology Inc. | Multi-serial interface stacked-die memory architecture |
US8086913B2 (en) | 2008-09-11 | 2011-12-27 | Micron Technology, Inc. | Methods, apparatus, and systems to repair memory |
US8549092B2 (en) * | 2009-02-19 | 2013-10-01 | Micron Technology, Inc. | Memory network methods, apparatus, and systems |
US9123552B2 (en) | 2010-03-30 | 2015-09-01 | Micron Technology, Inc. | Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same |
WO2011139496A2 (en) | 2010-04-26 | 2011-11-10 | Rambus Inc. | Techniques for interconnecting stacked dies using connection sites |
US9064715B2 (en) * | 2010-12-09 | 2015-06-23 | Taiwan Semiconductor Manufacturing Company, Ltd. | Networking packages based on interposers |
US9082474B2 (en) | 2011-04-21 | 2015-07-14 | Micron Technology, Inc. | Method and apparatus for providing preloaded non-volatile memory content |
US9164147B2 (en) * | 2011-06-16 | 2015-10-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method and apparatus for 3D IC test |
US9697147B2 (en) | 2012-08-06 | 2017-07-04 | Advanced Micro Devices, Inc. | Stacked memory device with metadata management |
US9065722B2 (en) * | 2012-12-23 | 2015-06-23 | Advanced Micro Devices, Inc. | Die-stacked device with partitioned multi-hop network |
US9286948B2 (en) | 2013-07-15 | 2016-03-15 | Advanced Micro Devices, Inc. | Query operations for stacked-die memory device |
CN106371982A (zh) * | 2016-08-31 | 2017-02-01 | 浪潮电子信息产业股份有限公司 | 一种中央处理器异常状态检测系统和方法 |
US10691632B1 (en) * | 2019-03-14 | 2020-06-23 | DeGirum Corporation | Permutated ring network interconnected computing architecture |
US11308017B2 (en) * | 2019-05-31 | 2022-04-19 | Micron Technology, Inc. | Reconfigurable channel interfaces for memory devices |
US11288222B1 (en) * | 2020-09-28 | 2022-03-29 | Xilinx, Inc. | Multi-die integrated circuit with data processing engine array |
CN114610665A (zh) * | 2020-12-03 | 2022-06-10 | 美光科技公司 | 存储器扩展卡 |
Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61196565A (ja) * | 1985-02-26 | 1986-08-30 | Victor Co Of Japan Ltd | 半導体集積回路 |
JPH02128268A (ja) * | 1988-10-28 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | ネツトワークでのメツセージのコンバイニング及びデコンバイニング方法 |
JPH06251172A (ja) * | 1993-02-26 | 1994-09-09 | Hitachi Ltd | 半導体集積回路システム装置 |
JPH11194954A (ja) * | 1998-01-05 | 1999-07-21 | Nec Kofu Ltd | Mmuにおけるメモリアクセス競合調停回路の機能試験方式 |
JP2002259322A (ja) * | 2001-02-27 | 2002-09-13 | Fujitsu Ltd | メモリシステム |
JP2003060153A (ja) * | 2001-07-27 | 2003-02-28 | Nokia Corp | 半導体パッケージ |
US20040164412A1 (en) * | 2000-06-02 | 2004-08-26 | Bolken Todd O. | Stackable ball grid array |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
JP2005004895A (ja) * | 2003-06-12 | 2005-01-06 | Handotai Rikougaku Kenkyu Center:Kk | 同期バンク型メモリ |
JP2005244143A (ja) * | 2004-03-01 | 2005-09-08 | Hitachi Ltd | 半導体装置 |
JP2007129699A (ja) * | 2005-10-03 | 2007-05-24 | Honeywell Internatl Inc | チップ上の再構成可能なネットワーク |
JP2007140948A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 積層メモリ |
JP2008140220A (ja) * | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
Family Cites Families (53)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0670880B2 (ja) * | 1983-01-21 | 1994-09-07 | 株式会社日立マイコンシステム | 半導体記憶装置 |
US4937790A (en) * | 1987-08-31 | 1990-06-26 | Hitachi, Ltd. | Semiconductor memory device |
JPH03104097A (ja) * | 1989-09-18 | 1991-05-01 | Fujitsu Ltd | 半導体記憶装置 |
US5233614A (en) * | 1991-01-07 | 1993-08-03 | International Business Machines Corporation | Fault mapping apparatus for memory |
US5347428A (en) * | 1992-12-03 | 1994-09-13 | Irvine Sensors Corporation | Module comprising IC memory stack dedicated to and structurally combined with an IC microprocessor chip |
US6233702B1 (en) * | 1992-12-17 | 2001-05-15 | Compaq Computer Corporation | Self-checked, lock step processor pairs |
EP0606653A1 (en) | 1993-01-04 | 1994-07-20 | Texas Instruments Incorporated | Field programmable distributed processing memory |
WO1994026083A1 (en) * | 1993-04-23 | 1994-11-10 | Irvine Sensors Corporation | Electronic module comprising a stack of ic chips |
TW358907B (en) | 1994-11-22 | 1999-05-21 | Monolithic System Tech Inc | A computer system and a method of using a DRAM array as a next level cache memory |
US5807791A (en) * | 1995-02-22 | 1998-09-15 | International Business Machines Corporation | Methods for fabricating multichip semiconductor structures with consolidated circuitry and programmable ESD protection for input/output nodes |
US6047002A (en) * | 1997-01-16 | 2000-04-04 | Advanced Micro Devices, Inc. | Communication traffic circle system and method for performing packet conversion and routing between different packet formats including an instruction field |
JP2964983B2 (ja) | 1997-04-02 | 1999-10-18 | 日本電気株式会社 | 三次元メモリモジュール及びそれを用いた半導体装置 |
US5815427A (en) * | 1997-04-02 | 1998-09-29 | Micron Technology, Inc. | Modular memory circuit and method for forming same |
US5943692A (en) * | 1997-04-30 | 1999-08-24 | International Business Machines Corporation | Mobile client computer system with flash memory management utilizing a virtual address map and variable length data |
US6046945A (en) * | 1997-07-11 | 2000-04-04 | Integrated Silicon Solution, Inc. | DRAM repair apparatus and method |
US6154851A (en) * | 1997-08-05 | 2000-11-28 | Micron Technology, Inc. | Memory repair |
US6081463A (en) * | 1998-02-25 | 2000-06-27 | Micron Technology, Inc. | Semiconductor memory remapping |
US6324103B2 (en) * | 1998-11-11 | 2001-11-27 | Hitachi, Ltd. | Semiconductor integrated circuit device, memory module, storage device and the method for repairing semiconductor integrated circuit device |
JP4587500B2 (ja) * | 1998-11-11 | 2010-11-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路、メモリモジュール、記憶媒体、及び半導体集積回路の救済方法 |
KR100354437B1 (ko) * | 2000-01-28 | 2002-09-28 | 삼성전자 주식회사 | 내장 메모리를 위한 자기 복구 회로를 구비하는 집적회로반도체 장치 및 메모리 복구 방법 |
JP4290320B2 (ja) * | 2000-09-28 | 2009-07-01 | 富士通株式会社 | ルーチング装置 |
US6611052B2 (en) | 2001-11-16 | 2003-08-26 | Micron Technology, Inc. | Wafer level stackable semiconductor package |
US6693384B1 (en) * | 2002-02-01 | 2004-02-17 | Alien Technology Corporation | Interconnect structure for electronic devices |
US6791832B2 (en) * | 2002-03-26 | 2004-09-14 | Intel Corporation | Electronic package |
US6979904B2 (en) * | 2002-04-19 | 2005-12-27 | Micron Technology, Inc. | Integrated circuit package having reduced interconnects |
JP4311917B2 (ja) * | 2002-06-28 | 2009-08-12 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
US6965160B2 (en) | 2002-08-15 | 2005-11-15 | Micron Technology, Inc. | Semiconductor dice packages employing at least one redistribution layer |
US6754117B2 (en) * | 2002-08-16 | 2004-06-22 | Micron Technology, Inc. | System and method for self-testing and repair of memory modules |
US7734966B1 (en) * | 2002-12-26 | 2010-06-08 | Marvell International Ltd. | Method and system for memory testing and test data reporting during memory testing |
US7581081B2 (en) * | 2003-03-31 | 2009-08-25 | Stretch, Inc. | Systems and methods for software extensible multi-processing |
US20040199727A1 (en) * | 2003-04-02 | 2004-10-07 | Narad Charles E. | Cache allocation |
US7415640B1 (en) * | 2003-10-13 | 2008-08-19 | Virage Logic Corporation | Methods and apparatuses that reduce the size of a repair data container for repairable memories |
US7200021B2 (en) * | 2004-12-10 | 2007-04-03 | Infineon Technologies Ag | Stacked DRAM memory chip for a dual inline memory module (DIMM) |
US8619452B2 (en) * | 2005-09-02 | 2013-12-31 | Google Inc. | Methods and apparatus of stacking DRAMs |
US7772116B2 (en) * | 2005-09-01 | 2010-08-10 | Micron Technology, Inc. | Methods of forming blind wafer interconnects |
JP4708176B2 (ja) * | 2005-12-08 | 2011-06-22 | エルピーダメモリ株式会社 | 半導体装置 |
US7616470B2 (en) * | 2006-06-16 | 2009-11-10 | International Business Machines Corporation | Method for achieving very high bandwidth between the levels of a cache hierarchy in 3-dimensional structures, and a 3-dimensional structure resulting therefrom |
EP2509075B1 (en) * | 2006-12-14 | 2019-05-15 | Rambus Inc. | Multi-die memory device |
US8476735B2 (en) | 2007-05-29 | 2013-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Programmable semiconductor interposer for electronic package and method of forming |
US7623365B2 (en) * | 2007-08-29 | 2009-11-24 | Micron Technology, Inc. | Memory device interface methods, apparatus, and systems |
US20090132876A1 (en) * | 2007-11-19 | 2009-05-21 | Ronald Ernest Freking | Maintaining Error Statistics Concurrently Across Multiple Memory Ranks |
US8120958B2 (en) * | 2007-12-24 | 2012-02-21 | Qimonda Ag | Multi-die memory, apparatus and multi-die memory stack |
US9229887B2 (en) | 2008-02-19 | 2016-01-05 | Micron Technology, Inc. | Memory device with network on chip methods, apparatus, and systems |
KR101462604B1 (ko) * | 2008-06-23 | 2014-11-20 | 삼성전자주식회사 | 반도체 장치 및 멀티-칩 패키지 |
US7855931B2 (en) * | 2008-07-21 | 2010-12-21 | Micron Technology, Inc. | Memory system and method using stacked memory device dice, and system using the memory system |
US7978721B2 (en) * | 2008-07-02 | 2011-07-12 | Micron Technology Inc. | Multi-serial interface stacked-die memory architecture |
US8127204B2 (en) * | 2008-08-15 | 2012-02-28 | Micron Technology, Inc. | Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system |
US8086913B2 (en) * | 2008-09-11 | 2011-12-27 | Micron Technology, Inc. | Methods, apparatus, and systems to repair memory |
US8063491B2 (en) * | 2008-09-30 | 2011-11-22 | Micron Technology, Inc. | Stacked device conductive path connectivity |
US8281074B2 (en) * | 2008-10-07 | 2012-10-02 | Micron Technology, Inc. | Interface device for memory in a stack, storage devices and a processor |
US8604593B2 (en) * | 2009-10-19 | 2013-12-10 | Mosaid Technologies Incorporated | Reconfiguring through silicon vias in stacked multi-die packages |
US8996836B2 (en) * | 2009-12-18 | 2015-03-31 | Micron Technology, Inc. | Stacked device detection and identification |
US9123552B2 (en) * | 2010-03-30 | 2015-09-01 | Micron Technology, Inc. | Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same |
-
2008
- 2008-02-19 US US12/033,684 patent/US9229887B2/en active Active
-
2009
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Patent Citations (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61196565A (ja) * | 1985-02-26 | 1986-08-30 | Victor Co Of Japan Ltd | 半導体集積回路 |
JPH02128268A (ja) * | 1988-10-28 | 1990-05-16 | Internatl Business Mach Corp <Ibm> | ネツトワークでのメツセージのコンバイニング及びデコンバイニング方法 |
JPH06251172A (ja) * | 1993-02-26 | 1994-09-09 | Hitachi Ltd | 半導体集積回路システム装置 |
JPH11194954A (ja) * | 1998-01-05 | 1999-07-21 | Nec Kofu Ltd | Mmuにおけるメモリアクセス競合調停回路の機能試験方式 |
US20040164412A1 (en) * | 2000-06-02 | 2004-08-26 | Bolken Todd O. | Stackable ball grid array |
JP2002259322A (ja) * | 2001-02-27 | 2002-09-13 | Fujitsu Ltd | メモリシステム |
JP2003060153A (ja) * | 2001-07-27 | 2003-02-28 | Nokia Corp | 半導体パッケージ |
JP2004327474A (ja) * | 2003-04-21 | 2004-11-18 | Elpida Memory Inc | メモリモジュール及びメモリシステム |
JP2005004895A (ja) * | 2003-06-12 | 2005-01-06 | Handotai Rikougaku Kenkyu Center:Kk | 同期バンク型メモリ |
JP2005244143A (ja) * | 2004-03-01 | 2005-09-08 | Hitachi Ltd | 半導体装置 |
JP2007129699A (ja) * | 2005-10-03 | 2007-05-24 | Honeywell Internatl Inc | チップ上の再構成可能なネットワーク |
JP2007140948A (ja) * | 2005-11-18 | 2007-06-07 | Elpida Memory Inc | 積層メモリ |
JP2008140220A (ja) * | 2006-12-04 | 2008-06-19 | Nec Corp | 半導体装置 |
Cited By (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014134981A (ja) * | 2013-01-10 | 2014-07-24 | Toshiba Corp | ストレージ装置 |
JP2016512360A (ja) * | 2013-03-15 | 2016-04-25 | マイクロン テクノロジー, インク. | コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム |
US9679615B2 (en) | 2013-03-15 | 2017-06-13 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US10283172B2 (en) | 2013-03-15 | 2019-05-07 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US10714150B2 (en) | 2013-03-15 | 2020-07-14 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US11031049B2 (en) | 2013-03-15 | 2021-06-08 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US11450354B2 (en) | 2013-03-15 | 2022-09-20 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
US11769534B2 (en) | 2013-03-15 | 2023-09-26 | Micron Technology, Inc. | Flexible memory system with a controller and a stack of memory |
JP2019507452A (ja) * | 2016-02-02 | 2019-03-14 | ザイリンクス インコーポレイテッドXilinx Incorporated | アクティブ・バイ・アクティブプログラマブルデバイス |
JP2021114353A (ja) * | 2017-06-02 | 2021-08-05 | ウルトラメモリ株式会社 | 半導体モジュール |
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