JP2016512360A - コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム - Google Patents

コントローラ及びメモリのスタックを備えたフレキシブルなメモリシステム Download PDF

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Abstract

フレキシブルなメモリシステムを提供するためのシステム及び方法の実施形態を、概して本明細書中に記述する。いくつかの実施形態では、回路基板が提供され、メモリのスタックが回路基板に結合される。メモリのスタックは、多数のボールトを含む。コントローラも回路基板に結合されており、これは、メモリのスタックの多数のボールトに結合された多数のボールトインターフェースブロックを含む。多数のボールトインターフェースブロックは、多数のボールトよりも少ない。【選択図】図４

Description

本願は、２０１３年３月１５日に出願された米国仮出願第６１／７９１，１８２号の優先権の利益を主張する、２０１３年６月１７日に出願された米国出願第１３／９１９，５０３号に対する優先権の利益を主張するものであり、その双方はそれらの全体が参照により本明細書に組み入れられる。
メモリ帯域幅は、高性能コンピューティング、ハイエンドサーバ、グラフィックス、及び（非常に早い）中間レベルのサーバにおけるシステム性能に対するボトルネックとなってきた。マイクロプロセッサイネーブラは、コア及びコアあたりのスレッドを二倍にして、ワークセットをより小さなブロックに分配し、かつそれらを増加する数のワーク要素、すなわちコア間で分配することによって、性能及び作業負荷能力を大いに増大する。プロセッサごとに複数のコンピュータ要素を有する結果として、コンピュータ要素あたりのメモリ量が増大する。これらの課題に対処するために、プロセッサに密結合されたメモリの帯域幅及びメモリの密度に対するより大きな要求が生じる。現在のメモリ技術ロードマップでは、中央処理装置（ＣＰＵ）及びグラフィックスプロセッシングユニット（ＧＰＵ）のメモリの帯域幅の目標を満足するような性能はもたらされていない。
プロセッサに密結合されたメモリの帯域幅及びメモリの密度に対する要求に対処するために、メモリシステムがその意図されたタスクをより最適に実行できるように、コントローラと同じ回路基板上にメモリを設置するようにハイブリッドメモリキューブ（ＨＭＣ）を実装することができる。ＨＭＣは、高性能論理とダイナミックランダムアクセスメモリ（ＤＲＡＭ）とを組み合わせるなどの、個々のメモリダイのスタックとコントローラとを電気的に接続する垂直導体である、シリコン貫通ビア（ＴＳＶ）などの内部垂直導体によって接続された個々のメモリダイのスタックを特徴付けることができる。ＨＭＣは、データの転送及びスモールフォームファクタの提供に、より小さいエネルギを使用しつつ、帯域幅及び能率性を提供する。ＨＭＣの一実施形態では、コントローラは、ＴＳＶを使用して接続されたＤＲＡＭの垂直スタックとインターフェースで接続する高速の論理層を備える。ＤＲＡＭがデータを処理し、その一方で、論理層が、ＨＭＣ内部でのＤＲＡＭ制御を処理する。
他の実施形態では、ＨＭＣは、例えば、マルチチップモジュール（ＭＣＭ）回路基板、またはシリコンインターポーザ上に実装することができる。ＭＣＭは、複数の集積回路（ＩＣ）、半導体ダイまたは他の個々のコンポーネントを統合回路基板上においてパッケージすることによって、コンポーネントとしてのそれらの使用を容易にする（例えば、それ故に、一つのより大きなＩＣとして見える）特殊な電子回路パッケージである。シリコンインターポーザは、ある接続（例えば、ソケット）と別の接続との間の電気的インターフェースルーティングである。インターポーザの目的は、接続をより広いピッチに広げる、またはある接続を異なる接続に切り替えることである。
しかしながら、ＨＭＣ内のＤＲＡＭスタックは、多くのアプリケーションが使用できるよりも多い帯域幅及び信号数を有する。ＨＭＣ内のＤＲＡＭスタックの高い信号数及び高帯域幅は、ホストインターフェースの費用効率を高めることを困難にする。
実施形態に従う、フレキシブルなメモリシステム用の７２ビットボールトを図示する。 別の実施形態に従う、フレキシブルなメモリシステム用の３６ビットボールトを図示する。 別の実施形態に従う、フレキシブルなメモリシステム用の３６ビットボールトを図示する。 実施形態に従うフレキシブルなメモリシステムを図示する。 実施形態に従うコンピュータシステムのブロック図を図示する。 別のコンピュータシステムのブロック図を図示する。 実施形態に従うフレキシブルなメモリシステムを図示する。 実施形態に従うフレキシブルなメモリシステムを図示する。 実施形態に従う、パワーセービングを示す図表である。 実施形態に従う、フレキシブルなメモリシステムを形成するための方法のフローチャートである。
以下の記述及び図面は、当業者がそれらを実践できる特定の実施形態を十分に例証する。他の実施形態は、構造的、論理的、電気的、プロセスの及び他の変化を組み込むことができる。いくつかの実施形態の一部及び特徴は、他の実施形態に含ませる、または他の実施形態のそれらと置き換えることができる。特許請求の範囲に説明される実施形態は、それらの特許請求の範囲の利用可能な均等物を包含する。
（例えば、ＤＲＡＭスタックの上方、内部または下方において）ボールトを共に連結して、フレキシブルなメモリシステムを提供することによって、低電力プロファイルを維持しつつ低いコンタクト数を持つ解決策を生み出すことができる。本明細書中、コンタクトは、リード、ピン、はんだボールまたは集積回路をサーキットボードなどの別のデバイスに結合する他のタイプの相互接続を指す。それ故に、リード、ピン、はんだボールまたは他のタイプの相互接続を、交換可能に使用することができる。
フレキシブルなメモリシステムは、最大帯域幅のためにボールトを共に連結しないものから、低いコンタクト数の解決策のために利用可能なボールトを共に連結するまでの範囲の解決策を提供する。低いコンタクト数の解決策は、チップ（ＳＯＣ）上の高密度メモリモジュール及び低費用かつ低電力システムに利用することができる。
図１は、実施形態に従う、フレキシブルなメモリシステムにおけるコントローラの７２ビットボールトインターフェースブロック１００を図示する。７２ビットボールトインターフェースブロック１００は、コマンドインターフェースブロック（ＣＩＢ）１１０、及び二つのデータインターフェースブロック（ＤＩＢ）１２０、１２２を含む。ＣＩＢ１１０は、第一のコマンド信号セット、シリアルコマンド信号及び第二のコマンド信号セットのためのコンタクトを含むコンタクト１１２を含む。二つのデータインターフェースブロック（ＤＩＢ）１２０、１２２も図１に図示する。ＤＩＢ１２０、１２２の各々は、データ入出力（Ｉ／Ｏ）、データバス、クロック信号及びリセットデータＩ／Ｏのためのコンタクトを含む複数個のコンタクト１２４を提供する。
メモリボールトは、それぞれのボールトの各メモリアレイが複数個のスタックされたメモリダイの各々に位置付けられた、スタックされた複数個のメモリアレイによって形成することができる。ボールトペアがボールトインターフェースブロックの共通コマンドインターフェースブロックを共有するように、ボールトペアのボールトのコマンドインターフェースを（例えば、ＤＲＡＭスタックの下方において）共に連結することによって、低電力プロファイルを維持しつつ低いコンタクト数を有する解決策を生み出すことができる。
ボールグリッドアレイを検討すると、例えば、既存のファインピッチフリップチップ技術を使用して、１．３５ｍｍの全長１４０及び１．８ｍｍの幅１４２のボールトピッチを有するダイパッケージにおいて、５０μｍ（１３０）×１５０μｍ（１３２）コンタクトピッチを提供することができる。ボールトインターフェースブロック１００は、その幅を有効なＤＲＡＭボールトピッチに一致させることによって、コントローラについてのフットプリントを最小化することができる。
図２は、別の実施形態に従う、フレキシブルなメモリシステムにおけるコントローラの３６ビットボールトインターフェースブロック２００を図示する。図２に、コンタクト２１２を有する一つのコマンドインターフェースブロック（ＣＩＢ）２１０、及びコンタクト２２４を有する一つのデータインターフェースブロック（ＤＩＢ）２２０を示す。使用中のコンタクトは、中が塗りつぶされていない円によって表される。既存のファインピッチフリップチップ技術を使用して、例えば、０．９ｍｍの全長２４０及び１．８ｍｍの幅２４２である適切なボールトピッチを有するダイパッケージにおいて、適切なコンタクトピッチ、例えば、５０μｍ（２３０）×１５０μｍ（２３２）を提供することができる。
図３は、別の実施形態に従う、フレキシブルなメモリシステムにおけるコントローラの３６ビットボールトインターフェースブロック３００を図示する。図３に、コンタクト３１２を有する一つのコマンドインターフェースブロック（ＣＩＢ）３１０、及びコンタクト３２４を有する一つのデータインターフェースブロック（ＤＩＢ）３２０を示す。図３に示す実施形態では、コンタクトが位置付けられるダイエリアであるコンタクトフィールドは、６行のコンタクト３５０を含むことができる。使用されていないコンタクトは、より大きなダイを使用して３６ビットボールトを提供できることを明らかにするためのみに示される。１５０μｍ（３３０）×１５０μｍ（３３２）コンタクトピッチを使用し、３６ビットボールトインターフェースブロック３００は、例えば０．９ｍｍの全長３４０及び例えば１．８ｍｍの幅３４２を有することができる。コンタクトフィールド全体のエリア３６０は、２．７ｍｍ２（０．９ｍｍ×３．０ｍｍ）であってもよい。
図４は、実施形態に従うフレキシブルなメモリシステム４００を図示する。図４に示すフレキシブルなメモリシステム４００は、ｎ個の７２ビットボールトインターフェースブロックを有するコントローラ４１０を含むことができる。しかしながら、当業者は、代替的なボールトインターフェースブロックを実装できることを認識する。８個の３６ビットボールトインターフェースブロックを使用してボールトをペアにすることによって、コンタクトフィールド用に２１．６ｍｍ２（すなわち、２．７ｍｍ２×８）のダイエリアが使用される。
図４のコントローラ４１０は、図１に示す７２ビットボールトインターフェースブロックと同様のｎ個の７２ビットボールトインターフェースブロック４２０、４２２、４２４を含む。図４に示す７２ビットボールトインターフェースブロック４２０、４２２、４２４は、図１に示すボールトインターフェースブロック１００として実施することができる。しかしながら、当業者は、ボールトインターフェースブロックの他の実施を使用できることを認識する。
ｎ個の７２ビットボールトインターフェースブロック４２０、４２２、４２４の各々は、コマンドインターフェースブロック（ＣＩＢ）４３０、及び二つのデータインターフェースブロック（ＤＩＢ）４４０、４５０を含むことができる。前述のように、メモリボールトを、スタックされ、（例えば、ＤＲＡＭスタックの下方において）共に連結された複数個のメモリアレイによって形成することによって、低電力プロファイルを維持しつつ低いコンタクト数の解決策を生み出すことができる。図１に関して前に示したように、例えば、既存のファインピッチフリップチップ技術を使用して、１．３５ｍｍの全長及び１．８ｍｍの幅の有効なボールトを有するダイパッケージにおいて、５０ｕｍ×１５０ｕｍコンタクトピッチであるコンタクトピッチを提供することができる。しかしながら、当業者は、代替的なコンタクトピッチ、全長及び幅を実施できることを認識する。ボールトインターフェースブロックは、その幅を有効なＤＲＡＭボールトピッチに一致させることによって、コントローラについてのフットプリントを最小化することができる。
図４に示すように、コントローラ４１０に含まれるｎ個のボールトインターフェースブロック４２０、４２２、４２４は、ボールトの個々の全長をｎ倍した全体長、例えば、ｎ×１．３５ｍｍ＝１０．８ｍｍ、大凡１１．０ｍｍを与える。それ故に、ｎ個のボールトインターフェースブロックの面積全体は、全体長と幅とを合せた、例えば、１．８ｍｍ×１１ｍｍ＝１９．８ｍｍ２であろう。
メモリ４６０も図４に示す。メモリ４６０は、ＤＲＡＭハイパーキューブ４７０を形成するＤＲＡＭダイの垂直スタックからなってもよい。ＤＲＡＭの垂直スタックは、シリコン貫通ビア（ＴＳＶ）相互接続（図示せず。図８ａ及び図８ｂ参照）を使用して共に接続される。ＤＲＡＭハイパーキューブ４７０のボールト４７２、４７４は、共に連結してボールトペア４９０を形成する。ボールト４７６、４７８及びボールト４８０、４８２は、共に連結して、それぞれ、ボールトペア４９２、４９４を形成する。それ故に、ボールトインターフェースブロック（例えば、ＶＩＢ１ ４２０）は、ボールトペア（例えば、ボールトペア４９０）の両方のペアを成すボールト（例えば、ボールト１ ４７２及びボールト２ ４７４）にサーブすることができる。先の実施形態では、ボールトインターフェースブロックを共有するようにボールトのペアを共に連結することを論じたが、実施形態はこれに限定されず、ボールトインターフェースブロックを共有するように任意の数のボールトを共に連結することができる。ボールトの各ペアは、コマンドインターフェースブロックを共有するものとして描写される。
ＤＲＡＭハイブリッドメモリキューブ（ＨＭＣ）４７０は、コントローラと同じ回路基板上にメモリを提供する。図１を参照して前述したように、ボールトインターフェースブロック４２０のＤＩＢ４４０、４５０の各々は、例えば、データ入出力（Ｉ／Ｏ）、データバス、クロック信号及びリセットデータＩ／Ｏのためのコンタクトを含むコンタクトを提供することができる。論理ブロック４９８が、ボールトインターフェースブロック４２０の各々に関連することができる。論理は、代替的に、ＤＲＡＭハイパーキューブ４７０に提供してもよい。ＡＳＩＣ（図７ａ及び図７ｂ参照）が、ボールトインターフェースブロック４２０に関連する論理ブロック４９８を実装してもよい。論理ブロック４９８は、ホストとＤＲＡＭハイパーキューブ４７０との間の信号を処理するためのホストインターフェース論理を提供する。データは、ＤＲＡＭハイパーキューブ４７０によって処理され、それと同時に、論理ブロック４９８が、ＤＲＡＭハイパーキューブ４７０の制御を処理する。例えば、タイミング論理４９６を含むことによって、コンタクトの数を減らすことができる。図４には別々に示すが、タイミング論理が論理ブロック４９８に含まれてもよい。タイミング論理４９６を使用して、リクエストがボールト４７２〜４８２の特定の一つに行き先を定められているか否かを判定することができる。いくつかの実施形態では、タイミング論理４９６は、タイミング及びチップ選択論理を含むことができる。
ボールト４７２、４７４、ボールト４７６、４７８及びボールト４８０、４８２をそれぞれ多重化する相互接続のための生成電力に対して、個々の入出力（ＩＯまたはＩ／Ｏ）バッファドライブ強度をわずかに増大させることによって、低電力の解決策を得ることができる。アドレス／コマンドバスとデータライン（ＤＱ）バスとを組み合わせて、そしてヘッダを使用することによって、信号数をさらに減少させることができる。これにより、パケットインターフェースをＤＲＡＭハイパーキューブ４７０に似せる。リクエストの第一の少数のクロックは、コマンドヘッダを伴う。これに続くのは、書き込みコマンドに関する書き込みデータである。非常に低いコンタクト数の解決策は、大きなモジュールに有用である。帯域幅は、複数のスタックの使用を通じて得ることができる。モジュールのバッファコスト及び密度は、ＤＲＡＭハイパーキューブ４７０に対する信号数によって決定される。それ故に、コンタクト数の減少によって、バッファコスト及び密度が減少する。
それ故に、ＤＲＡＭハイパーキューブ４７０は、広範囲の解決策のためにホスト物理層及びマルチチップモジュール（ＭＣＭ）相互接続を構成するためのフレキシブルな方法を提供する。すべてのボールト４７０〜７８２を共に連結しないことによって最大帯域幅を提供し、その一方で、すべてのボールト４７０〜７８２を共に連結することによって低ピン数の解決策を提供することができる。したがって、低ピン数の解決策を、高密度メモリモジュール、及び低費用かつ低電力ＳＯＣに適用することができる。
図５は、実施形態に従う、コンピュータシステム５００のブロック図を図示する。図５では、ＣＰＵ５１０が、ダブルデータレートタイプスリー（ＤＤＲタイプ３または単にＤＤＲ３）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５２０、５２２に結合される。ＣＰＵ５１０は、ノースブリッジ などの主メモリコントローラ５３０にも結合される。主メモリコントローラ５３０は、ペリフェラルコンポーネントインタフェース（ＰＣＩ）エクスプレスコントローラ５４０を含み、ＣＰＵ５１０と、ＰＣＩ−Ｅ（または、アクセラレイティッドグラフィックスプロセッサ（ＡＧＰ））ビデオアダプタ５５０、５５２、５５４と、補助メモリコントローラ５６０との間の通信を処理することができる。
図６は、実施形態に従うコンピュータシステム６００を図示する。図６では、ＣＰＵ６１０が、フレキシブルなメモリシステム６２０に結合される。フレキシブルなメモリシステムは、ボールトインターフェースブロック６４０に相当する論理ブロックを含む特定用途向け集積回路（ＡＳＩＣ）６３０、及びＤＲＡＭハイパーキューブ６５０に実装されたコントローラなどのコントローラを含む。ＡＳＩＣ６３０の使用によって、一般使用向けに設計され得る一般的なプロセッサを使用せずに、特定使用向けのカスタマイゼーションが可能になる。フレキシブルなメモリシステム６２０は、シリアライズ／デシリアライズ（ＳＥＲＤＥＳ）データリンクなどの高速リンク６６０を通じて、プロセッサコアに結合することができる。高速リンク６７０も、ＤＲＡＭハイパーキューブ６５０をＡＳＩＣ６３０に結合するのに使用することができる。
図７ａ及び図７ｂは、実施形態に従うフレキシブルなＭＣＭメモリシステム７００を図示する。図７ａ及び図７ｂでは、ＡＳＩＣ７１０がＭＣＭ回路基板７２０に取り付けられる。ＤＲＡＭハイパーキューブ７３０も、ＭＣＭ回路基板７２０に取り付けられる。ＡＳＩＣ７１０の接続７１２及びＤＲＡＭハイパーキューブ７３０の接続７３２からの信号は、ＭＣＭ回路基板７２０を完全には貫通しないブラインドビアを通って進む。ブラインドビアは、ルーティング層に到達するのに十分な深さだけ進行する。はんだボール７２２を通じてシステムに接続させる必要があるＡＳＩＣまたはＤＲＡＭのいずれかからの他の信号は、ＭＣＭ回路基板を完全に貫通するビアを使用する。ＭＣＭメモリシステム７００は、複数の集積回路（ＩＣ）、半導体ダイまたは他の個々のコンポーネントを統合回路基板上においてパッケージすることによって、コンポーネントとしてのそれらの使用を容易にする（例えば、一つのより大きなＩＣとして見える）特殊な電子回路パッケージを提供する。ＡＳＩＣ７１０は、ボールトインターフェースブロックに相当する論理ブロック７５０も含むことができる。論理ブロック７５０は、ホスト（例えば、図７に示すＣＰＵ７１０）とＤＲＡＭハイパーキューブ７３０との間の信号を処理するためのホストインターフェース論理、及びＤＲＡＭハイパーキューブを制御するための制御論理を提供することができる。
いくつかの実施形態では、論理層の機能性は、論理ブロック７５０内などのＡＳＩＣ７１０において実装することができる。それ故に、ＤＲＡＭハイパーキューブ７３０は、ＤＲＡＭの垂直スタック７３６に結合された高速の論理層を含まなくてもよい。しかしながら、他の実施形態では、ＤＲＡＭハイパーキューブ７３０は、ＤＲＡＭの垂直スタック７３６に結合された高速の論理層を含んでもよい。
ＤＲＡＭ７３６は、論理ブロック７５０とともに、ハイパーキューブ７３０内のデータ及びＤＲＡＭ制御を処理することができる。ＤＲＡＭ７３６を貫通するＴＳＶ７３８は、高水準の同時接続を提供する。コントローラ７１０によってアクセスされるメモリは、１Ｔｂ／ｓ以上などの高い転送速度をサポートする高効率インターフェース７８０において実現される。
ＤＲＡＭハイパーキューブ７３０のボールト７６０、７６２は、対になってボールトペア７７０を形成する。それ故に、ボールトペア７７０は、コントローラ７１０のボールトインターフェースブロック１〜８のうちの一つ（例えば、７５２）に役立つ。しかしながら、当業者は、異なる数のボールトインターフェースブロックを実装できることを認識する。さらに、ボールトブロック１〜８は、例えば、それらが結合するボールトインターフェースブロックの数に応じて、二つ一組、四つ一組、八つ一組などにおいて共に連結することができる。
図４並びに図７ａ及び図７ｂを参照するように、ハイパーキューブ７３０内の個々の論理層またはＤＲＡＭ７３６それ自身のいずれかに関わらず、ハイパーキューブ７３０内に個々の論理層が含まれていない場合に、タイミング論理４９６を含むことによって、クロック信号を減少することができる。タイミング論理４９６は、ＡＳＩＣ７１０からのクロック信号をスヌープ及び解析して、リクエストによってターゲットとされたボールトを識別することによって、例えば、特定のリクエストが特定のボールトに行き先を定めているか否かを判定することができる。例えば、タイミング論理４９６は、リクエストがボールト７６２ではなくボールト７６０に行き先を定めていることを判定することができる。タイミング論理４９６は、ターゲットとされたボールトの識別に反応して、リクエストを受信してデータを返送するようにターゲットとされたボールトを起動する。それ故に、タイミング論理４９６は、クロック信号を解析することによって、クロック数を減少することができる。ホストインターフェース論理ブロック７５０を使用して、識別されたボールトをターゲットとするクロック信号の調節タイミングを保存し、識別されたボールトに従いクロック信号を調節することができる。タイミング論理４９６は、非常に低電力である。
図８は、実施形態に従うパワーセービングを示す図表８００である。図８において、フレキシブルなメモリシステム８１０が、ホストの物理的電力（ＰＨＹ）８３０及びＤＲＡＭ電力８４０の点において、ＤＤＲ３メモリシステム８２０と比較される。フレキシブルなメモリシステム８１０は、約１．５ワット８３２のホストＰＨＹ電力８３０、及び約２．５ワット８４２のＤＲＡＭ電力８４０を必要とする。対照的に、ＤＤＲ３メモリシステム８２０は、約６．０ワット８３４のホストＰＨＹ電力８３０、及び約３３ワット８４４のＤＲＡＭ電力８４０を必要とする。フレキシブルなメモリシステム８１０は、１０ｍｍ２８５０の面積を有し、その一方で、ＤＤＲ３メモリシステム８２０は、２１．２ｍｍ２８６０の面積を有する。それ故に、フレキシブルなメモリシステム８１０は、ＤＤＲ３メモリシステム８２０よりも低電力プロファイルを維持しつつ、より低いコンタクト数の実施を可能にする。
図９は、実施形態に従う、フレキシブルなメモリシステムを形成するための方法のフローチャート９００である。ブロック９１０において、回路基板を形成する。ブロック９２０において、インターフェース相互接続の複数個のボールトインターフェースブロックを、ＤＲＡＭのボールトのピッチに関連する幅で持って形成する。ブロック９３０において、複数個のボールトを、ＤＲＡＭのためのコンタクト数を減少するように共に連結する。
前の詳細な説明は、詳細な説明の一部を形成する添付図面への言及を含む。図面は、例証として、実践できる特定の実施形態を示す。これらの実施形態は、「実施例」としても本明細書に言及される。そのような実施例は、示したまたは記述したものに加えた要素を含むことができる。しかしながら、示したまたは記述した要素を含む実施例も考慮される。さらに、特定の実施例（または、その一つ以上の態様）または本明細書に示したもしくは記述した他の実施例（または、その一つ以上の態様）のいずれかに関する、示したまたは記述したそれらの要素の任意の組み合わせまたは交換を使用した実施例（または、その一つ以上の態様）も考慮される。
本文書に言及される刊行物、特許及び特許文献は、個々に参照により組み入れられるかのように、それらの全体が参照により本明細書に組み入れられる。本文書と、そのように参照により組み入れられたそれらの文書との間で使用に矛盾がある場合には、組み入れられた参照（複数可）における使用は、本文書の使用を補助するものであり、相いれない矛盾に対して、本文書内での使用が支配する。
本文書において、用語「ａ」または「ａｎ」は、特許文献では一般的であるように、任意の他の例または「少なくとも一つ」もしくは「一つ以上」の使用とは無関係に、一つ以上を含むように使用される。本文書において、用語「または」は、他に示されない限り、「ＡまたはＢ」が、「ＢではなくＡ」、「ＡではなくＢ」及び「Ａ及びＢ」を含むように、非排他的な意味を指すように使用される。添付の特許請求の範囲において、用語「含んでいる」及び「それにおいて（ｉｎ ｗｈｉｃｈ）」は、それぞれの用語「備えている」及び「そこでは（ｗｈｅｒｅｉｎ）」に相当する平易な英語として使用される。さらに、以下の特許請求の範囲において、用語「含んでいる」及び「備えている」は、制約がない。つまり、請求項においてそのような用語の後に列挙された要素を加えた要素を含むシステム、デバイス、物品またはプロセスも、その請求項の範囲内に含まれるとみなされる。さらに、以下の特許請求の範囲において、用語「第一の」、「第二の」及び「第三の」などは、単に分類として使用され、それらの対象について番号順を暗示するようには意図されない。
前の記述は、例証であることが意図され、限定的なものではない。例えば、前述の実施例（または、その一つ以上の態様）は、互いに組み合わせて使用され得る。例えば、前の記述を検討した当業者によって、他の実施形態を使用することができる。要約は、例えば、米国特許法施行規則（３７Ｃ．Ｆ．Ｒ．）§１．７２（ｂ）に従い、読者が技術の開示の本質を迅速に確認することができるものである。要約は、理解のために提示され、特許請求の範囲の範囲または意味を解釈または限定するのには使用されない。さらに、前の詳細な説明において、さまざまな特徴は、本開示を簡素化するために共にグループ化され得る。特許請求の範囲に記載されていない開示した特徴が、任意の請求項に不可欠であるとは解釈されない。むしろ、実施形態が含む特徴は、特定の実施例に開示されたものよりも少なくてもよい。それ故に、以下の特許請求の範囲は、個々の請求項がそれぞれ個々の実施形態を主張するものとして、詳細な説明において本明細書に組み入れられる。本明細書に開示した実施形態の範囲は、そのような請求項が権利を与える均等物の完全な範囲に加えて、添付の特許請求の範囲を参照して決定されるべきである。

Claims (30)

  1. 回路基板と、
    前記回路基板に結合されており、多数のボールトを備えているメモリのスタックと、
    前記回路基板に結合されており、前記メモリのスタックの前記多数のボールトに結合された多数のボールトインターフェースブロックを備えているコントローラと、を備えており、
    前記多数のボールトインターフェースブロックが前記多数のボールトよりも少ない、メモリシステム。
  2. 前記多数のボールトインターフェースブロックの少なくとも一つの幅が、前記多数のボールトの少なくとも一つのピッチに一致する、請求項１のメモリシステム。
  3. 前記回路基板がシリコンインターポーザを備えた、請求項１のメモリシステム。
  4. 前記回路基板が有機回路基板を備えた、請求項１のメモリシステム。
  5. 前記回路基板がマルチチップモジュール（ＭＣＭ）回路基板を備えた、請求項１のメモリシステム。
  6. メモリのスタックが多数の垂直に接続されたメモリダイを備えた、請求項１のメモリシステム。
  7. 前記メモリのスタックがハイパーキューブを備えた、請求項１のメモリシステム。
  8. 前記メモリのスタックがＤＲＡＭメモリのスタックを備えた、請求項１のメモリシステム。
  9. 前記多数のボールトのうちの複数個のボールトが共に連結された、請求項１のメモリシステム。
  10. 前記多数のボールトインターフェースブロックの各々が、
    データインターフェースブロックと、
    コマンドインターフェースブロックと、を備えた、請求項１のメモリシステム。
  11. 前記多数のボールトインターフェースブロックの各々が、前記多数のボールトのうちのそれぞれの複数個のボールトに結合された、請求項１のメモリシステム。
  12. 前記多数のボールトインターフェースブロックの各々が、
    多数のデータインターフェースブロックと、
    コマンドインターフェースブロックと、を備えた、請求項１のメモリシステム。
  13. 前記多数のボールトインターフェースブロックの各々が、前記多数のボールトのうちのそれぞれのボールトに結合された、請求項１２のメモリシステム。
  14. 前記コマンドインターフェースブロックが、前記多数のボールトのうちのそれぞれの複数個のボールトに結合された、請求項１２のメモリシステム。
  15. 前記多数のボールトインターフェースブロックの各々内の前記多数のデータインターフェースブロックが、前記多数のボールトインターフェースブロックの各々内に二つのデータインターフェースブロックを備えており、前記多数のボールトのうちのそれぞれのボールトが、前記データインターフェースブロックの各々に結合された、請求項１２のメモリシステム。
  16. 前記多数のボールトインターフェースブロックの各々内の前記コマンドインターフェースブロックが、前記多数のボールトのうちのそれぞれの二つのボールトに結合された、請求項１５のメモリシステム。
  17. 前記多数のボールトの各々が、それぞれのスタックされた複数個のメモリアレイを備えており、前記複数個のメモリアレイの各々が、複数個のスタックされたメモリダイの各々に位置付けられた、請求項１のメモリシステム。
  18. 前記コントローラが、前記多数のボールトインターフェースブロックに関連する多数の論理ブロックをさらに備えた、請求項１のメモリシステム。
  19. 前記論理ブロックが、ホストと前記メモリのスタックとの間の信号を処理するためのホストインターフェース論理を備えた、請求項１８のメモリシステム。
  20. 前記論理ブロックが、前記メモリのスタックを制御するための制御論理を備えた、請求項１８のメモリシステム。
  21. 前記コントローラが特定用途向け集積回路を備えた、請求項１のメモリシステム。
  22. 前記メモリのスタックが、クロック信号をスヌープする様に配列されたタイミング論理を備えたことによって、リクエストが前記多数のボールトのうちの特定の一つに行き先を定められているか否かを判定する、請求項１のメモリシステム。
  23. 前記コントローラが、前記多数のボールトのうちのターゲットとされたボールトに関するクロック信号のタイミングを合わせるように設計された、請求項１のメモリシステム。
  24. 前記コントローラが、前記多数のボールトのうちの各ボールトに関するタイミングを調整するように構成された、請求項１のメモリシステム。
  25. 前記コントローラ及び前記メモリのスタックが前記回路基板に取り付けられた、請求項１のメモリシステム。
  26. 前記メモリのスタックが、前記コントローラから受信したクロック信号を解析すること様に配列されたタイミング論理を備えて、前記多数のボールトのうちのリクエストによってターゲットとされたボールトを識別する、請求項１のメモリシステム。
  27. 前記タイミング論理が、前記リクエストによってターゲットとされた前記ボールトの識別に反応して、前記多数のボールトのうちの前記ボールトを起動するようにさらに構成された、請求項２６のメモリシステム。
  28. 前記コントローラが、前記識別されたボールトに従いクロック信号に関するタイミングを調節するように構成された、請求項２７のメモリシステム。
  29. 前記コントローラが、前記識別されたボールトをターゲットとするクロック信号のタイミングを保存するように構成された、請求項２７のメモリシステム。
  30. 前記多数のボールトインターフェースブロックの各々が、アドレス／コマンドバスとデータライン（ＤＱ）バスとの組み合わせを含む、請求項１のメモリシステム。
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