CN105144377B - 具有控制器及存储器堆叠的灵活存储器系统 - Google Patents

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Abstract

本文中大体描述一种用于提供灵活存储器系统的系统及方法的实施例。在一些实施例中，提供衬底，其中存储器堆叠耦合到所述衬底。所述存储器堆叠包含一定数目个存储库。控制器也耦合到所述衬底且包含耦合到所述存储器堆叠的所述数目个存储库的一定数目个存储库接口块，其中存储库接口块的所述数目小于存储库的所述数目。

Description

具有控制器及存储器堆叠的灵活存储器系统
优先权申请案
本申请案主张对2013年6月17日提出申请的第13/919,503号美国申请案的优先权权益，所述美国申请案主张对2013年3月15日提出申请的第61/791,182号美国临时申请案的优先权权益，所述申请案以全文引用的方式并入本文中。
背景技术
存储器带宽已变为高性能计算、高端服务器、图形及(很快)中层级服务器中的系统性能的瓶颈。微处理器启用器是双倍核心且为每核心若干线程，以通过将工作组分散到若干较小块中及将其分散于增加数目的工作元件(即，核心)当中而大幅增加性能及工作负载能力。每处理器具有多个计算机元件导致每计算机元件增加量的存储器。此导致对将紧密耦合到处理器以解决这些挑战的存储器带宽及存储器密度的较大需要。当前存储器技术蓝图不提供满足中央处理单元(CPU)及图形处理单元(GPU)存储器带宽目标的性能。
为解决对将紧密耦合到处理器的存储器带宽及存储器密度的需要，可实施混合存储器立方体(HMC)使得可将存储器与控制器放置于相同衬底上，使得存储器系统能够较优选地执行其既定任务。所述HMC可以由内部垂直导体(例如穿硅导通孔(TSV)，所述内部垂直导体是将个别存储器裸片的堆叠与控制器电连接的垂直导体)连接的个别存储器裸片的堆叠以便组合高性能逻辑与动态随机存取存储器(DRAM)为特征。HMC在使用较少能量传送数据的同时实现带宽及效率，且提供小外观尺寸。在HMC的一个实施例中，控制器包括与使用TSV连接的垂直DRAM堆叠介接的高速逻辑层。所述DRAM处置数据，而所述逻辑层处置HMC内的DRAM控制。
在其它实施例中，举例来说，HMC可实施于多芯片模块(MCM)衬底上或硅中介层上。MCM是专门电子封装，其中将多个集成电路(IC)、半导体裸片或其它离散组件封装到统一衬底上，借此促进其作为组件而使用(例如，因此显现为一个较大IC)。硅中介层是介于一个连接(例如，插口)与另一连接之间的电接口布线。中介层的用途是将连接展开到较宽间距或将连接重新布线到不同连接。
然而，HMC中的DRAM堆叠具有比许多应用可使用的带宽及信号数更多的带宽及信号数。HMC中的DRAM堆叠的高信号数及高带宽使得具成本效益的主机接口为困难的。
附图说明
图1图解说明根据一实施例的灵活存储器系统的72位存储库；
图2图解说明根据另一实施例的灵活存储器系统的36位存储库；
图3图解说明根据另一实施例的灵活存储器系统的36位存储库；
图4图解说明根据一实施例的灵活存储器系统；
图5图解说明根据一实施例的计算机系统的框图；
图6图解说明另一计算机系统的框图；
图7a-7b图解说明根据一实施例的灵活存储器系统；
图8是展示根据一实施例的功率节省的图；及
图9是根据一实施例的用于形成灵活存储器系统的方法的流程图。
具体实施方式
以下描述及图式充分图解说明特定实施例以使所属领域的技术人员能够实践所述特定实施例。其它实施例可并入结构改变、逻辑改变、电改变、过程改变及其它改变。一些实施例的部分及特征可包含于其它实施例的部分及特征中或替代其它实施例的部分及特征。权利要求书中所陈述的实施例囊括所述权利要求书的可用等效内容。
可通过将各存储库系结在一起(例如，在DRAM堆叠上面、在其内或在其下面)以形成具有低触点数的解决方案同时保持低功率分布来提供灵活存储器系统。本文中，触点是指将集成电路耦合到另一装置(例如电路板)的引线、引脚、焊料球或其它类型的互连件。因此，可互换地使用引线、引脚、焊料球或其它类型的互连件。
所述灵活存储器系统提供从针对最高带宽无系结在一起的存储库到针对低触点数解决方案将可用存储库系结在一起的一系列解决方案。所述低触点数解决方案可应用于高密度存储器模块及低成本/低功率系统单芯片(SOC)。
图1图解说明根据一实施例的灵活存储器系统中的控制器的72位存储库接口块100。72位存储库接口块100包含命令接口块(CIB)110及两个数据接口块(DIB)120、122。CIB110包含触点112，包含用于第一组命令信号、串行命令信号及第二组命令信号的触点。图1中还图解说明两个数据接口块(DIB)120、122。DIB 120、122中的每一者提供多个触点124，包含用于数据输入/输出(I/O)、数据总线、时钟信号及重置数据I/O的触点。
可由多个经堆叠存储器阵列形成存储器存储库，其中相应存储库的每一存储器阵列位于多个经堆叠存储器裸片的相应一者上。存储库对中的存储库的命令接口可系结在一起使得存储库对共享存储库接口块(例如，在DRAM堆叠下面)的共同命令接口块以形成具有低触点数的解决方案同时保持低功率分布。
举例来说，考虑球栅阵列，可使用现有精细间距倒装芯片技术且其可在具有1.35mm的长度140及1.8mm的宽度142的存储库间距的裸片封装中提供50μm(130)×150μm(132)触点间距。存储库接口块100可在宽度上与有效DRAM存储库间距匹配以最小化在控制器上的占用面积。
图2图解说明根据另一实施例的灵活存储器系统中的控制器的36位存储库接口块200。在图2中，展示具有触点212的一个命令接口块(CIB)210及具有触点224的一个数据接口块(DIB)220。使用中的触点由空圆圈表示。可使用现有精细间距倒装芯片技术在具有适当存储库间距(例如，0.9mm的长度240及1.8mm的宽度242)的裸片封装中提供适当触点间距(例如，50μm(230)×150μm(232))。
图3图解说明根据另一实施例的灵活存储器系统中的控制器的36位存储库接口块300。在图3中，展示具有触点312的一个命令接口块(CIB)310及具有触点324的一个数据接口块(DIB)320。在图3中所展示的实施例中，触点场区(其是触点位于其中的裸片的区域)可包含6行触点350。仅仅呈现未使用触点以展示可使用较大裸片提供36位存储库。使用150μm(330)×150μm(332)触点间距，36位存储库接口块300可具有(例如)0.9mm的长度340及(例如)1.8mm的宽度342。总触点场区的面积360可为2.7mm2(0.9mm×3.0mm)。
图4图解说明根据一实施例的灵活存储器系统400。图4中所展示的灵活存储器系统400可包含具有数目n个72位存储库接口块的控制器410。然而，所属领域的技术人员将认识到，可实施替代存储库接口块。使用八个36位存储库接口块的成对存储库将21.6mm2裸片面积用于触点场区(即，2.7mm2×8)。
在图4中，控制器410包含数目n个类似于图1中所展示的72位存储库接口块的72位存储库接口块420、422、424。可将如图4中所展示的72位存储库接口块420、422、424实施为如图1中所展示的存储库接口块100。然而，所属领域的技术人员将认识到，可使用存储库接口块的其它实施方案。
n个72位存储库接口块420、422、424中的每一者可包含命令接口块(CIB)430及两个数据接口块(DIB)440、450。如上文所描述，可由多个经堆叠存储器阵列形成存储器存储库且将其系结在一起(例如，在DRAM堆叠下面)以形成低触点数解决方案同时保持低功率分布。如上文关于图1所展示，举例来说，可使用现有精细间距倒装芯片技术在具有1.35mm的有效存储库长度及1.8mm的宽度的裸片封装中提供50μm×150μm的触点间距。然而，所属领域的技术人员将认识到，可实施替代触点间距、长度及宽度。存储库接口块可在宽度上与有效DRAM存储库间距匹配以最小化在控制器上的占用面积。
如图4中所展示，在控制器410中包含n个存储库接口块420、422、424以提供n乘以所述存储库的个别长度的总长度，例如，n×1.35mm＝10.8mm≈11.0mm。因此，n个存储库接口块的总面积将为总长度乘以宽度，例如，1.8mm×11mm＝19.8mm2。
图4中还展示存储器460。存储器460可能包括形成DRAM超立方体470的垂直DRAM裸片堆叠。使用穿硅导通孔(TSV)互连件(未展示，参见图7a)将垂直DRAM堆叠连接在一起。将DRAM超立方体470的存储库472、474系结在一起以形成存储库对490。将存储库476、478及存储库480、482系结在一起以分别形成存储库对492、494。因此，存储库接口块(例如，VIB 1420)可服务于存储库对(例如，存储库对490)的两个存储库(例如，存储库1 472及存储库2474)。虽然前述实施例论述将若干对存储库系结在一起以共享存储库接口块，但实施例并不限于此，因为可能将任何数目个存储库系结在一起以共享存储库接口块。将每一对存储库描绘为共享命令接口块。
DRAM混合存储器立方体(HMC)470将存储器提供于与控制器相同的衬底上。如上文参考图1所描述，举例来说，存储库接口块420的DIB 440、450中的每一者可提供触点，包含用于数据输入/输出(I/O)、数据总线、时钟信号及重置数据I/O的触点。逻辑块498可与存储库接口块420中的每一者相关联。或者，可在DRAM超立方体470处提供逻辑。ASIC(参见图7a-7b)可实施与存储库接口块420相关联的逻辑块498。逻辑块498提供介于主机与DRAM超立方体470之间用于处理信号的主机接口逻辑。由DRAM超立方体470处置数据，而逻辑块498处置DRAM超立方体470的控制。举例来说，可通过包含时序逻辑496来减少触点的数目。尽管图4中单独地展示，但所述时序逻辑可包含于逻辑块498中。时序逻辑496可用以确定是否将请求送往存储库472到482中的特定者。在一些实施例中，时序逻辑496可包括时序及芯片选择逻辑。
可通过相对于产生用于分别多路复用存储库472、474、存储库476、478及存储库480、482的互连件的电力略微增加个别输入/输出(IO或I/O)缓冲器驱动强度而获得低功率解决方案。可通过组合地址/命令总线与数据线(DQ)总线及标头的使用而进一步减少信号数。此类似于到DRAM超立方体470的包接口。所述请求的前几个时钟涉及命令标头。其后续接着写入命令的写入数据。极低触点数解决方案对于大模块是有用的。可经由使用多个堆叠来获得带宽。模块的缓冲器成本及密度由到DRAM超立方体470的信号数驱动。因此，触点数的减少会减少缓冲器成本及密度。
因此，DRAM超立方体470提供用以针对宽广范围的解决方案配置主机物理层及多芯片模块(MCM)互连件的灵活方法。可通过不将所有存储库470到782系结在一起来提供最高带宽，而可通过将所有存储库470到782系结在一起来提供低引脚数解决方案。因此，低引脚数解决方案可应用于高密度存储器模块及低成本/低功率SOC。
图5图解说明根据一实施例的计算机系统500的框图。在图5中，CPU 510耦合到双倍数据速率类型3(DDR类型3或简单地DDR3)动态随机存取存储器(DRAM)520、522。CPU 510还耦合到主要存储器控制器530，例如，北桥(Northbridge)。主要存储器控制器530可包含快速外围组件接口(PCI)控制器540并处置CPU 510、PCI-E(或加速图形处理器(AGP))视频适配器550、552、554与次要存储器控制器560之间的通信。
图6图解说明根据一实施例的计算机系统600。在图6中，CPU 610耦合到灵活存储器系统620。所述灵活存储器系统包含控制器(例如实施于包含对应于存储库接口块640的逻辑块的专用集成电路(ASIC)630中的控制器)及DRAM超立方体650。ASIC 630可用于允许针对特定使用的定制，而非使用可经布置以供通用使用的一般处理器。灵活存储器系统620可经由高速链路660(例如，串行化/解串行化(SERDES)数据链路)耦合到处理器核心。高速链路670还可用于将DRAM超立方体650耦合到ASIC 630。
图7a-7b图解说明根据一实施例的灵活MCM存储器系统700。在图7a-7b中，ASIC710安装到MCM衬底720。DRAM超立方体730也安装到MCM衬底720。来自ASIC 710的连接712及DRAM超立方体730的连接732的信号流动穿过并未完全穿透MCM衬底720的盲导通孔。所述盲导通孔仅行进到深到足以到达布线层。来自需要经由焊料球722连接到系统的ASIC或DRAM的其它信号将使用完全穿透MCM衬底的导通孔。MCM存储器系统700提供专门电子封装，其中将多个集成电路(IC)、半导体裸片或其它离散组件封装到统一衬底上，借此促进其作为组件使用(例如，显现为一个较大IC)。ASIC 710还可包含对应于存储库接口块的逻辑块750。逻辑块750可提供介于主机(例如，图7a-7b中的CPU 710)与DRAM超立方体730之间用于处理信号的主机接口逻辑及用于控制DRAM超立方体的控制逻辑。
在一些实施例中，可在ASIC 710处(例如，在逻辑块750中)实施逻辑层的功能性。因此，DRAM超立方体730可不包含耦合到DRAM 736的垂直堆叠的高速逻辑层。然而，在其它实施例中，DRAM超立方体730可包含耦合到DRAM 736的垂直堆叠的高速逻辑层。
DRAM 736连同逻辑块750一起可处置数据及超立方体730内的DRAM控制。通过DRAM736的TSV 738提供高水平的同时连接。在支持高传送速率(例如，1Tb/s或更大)的高度高效接口780上执行由控制器710进行的存储器存取。
DRAM超立方体730的存储库760、762是成对的以形成存储库对770。因此，存储库对770服务于控制器710的存储库接口块1到8中的一者(例如，752)。然而，所属领域的技术人员将认识到可实施不同数目个存储库接口块。此外，举例来说，存储库块1到8可成对地、四个地、八个地等系结在一起，此取决于其将耦合到的存储库接口块的数目。
参考图4及图7a-7b，可通过包含时序逻辑496而减少时钟信号，而不论所述时序逻辑是在超立方体730中的单独逻辑层上还是在DRAM 736自身上(此可为在超立方体730中不包含单独逻辑层时的情形)。时序逻辑496可窥探并分析来自ASIC 710的时钟信号以识别是请求的目标的存储库，例如，以确定特定请求是否去往特定存储库。举例来说，时序逻辑496可确定请求去往存储库760而非存储库762。响应于识别出目标存储库，时序逻辑496激活所述目标存储库以接收请求并传回数据。因此，时序逻辑496可通过分析时钟信号来减少时钟计数。主机接口逻辑块750可用于保存用于目标为经识别存储库的时钟信号的调整时序并根据所述经识别存储库而调整所述时钟信号。时序逻辑496是极低功率的。
图8是展示根据一实施例的功率节省的曲线图800。在图8中，在主机物理功率(PHY)830及DRAM功率840方面将灵活存储器系统810与DDR3存储器系统820进行比较。灵活存储器系统810需要约1.5瓦特832的主机PHY功率830且需要约2.5瓦特842的DRAM功率840。相比来说，DDR3存储器系统820需要约6.0瓦特834的主机PHY功率830且需要约33瓦特844的DRAM功率840。灵活存储器系统810具有10mm2 850的面积，而DDR3存储器系统820具有21.2mm2 860的面积。因此，灵活存储器系统810使得能够实施比DDR3存储器系统820低的触点数同时维持比其低的功率分布。
图9是根据一实施例的用于形成灵活存储器系统的方法的流程图900。在框910中，形成衬底。在框920中，形成具有与DRAM的存储库的间距相关联的宽度的接口互连件的多个存储库接口块。在框930中，将多个存储库系结在一起以减少DRAM的触点数。
以上详细描述包含对形成所述详细描述的部分的附图的参考。图式以图解说明的方式展示可实践的特定实施例。这些实施例在本文中还称为“实例”。除了所展示或所描述的那些元素之外，这些实例还可包含若干元素。然而，还预期包含所展示或所描述的元素的实例。此外，还预期使用关于特定实例(或者其一或多个方面)或关于本文中所展示或所描述的其它实例(或者其一或多个方面)所展示或所描述的那些元素的任何组合或排列的实例(或者其一或多个方面)。
此文件中所参考的公开案、专利及专利文件就像个别地以引用方式并入一样将其全文以引用方式并入本文中。倘若本文件与那些以引用方式如此并入的文件之间的使用不一致，那么所并入的参考中的使用是对本文件的所述使用的补充；对于不可调和的不一致性，以本文件中的使用为准。
在本文件中，如在专利文件中常见，使用术语“一(a或an)”来包含一或多者，独立于任何其它例子或“至少一个(at least one)”或“一或多个(one or more)”的使用。在本文件中，使用术语“或(or)”来指代非排他性，或使得“A或B”包含“A但非B”、“B但非A”及“A及B”，除非另有指示。在所附权利要求书中，将术语“包含(including)”及“其中(in which)”用作相应术语“包括(comprising)”及“其中(wherein)”的普通英语等效形式。此外，在以下权利要求书中，术语“包含(including)”及“包括(comprising)”是开放式的，也就是说，在权利要求中除列于此术语之后的那些元素以外还包含若干元素的系统、装置、物品或过程仍被视为归属于所述权利要求的范围内。此外，在以下权利要求书中，术语“第一(first)”、“第二(second)”及“第三(third)”等仅用作标签，且不打算暗示其对象的数字顺序。
上文描述打算为说明性而非限制性。举例来说，上文所描述的实例(或者其一或多个方面)可以彼此组合方式使用。例如，所属领域的技术人员可在审阅以上描述后即刻使用其它实施例。摘要将允许读者迅速确定本技术性发明的本质，举例来说，以符合美国的37C.F.R.§1.72(b)。基于以下理解提交摘要：其并非将用于解释或限制权利要求书的范围或含义。此外，在以上具体实施方式中，各种特征可分组在一起以简化本发明。不应将未主张的所揭示特征解释为对于任一权利要求是必要的。而是，实施例可包含比特定实例中所揭示的特征少的特征。因此，特此将以下权利要求书并入到具体实施方式中，其中个别权利要求独立地作为单独实施例。本文中所揭示的实施例的范围将参考所附权利要求书连同此权利要求书被授权的等效内容的全部范围来确定。

Claims (30)

1.一种存储器系统，其包括：
衬底；
存储器堆叠，其耦合到所述衬底且包括一定数目个存储库；及
控制器，其耦合到所述衬底且包括直接耦合到所述存储器堆叠的所述数目个存储库的一定数目个存储库接口块，其中所述数目个存储库中的每一存储库包括一定数目个垂直互连分区，其中所述存储器堆叠的所述存储库中的至少两个存储库系结在一起以形成存储库对从而共享所述数目个存储库接口块中的共同存储库接口块，且其中存储库接口块的所述数目小于存储库的所述数目。
2.根据权利要求1所述的存储器系统，其中所述数目个存储库接口块中的至少一者的宽度与所述数目个存储库中的至少一者的间距匹配。
3.根据权利要求1所述的存储器系统，其中所述衬底包括硅中介层。
4.根据权利要求1所述的存储器系统，其中所述衬底包括有机衬底。
5.根据权利要求1所述的存储器系统，其中所述衬底包括多芯片模块MCM衬底。
6.根据权利要求1所述的存储器系统，其中存储器堆叠包括一定数目个垂直连接的存储器裸片。
7.根据权利要求1所述的存储器系统，其中所述存储器堆叠包括超立方体。
8.根据权利要求1所述的存储器系统，其中所述存储器堆叠包括DRAM存储器堆叠。
9.根据权利要求1所述的存储器系统，其中所述数目个存储库中的多个存储库系结在一起。
10.根据权利要求1所述的存储器系统，其中所述数目个存储库接口块中的每一者包括：
数据接口块；及
命令接口块。
11.根据权利要求1所述的存储器系统，其中所述数目个存储库接口块中的每一者耦合到所述数目个存储库中的相应多个存储库。
12.根据权利要求1所述的存储器系统，其中所述数目个存储库接口块中的每一者包括：
一定数目个数据接口块；及
命令接口块。
13.根据权利要求12所述的存储器系统，其中所述数目个数据接口块中的每一者耦合到所述数目个存储库中的相应存储库对。
14.根据权利要求12所述的存储器系统，其中所述命令接口块耦合到所述数目个存储库中的相应多个存储库。
15.根据权利要求12所述的存储器系统，其中所述数目个存储库接口块中的每一者中的所述数目个数据接口块包括所述数目个存储库接口块中的每一者中的两个数据接口块，且其中所述数目个存储库中的相应存储库耦合到所述数据接口块中的每一者。
16.根据权利要求15所述的存储器系统，其中所述数目个存储库接口块中的每一者中的所述命令接口块耦合到所述数目个存储库中的相应两个存储库。
17.根据权利要求1所述的存储器系统，其中所述数目个存储库中的每一者包括相应多个经堆叠存储器阵列，其中所述多个存储器阵列中的每一者位于多个经堆叠存储器裸片中的相应一者上。
18.根据权利要求1所述的存储器系统，其中所述控制器进一步包括与所述数目个存储库接口块相关联的一定数目个逻辑块。
19.根据权利要求18所述的存储器系统，其中所述逻辑块包括介于主机与所述存储器堆叠之间用于处理信号的主机接口逻辑。
20.根据权利要求18所述的存储器系统，其中所述逻辑块包括用于控制所述存储器堆叠的控制逻辑。
21.根据权利要求1所述的存储器系统，其中所述控制器包括专用集成电路。
22.根据权利要求1所述的存储器系统，其中所述存储器堆叠包括时序逻辑，所述时序逻辑经布置以窥探时钟信号以确定请求是否去往所述数目个存储库中的特定一者。
23.根据权利要求1所述的存储器系统，其中所述控制器经布置以修整用于所述数目个存储库中的目标存储库的时钟信号的时序。
24.根据权利要求1所述的存储器系统，其中所述控制器经配置以训练用于所述数目个存储库中的每一存储库的时序。
25.根据权利要求1所述的存储器系统，其中所述控制器及所述存储器堆叠安装到所述衬底。
26.根据权利要求1所述的存储器系统，其中所述存储器堆叠包括时序逻辑，所述时序逻辑经布置以分析从所述控制器接收的时钟信号以识别所述数目个存储库中的是请求的目标的存储库。
27.根据权利要求26所述的存储器系统，其中所述时序逻辑进一步经配置以响应于将所述数目个存储库中的所述存储库识别为是所述请求的目标而激活所述存储库。
28.根据权利要求27所述的存储器系统，其中所述控制器经配置以根据所述经识别存储库而调整用于时钟信号的时序。
29.根据权利要求27所述的存储器系统，其中所述控制器经配置以保存用于目标为所述经识别存储库的时钟信号的时序。
30.根据权利要求1所述的存储器系统，其中所述数目个存储库接口块中的每一者包含经组合地址/命令总线与数据线DQ总线。
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US9819345B2 (en) 2014-10-02 2017-11-14 Altera Corporation Scalable 2.5D interface architecture
KR102338266B1 (ko) * 2015-09-15 2021-12-16 에스케이하이닉스 주식회사 메모리 네트워크 및 이를 포함하는 시스템
EP3371828A4 (en) * 2015-11-05 2019-07-24 Intel Corporation STACKED PACKET ASSEMBLY WITH VOLTAGE REFERENCE LEVEL
US10984838B2 (en) * 2015-11-17 2021-04-20 Advanced Micro Devices, Inc. Interconnect architecture for three-dimensional processing systems
US10089178B2 (en) * 2016-02-29 2018-10-02 International Business Machines Corporation Developing an accurate dispersed storage network memory performance model through training
KR102592777B1 (ko) 2016-06-27 2023-10-25 애플 인크. 조합된 높은 밀도, 낮은 대역폭 및 낮은 밀도, 높은 대역폭 메모리들을 갖는 메모리 시스템
KR102663810B1 (ko) 2016-12-30 2024-05-07 삼성전자주식회사 전자 소자 패키지
JP6988040B2 (ja) * 2016-12-31 2022-01-05 インテル・コーポレーション ヘテロジニアスコンピューティングのためのシステム、方法及び装置
KR20180079811A (ko) 2017-01-02 2018-07-11 삼성전자주식회사 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치
US11397687B2 (en) * 2017-01-25 2022-07-26 Samsung Electronics Co., Ltd. Flash-integrated high bandwidth memory appliance
KR102482896B1 (ko) 2017-12-28 2022-12-30 삼성전자주식회사 이종 휘발성 메모리 칩들을 포함하는 메모리 장치 및 이를 포함하는 전자 장치
TWI708371B (zh) * 2018-09-20 2020-10-21 美商美光科技公司 堆疊記憶體佈線技術
KR20200065762A (ko) * 2018-11-30 2020-06-09 에스케이하이닉스 주식회사 메모리 시스템
US11476241B2 (en) 2019-03-19 2022-10-18 Micron Technology, Inc. Interposer, microelectronic device assembly including same and methods of fabrication
KR20200138493A (ko) 2019-05-30 2020-12-10 삼성전자주식회사 반도체 패키지
US11239169B1 (en) 2020-07-24 2022-02-01 Micron Technology, Inc. Semiconductor memory stacks connected to processing units and associated systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100442503C (zh) * 2003-12-25 2008-12-10 尔必达存储器株式会社 半导体集成电路装置
CN101350345A (zh) * 2007-07-17 2009-01-21 株式会社日立制作所 半导体器件
CN101946245A (zh) * 2008-02-19 2011-01-12 美光科技公司 存储器装置与芯片上网络方法、设备及系统
CN102822966A (zh) * 2010-03-30 2012-12-12 美光科技公司 使得能够在接口裸片与多个裸片堆叠之间进行并发通信的设备、堆叠式装置中的交错导电路径及用于形成及操作其的方法

Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6617681B1 (en) 1999-06-28 2003-09-09 Intel Corporation Interposer and method of making same
JP4419049B2 (ja) * 2003-04-21 2010-02-24 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
EP1598868A1 (en) * 2004-05-18 2005-11-23 Texas Instruments Inc. Stacked dies having shared access to memory
EP1643508B1 (en) 2004-10-01 2013-05-22 International Business Machines Corporation Non-volatile memory element with programmable resistance
US7472220B2 (en) 2006-07-31 2008-12-30 Metaram, Inc. Interface circuit system and method for performing power management operations utilizing power management signals
EP2450798B1 (en) * 2006-02-09 2013-10-30 Google Inc. Memory circuit system and method
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
KR100772841B1 (ko) * 2006-07-28 2007-11-02 삼성전자주식회사 프로세서들간 호스트 인터페이싱 기능을 갖는 멀티패쓰억세스블 반도체 메모리 장치
JP4878215B2 (ja) * 2006-05-26 2012-02-15 ルネサスエレクトロニクス株式会社 インタフェース回路及びメモリ制御装置
JP4885623B2 (ja) * 2006-06-13 2012-02-29 エルピーダメモリ株式会社 積層半導体装置
KR100855586B1 (ko) * 2006-11-10 2008-09-01 삼성전자주식회사 반도체 메모리 장치 및 그의 레이아웃 방법
US8139432B2 (en) * 2006-12-27 2012-03-20 Samsung Electronics Co., Ltd. Variable resistance memory device and system thereof
KR100875955B1 (ko) 2007-01-25 2008-12-26 삼성전자주식회사 스택 패키지 및 그의 제조 방법
KR100887417B1 (ko) * 2007-04-11 2009-03-06 삼성전자주식회사 멀티 프로세서 시스템에서 불휘발성 메모리의 공유적사용을 제공하기 위한 멀티패쓰 억세스블 반도체 메모리장치
US7623365B2 (en) * 2007-08-29 2009-11-24 Micron Technology, Inc. Memory device interface methods, apparatus, and systems
US7889578B2 (en) 2007-10-17 2011-02-15 Mosaid Technologies Incorporated Single-strobe operation of memory devices
US7701252B1 (en) * 2007-11-06 2010-04-20 Altera Corporation Stacked die network-on-chip for FPGA
US7701251B1 (en) * 2008-03-06 2010-04-20 Xilinx, Inc. Methods and apparatus for implementing a stacked memory programmable integrated circuit system in package
US8060719B2 (en) 2008-05-28 2011-11-15 Micron Technology, Inc. Hybrid memory management
US7978721B2 (en) * 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US7855931B2 (en) * 2008-07-21 2010-12-21 Micron Technology, Inc. Memory system and method using stacked memory device dice, and system using the memory system
US8127204B2 (en) * 2008-08-15 2012-02-28 Micron Technology, Inc. Memory system and method using a memory device die stacked with a logic die using data encoding, and system using the memory system
US8254191B2 (en) * 2008-10-30 2012-08-28 Micron Technology, Inc. Switched interface stacked-die memory architecture
US8683164B2 (en) 2009-02-04 2014-03-25 Micron Technology, Inc. Stacked-die memory systems and methods for training stacked-die memory systems
US8364901B2 (en) * 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US8612809B2 (en) 2009-12-31 2013-12-17 Intel Corporation Systems, methods, and apparatuses for stacked memory
US8966208B2 (en) * 2010-02-25 2015-02-24 Conversant Ip Management Inc. Semiconductor memory device with plural memory die and controller die
KR101728068B1 (ko) 2010-06-01 2017-04-19 삼성전자 주식회사 적층 반도체 메모리 장치, 이를 포함하는 메모리 시스템, 및 관통전극 결함리페어 방법
KR101854251B1 (ko) 2010-11-30 2018-05-03 삼성전자주식회사 멀티 채널 반도체 메모리 장치 및 그를 구비하는 반도체 장치
KR20120132287A (ko) 2011-05-27 2012-12-05 삼성전자주식회사 반도체 메모리 장치, 반도체 메모리 패키지 및 반도체 메모리 장치의 집적도 증대 방법
US8933715B2 (en) * 2012-04-08 2015-01-13 Elm Technology Corporation Configurable vertical integration
US9679615B2 (en) 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
JP5621894B2 (ja) 2013-09-11 2014-11-12 株式会社寺岡精工 携帯端末、および管理装置
KR102282971B1 (ko) * 2014-12-05 2021-07-29 삼성전자주식회사 반도체 메모리 장치, 및 상기 반도체 메모리 장치를 포함하는 메모리 시스템

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100442503C (zh) * 2003-12-25 2008-12-10 尔必达存储器株式会社 半导体集成电路装置
CN101350345A (zh) * 2007-07-17 2009-01-21 株式会社日立制作所 半导体器件
CN101946245A (zh) * 2008-02-19 2011-01-12 美光科技公司 存储器装置与芯片上网络方法、设备及系统
CN102822966A (zh) * 2010-03-30 2012-12-12 美光科技公司 使得能够在接口裸片与多个裸片堆叠之间进行并发通信的设备、堆叠式装置中的交错导电路径及用于形成及操作其的方法

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EP2973694A1 (en) 2016-01-20
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TW201926612A (zh) 2019-07-01
JP6043015B2 (ja) 2016-12-14
US20230080130A1 (en) 2023-03-16
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