KR20180079811A - 메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치 - Google Patents

메모리 소자의 dq 패드를 재구성하는 방법 및 dq 패드 재구성이 가능한 메모리 장치 Download PDF

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Abstract

메모리 소자의 DQ 패드 구성을 온-더-플라이로 변경시키기 위한 장치가 개시된다. DQ 구성 재구성 제어부는 제공되는 사용자 명령에 기초하여 DQ 구성을 원하는 모드로 전환하기 위한 제어신호를 생성한다. DQ 구성 재구성부는 32개의 DQ 패드들과 메모리 셀 어레이 사이에 제공되며, 32개의 DQ 패드의 구성을 상기 제어신호에 기초하여 온-더-플라이(on-the-fly)로 X1, X2, X4, X8, X16, X32 모드 중에서 어느 한 가지 모드로 재구성한다. DQ 패드의 구성을 재구성하기 위해, 제어신호에 의해 온/오프 스위칭 제어가 가능한 다수의 버스 경로가 제공된다. 그 버스 경로들은 메모리 소자의 M3 메탈 레이어와 M4 메탈 레이어 중 적어도 어느 한 가지를 활용하여 구현된다. 이를 통해 칩 사이즈의 오버헤드를 거의 발생시키지 않을 수 있다.

Description

메모리 소자의 DQ 패드를 재구성하는 방법 및 DQ 패드 재구성이 가능한 메모리 장치 {Method of reconfiguring DQ pad of memory device and DQ pad reconfigurable memory device}
본 발명은 메모리 소자에 관한 것으로서, 보다 구체적으로는 메모리 소자의 DQ 패드 구성을 원하는 모드로 자유롭게 온-더-플라이(on-the-fly)로 전환할 수 있는 기술에 관한 것이다.
일반적으로, 메모리 소자에 있어서 메모리 셀들은 외부 인터페이스용 DQ 패드 즉, 입/출력 핀(I/O pins)을 통해 외부와 연결된다. 즉, 메모리 셀들에 대한 데이터 입력 및 출력을 위해 DQ 패드들이 사용된다. Write 동작 동안에는, 전압(하이=1, 로우=0)이 DQ에 인가되고, 이 전압은 그에 대응하는 적정한 신호로 변환되어 선택된 메모리 셀에 저장된다. Read 동작 동안, 액세스가 완료되고 출력이 인에이블되면(OE 로우), 선택된 메모리 셀로부터 읽은 데이터가 DQ에 나타난다. 메모리 셀 어레이에 한 번 액세스할 때, 동시에 입력/출력될 수 있는 데이터의 수가 DQ 패드의 단위 개수이다. 예컨대 DRAM의 경우 32개의 DQ 패드의 경우, DQ 패드의 단위 개수의 종류로는 예를 들어 2, 4, 8, 16, 32 개 등이 있고 이를 X2, X4, X8, X16, X32 DQ 패드 모드 등으로 표시한다.
종래의 메모리 소자는 출시될 때 DQ 패드의 단위 개수 즉, DQ 패드 모드가 한 가지로 정해진다. 그리고 DQ 패드 모드가 일단 한 가지로 정해지면, 그것은 확정적으로 고정된다. 메모리 소자의 사용 중에 다른 종류의 DQ 패드 모드로 변경하는 것은 불가하다. 따라서 메모리 소자 제조사는 DQ 패드 모드별로 메모리 소자를 별도로 제조할 필요가 있고, 메모리 소자 구매자도 자신이 구매하고자 하는 메모리 소자의 DQ 패드 모드를 특정할 필요가 있다. 만약 여러 종류의 DQ 패드 모드를 사용할 필요가 있다면, 원하는 모드의 메모리 소자를 모두 구입해야 할 것이다.
본 발명은 메모리 소자 DQ 패드 모드를 복수 종류 중 어느 한 가지 모드에서 다른 모드로 메모리 소자 사용 중에 자유롭게 가변시킬 수 있는 메모리 소자의 DQ 패드 재구성 방법 및 이 방법을 적용한 DQ 패드 재구성 가능형 메모리 장치를 제공하기 위한 것이다.
본 발명은 메모리 소자의 DQ 패드 모드를 M3 및 M4 메탈 레이어 중 적어도 어느 한 가지를 활용하여 칩 사이즈의 오버헤드를 최소화하면서 온-더-플라이(on-the-fly 방식: 제어신호를 입력해주면 곧바로 변화는 방식)로 변경시키기 위한 메모리 소자의 DQ 패드 재구성 방법 및 이 방법을 적용한 DQ 패드 재구성 가능형 메모리 장치를 제공하기 위한 것이다.
상기 목적을 달성하기 위한 본 발명의 실시예들의 일 측면에 따르면, 메모리 소자의 DQ 패드를 재구성하는 방법이 제공된다. 이 방법은 메모리 소자의 P개(단, P = 2n 여기서, n은 4, 5, 6, 7 중 어느 하나)의 DQ 패드들과 메모리 셀 어레이 사이에 DQ 구성 재구성부를 배치하는 단계, 사용자 명령에 기초하여 DQ 패드의 구성을 원하는 모드로 전환하기 위한 제어신호를 상기 DQ 구성 재구성부에 제공하는 단계, 그리고 상기 DQ 구성 재구성부에서, 상기 P개의 DQ 패드의 구성을 상기 제어신호에 기초하여 상기 P개의 DQ 패드 중 i개의 DQ 패드만을 상기 메모리 셀 어레이에 대한 입출력 동작에 사용하는 DQ 패드 모드인 Xi 모드 (단, i = 2k 이고, 여기서 k는 0부터 n까지의 정수)중에서 어느 한 가지 모드로 재구성하는 단계를 포함할 수 있다.
또한, 상기 목적을 달성하기 위한 본 발명의 실시예들의 다른 측면에 따르면, P개(단, P = 2n 여기서, n은 4, 5, 6, 7 중 어느 하나)의 DQ 패드들과 메모리 셀 어레이를 포함하는 메모리 소자에 있어서, DQ 패드 재구성이 가능한 메모리 장치가 제공된다. 상기 메모리 장치는 제공되는 사용자 명령에 기초하여 DQ 패드의 구성을 원하는 모드로 전환하기 위한 제어신호를 생성하는 DQ 구성 재구성 제어부와, 상기 P개의 DQ 패드들과 메모리 셀 어레이 사이에 제공되며, 상기 P개의 DQ 패드의 구성을 상기 제어신호에 기초하여 상기 P개의 DQ 패드 중 i개의 DQ 패드만을 상기 메모리 셀 어레이에 대한 입출력 동작에 사용하는 DQ 패드 모드인 Xi 모드 (단, i = 2k 이고, 여기서 k는 0부터 n까지의 정수)중에서 어느 한 가지 모드로 재구성하기 위한 DQ 구성 재구성부를 포함할 수 있다.
메모리 소자를 사용하는 도중에 DQ 패드 모드를 한 가지로 계속 사용하는 것이 아니라, 필요에 따라 원하는 다른 모드로 변경하여 사용하기를 원할 수 있다. 예컨대 메모리 소자를 X16 DQ 패드 모드로 사용하다가 X8 모드로 바꾸어 사용하거나 또는 그 바뀐 X8 모드를 다시 X32 모드로 바꾸어 사용하기를 원할 수 있다. 하지만, 종래의 메모리 소자는 메모리 소자의 사용 도중에 이렇게 DQ 패드 모드를 자유롭게 변경할 수 없었다.
메모리 소자에서 DQ 패드 구성을 복수 종류의 모드 예를 들어, X32, X16, X8, X4, X2, X1 모드들 중에서 원하는 모드를 on-the-fly로 자유롭게 재구성하기 위해서는, 패드 자체가 32개->16->8개->4개->2개->1개로 연결될 수 있어야 하고, 이를 위해서는 많은 수의 배선이 필요하다. 이런 배선을 구현하기 위해서는 칩 사이즈의 오버헤드가 커질 수 있다. 기존의 많은 DRAM 소자의 경우, 주로 두 개의 메탈 레이어(즉, M1 및 M2 메탈 레이어)를 채용하였다. 제한된 수의 메탈 레이어 구조에서는, DQ 패드 단위 개수를 메모리 소자의 사용 도중에 변경하는 것을 지원하기 위한 회로의 도입은 메모리 소자의 칩 사이즈의 오버헤드를 크게 유발한다. 예컨대 기존의 DRAM 소자의 경우, 생산단가를 낮게 가져가기 위해 주로 메탈 레이어를 2개(즉, 메탈 레이어 1(M1)과 2(M2))를 채용해왔었다. 그 후 메모리 소자의 집적도가 높아지고 관련 회로들이 복잡해짐에 따라 메탈 레이어를 점점 더 많이 사용하는 추세로 바뀌면서, 메탈 레이어 3(M3)을 채용하였고, 최근에는 메탈 레이어 4(M4)까지 도입하기에 이르렀다. M3 레이어, M4 레이어, 또는 이 두 레이어를 함께 활용하면, 메모리 칩 사이즈의 오버헤드를 크게 유발하지 않고 본 발명의 개념을 구현할 수 있다. 특히, M4 레이어를 활용하는 경우, 메모리 칩 사이즈의 오버헤드를 거의 유발하지 않고 본 발명의 개념을 구현할 수 있다.
기존에는 메모리 소자가 적용될 시스템이 특정되면 그에 따라 그 메모리 소자의 DQ 패드 모드도 확정적으로 정해지기 때문에, 메모리 소자의 사용 도중에 그 DQ 패드 모드를 바꿀 수가 없는 한계가 있었다. 하지만, 본 발명에 따르면, 메모리 소자의 사용 도중에도 언제든지 DQ 패드 모드를 원하는 모드로 변경하여 사용할 수 있다. 이는 메모리 소자의 활용성을 크게 높일 수 있고, 적용범위를 다양화시킬 수 있는 장점을 제공해준다.
메모리 소자 제조자의 입장에서 보면, 종래의 메모리 소자는 각 DQ 패드 모드마다 별도의 제품을 제조해야 했다. 이에 비해, 본 발명의 개념에 따르면, 제조자는 메모리 소자를 DQ 패드 모드의 종류에 상관없이 DQ 패드 재구성 수단을 구비하는 한 가지 종류의 메모리 소자를 제조하면 된다. 제조해야 할 제품의 종류가 단순화됨에 따라 양산성을 크게 개선할 수 있고, 생산단가를 크게 낮출 수 있다. 구매자의 입장에서도, 사용할 DQ 패드 모드를 고려하지 않고 메모리 소자를 구매하면 되고, 메모리 소자의 사용상의 자유가 크게 확대될 수 있다.
도 1은 본 발명의 실시예에 따라 메모리 소자의 DQ 패드 구성의 모드를 X32 모드부터 X1 모드까지 온-더-플라이로 전환 시 적용될 수 있는 1열 패드(PAD)의 대칭적인 배치 구조를 예시한다.
도 2는 본 발명의 실시예에 따른 것으로서, DQ 패드 구성이 X8 모드인 경우, Read 동작과 Write 동작 시 4가지 경우(Cases)를 DQ0를 중심으로 한 PAD 구성으로 예를 나타낸다.
도 3은 본 발명의 실시예에 따른 것으로서, DQ 패드 구성이 X16 모드인 경우, Read 동작과 Write 동작 시 2가지 경우(Case)를 DQ0와 DQ8을 중심으로 한 PAD 구성으로 예를 나타낸다.
도 4는 본 발명의 실시예에 따른 것으로서, DQ 패드 구성이 X4 모드인 경우, Read 동작과 Write 동작 시 8가지 경우(Case)를 DQ0를 중심으로 한 PAD 구성으로 예를 나타낸다.
도 5는 본 발명의 실시예에 따른 것으로서, DQ 패드 구성이 X2 모드인 경우, Read 동작과 Write 동작 시 16가지 경우(Case)를 DQ0를 중심으로 한 PAD 구성으로 예를 나타낸다.
도 6은 본 발명의 실시예에 따라 DRAM 소자의 DQ 패드 구성을 X1모드부터 X32모드까지 중에서 원하는 모드로 온-더-플라이로 변경하기 DRAM 소자의 구성을 예시적으로 도시한 블록도이다.
도 7은 도 6에 도시된 DQ 구성 재구성부의 일부로서, 1개의 4-DQ 패드 그룹을 위한 Read용 DQ 패드 재구성 단위회로의 구성을 예시한다.
도 8은 Read 동작을 위해 도 1에 도시된 DQ 패드들을 X32, X16, X8, X4, X2, X1 모드 중 원하는 DQ 모드로 온-더-플라이로 재구성하기 위한 Read용 DQ 재구성 전체 회로의 구성을 개념적으로 도시한다.
도 9는 본 발명의 실시예에 따라, 32개의 DQ 패드를 Read 동작을 위해 X32, X16, X8, X4, X2, X1 모드들 중에서 원하는 모드로 온-더-플라이로 재구성하는 데 필요한 스위치 제어 로직을 나타낸다.
도 10은 본 발명의 실시예에 따라 1개의 4-DQ 패드 그룹을 위한 Write용 DQ 구성 재구성 단위 회로의 구성을 예시한다.
도 11a와 도 11b는 본 발명의 실시예에 따라 2개의 4-DQ 패드 그룹을 위한 Write용 DQ 구성 재구성 회로의 구성을 예시한다.
도 12는 본 발명의 실시예에 따라 메모리 소자의 DQ 패드 구성의 모드를 X32 모드부터 X1 모드까지 온-더-플라이로 전환 시 적용될 수 있는 2열 패드(PAD)의 대칭적인 배치 구조를 예시한다.
도 13은 본 발명의 실시예에 따라 메모리 소자의 DQ 패드 구성의 모드를 X32 모드부터 X1 모드까지 온-더-플라이로 전환 시 적용될 수 있는 4열 패드(PAD)의 대칭적인 배치 구조를 예시한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 해서 중복된 설명은 생략한다.
도 1은 본 발명의 예시적인 일 실시예에 따른 DRAM의 DQ 구조(organization)의 재구성 구성을 위한 1열 패드(PAD)의 대칭적인 배치 구조를 예시한다.
예시된 패드 배치(100)는 32개의 DQ 패드가 1열로 배치된 경우이다. 도시된 패드 배치(100)에 있어서, 좌측 절반과 우측 절반에는 짝수 번째 DQ들과 홀수 번째 DQ들이 배치된다. 좌측 절반에 배치되는 짝수 번째 DQ들은 맨 좌측 끝에서부터 가운데로 가면서 DQ30, DQ14, DQ22, DQ6, DQ26, DQ10, DQ18, DQ2, DQ28, DQ12, DQ20, DQ4, DQ24, DQ8, DQ16, DQ0의 순서로 배치된다. 우측 절반에 배치되는 홀수 번째 DQ들은 맨 우측 끝에서부터 가운데로 가면서 DQ31, DQ15, DQ23, DQ7, DQ27, DQ11, DQ19, DQ3, DQ29, DQ13, DQ21, DQ5, DQ25, DQ9, DQ17, DQ1의 순서로 배치된다.
도면에서 굵은 선으로 표시된 사각박스들이 각 DQ 패드 모드에서 사용되는 동작 DQ 패드를 나타낸다. X32 모드(110)에서는 DQ0부터 DQ31까지 전체 DQ 패드들이 사용된다. X16모드(120)에서는 DQ0부터 DQ15까지 총 16개의 DQ 패드들이 사용될 수 있다. 이들은 중앙에서 양끝으로 가면서 1+2k (단, k는 0부터 7까지의 정수)번째 자리에 위치하면서 중앙을 기준으로 좌우 대칭적 배치를 이룬다. X8모드(130)에서는 DQ0부터 DQ7까지 총 8개의 DQ 패드들이 사용되고, 이들 역시 중앙에서 양끝으로 가면서 1+4k 번째 (단, k는 0부터 3까지의 정수)번째 자리에 위치하면서 중앙을 기준으로 좌우 대칭적 배치를 이룬다. X4모드(140)에서는 DQ0부터 DQ3까지 총 4개의 DQ 패드들이 사용되고, 이들 역시 중앙에서 양끝으로 가면서 1+8k 번째 (단, k는 0과 1)번째 자리에 위치하면서 중앙을 기준으로 좌우 대칭적 배치를 이룬다. X2모드(150)에서는 DQ0과 DQ1의 두 개의 DQ 패드들이 사용되고, X1 모드(160)에서는 DQ0만 사용될 수 있다. 이 두 모드도 중앙을 기준으로 개략적인 좌우 대칭 배치를 이루는 것으로 볼 수 있다.본 발명의 개념은 메모리 소자의 사용 도중에 DQ 패드 모드를 X32부터 X1까지 중에서 필요에 따라 온-더-플라이로 자유롭게 원하는 모드로 전환할 수 있게 하는 것이다. X32, X16, X8, X4, X2, X1 모드들 중 어떤 모드에서나 해당 모드의 동작 DQ 패드들은 항상 대칭적인 전력 소모를 나타내도록 배치되는 것이 바람직하다. 예시된 패드 배치(100)는 32개의 DQ 패드들이 X32, X16, X8, X4, X2, X1 모드들 중 어떤 모드로 사용되더라도 선택된 모드에서 사용되는 DQ 패드들이 대칭적인 배치를 이루어 전력 소모량 대칭적으로 균형을 이루게 해줄 수 있다.
도 2는 본 발명의 예시적인 실시예에 따른 것으로서, DQ 패드 구성이 X8 모드(130)일 때, DQ 패드 4개를 예로 하여 Read 동작과 Write 동작을 설명하기 위한 도면이다.
도 1의 (c)와 도 2를 참조하면서 X8 모드에서의 Read 동작과 Write 동작을 설명한다. 인접하는 4개의 DQ 패드들을 같은 그룹으로 묶는 방식으로 32개의 DQ 패드를 8개 4-DQ 패드 그룹으로 구분할 수 있다. 구체적으로, 좌측 절반의 16개의 DQ 패드들을 인접하는 4개의 DQ 패드들마다 같은 그룹으로 묶으면 4개의 4-DQ 패드 그룹으로 구분할 수 있다. 즉, DQ0 DQ16, DQ8, DQ24로 구성되는 제1 4-DQ 패드 그룹(135); DQ4, DQ20, DQ12, DQ28으로 구성되는 제2 4-DQ 패드 그룹; DQ2, DQ18, DQ10, DQ26으로 구성되는 제3 4-DQ 패드 그룹; 그리고 DQ6, DQ22, DQ14, DQ30으로 구성되는 제4 4-DQ 패드 그룹으로 구분할 수 있다. 마찬가지로, 우측 절반의 16개의 DQ 패드들도 인접하는 4개의 DQ 패드들마다 같은 그룹으로 묶으면 또 다른 4개의 4-DQ 패드 그룹으로 구분할 수 있다.
예시적인 일 실시예에 따르면, 각 4-DQ 패드 그룹에 있어서, 기록할 데이터의 입력은 각 4-DQ 패드 그룹에 속하는 DQ 패드들 중 특정 위치에 있는 DQ 패드(예를 들어 각 조마다 맨 우측에 있는 DQ 패드들(DQ0, DQ4, DQ2, DQ6))를 통해서만 이루어지도록 하고, 그 입력된 데이터들은 해당 4-DQ 패드 그룹에 속하는 4개의 DQ 패드들에 대응되는 경로를 통해 메모리 셀에 각각 기록되도록 할 수 있다. 우측 절반의 16개의 DQ 패드들의 경우도, 그 4개의 4-DQ 패드 그룹 들에 대해서도 좌측 절반과의 대칭성을 고려하여 동일한 케이스들이 적용될 수 있다.
예를 들어 X8 모드의 경우, Write 동작과 Read 동작 각각은 4가지 케이스로 구분할 수 있다. 이에 관해 도 2를 참조하면서 구체적으로 설명한다. 우선, 4개의 DQ 패드 DQ0, DQ16, DQ8, 및 DQ24으로 구성되는 제1 4-DQ 패드 그룹(135)을 고려하자. 도 2의 (a)에 도시되어 있듯이, X8 모드에서 Write 동작은 다음 4가지 케이스를 포함할 수 있다. 첫 번째 케이스(Case 1)는 DQ0 패드로 입력되는 데이터가 DQ0 메모리 셀 어레이 영역으로 write되는 경우이다. 두 번째 케이스(Case 2)는 DQ0 패드로 입력되는 데이터가 DQ8 메모리 셀 어레이 영역으로 write 되는 경우이다. 이와 비슷하게, 세 번째 케이스(Case 3)는 DQ0 패드로 입력되는 데이터가 D16 메모리 셀 어레이 영역에 write되는 경우이고, 네 번째 케이스(Case 4)는 DQ0 패드로 입력되는 데이터가 D24 메모리 셀 어레이 영역에 write되는 경우이다.
제1 4-DQ 패드 그룹(135)의 X8 모드의 Write 동작에 관한 설명은 나머지 7개의 4-DQ 패드 그룹 각각에 대해서도 동일하게 적용될 수 있다.
도 2의 (b)에 도시되어 있듯이, X8 모드에서 Read 동작은 다음 4가지 케이스를 포함할 수 있다. 제1 4-DQ 패드 그룹(135)에 있어서, 첫 번째 케이스(Case 1)는 DQ0 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 두 번째 케이스(Case 2)는 DQ8 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 세 번째 케이스(Case 3)는 DQ16 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 네 번째 케이스(Case 4)는 DQ24 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다.
제1 4-DQ 패드 그룹(135)의 X8 모드의 Read 동작에 관한 설명은 나머지 7개의 4-DQ 패드 그룹들 각각에 대해서도 동일하게 적용될 수 있다.
다음으로, 도 3은 본 발명의 예시적인 다른 실시예에 따른 것으로서, DQ 패드 구성이 X16 모드(120)일 때 DQ 패드 4개를 예로 하여 Read 동작과 Write 동작 각각을 설명하기 위한 도면이다.
도 1의 (b)와 도 3을 참조하면서 X16 모드(120)에서의 Read 동작과 Write 동작을 설명한다. X16 모드도 X8 모드에서의 케이스들과 유사하게 Read 동작과 Write 동작 각각이 2가지의 케이스를 포함할 수 있다. 먼저 도 3의 (a)를 참조하면서 X16 모드의 Write 동작을 설명한다. X16 모드의 Write 동작은 8개의 4-DQ 패드 그룹 각각에 있어서 두 가지 케이스를 포함할 수 있다. X16 모드에 있어서, 각각의 4-DQ 패드 그룹마다 두 개의 DQ 패드를 통해 메모리 셀 어레이 영역에 기록할 데이터가 입력될 수 있다. 예컨대 제1 4-DQ 패드 그룹(135)의 경우, DQ0와 DQ8을 통해 데이터가 입력될 수 있다. 이 때, Write 동작의 첫 번째 케이스(Case 1)는 DQ0 패드로 입력되는 데이터가 DQ0 메모리 셀 어레이 영역으로 write되고, DQ8 패드로 입력되는 데이터는 DQ8 메모리 셀 어레이 영역으로 write되는 경우이다. 두 번째 케이스(Case 2)는 DQ0 패드로 입력되는 데이터가 DQ16 메모리 셀 어레이 영역으로 write되고, DQ8 패드로 입력되는 데이터가 DQ24 메모리 셀 어레이 영역으로 write되는 경우이다.
제1 4-DQ 패드 그룹(135)의 X16 모드의 Write 동작에 관한 설명은 나머지 7개의 4-DQ 패드 그룹들 각각에 대해서도 동일하게 적용될 수 있다.
도 3의 (b)를 참조하면서, X16 모드의 Read 동작을 설명하면, X16 모드의 Read 동작 역시 8개의 4-DQ 패드 그룹 각각에 있어서 두 가지 케이스를 포함할 수 있다. X16 모드에서는 각 4-DQ 패드 그룹의 4개의 DQ 패드에 대응되는 4개의 메모리 셀 어레이 영역의 데이터가 두 개의 DQ 패드를 통해 외부로 각각 출력될 수 있다. 예를 들어, 제1 4-DQ 패드 그룹(135)에 있어서, 첫 번째 케이스(Case 1)는 DQ0 메모리 셀 어레이 영역과 DQ8 메모리 셀 어레이 영역의 데이터가 DQ0 패드와 DQ8 패드를 통해 외부로 각각 출력되는 경우이다. 두 번째 케이스(Case 2)는 DQ24 메모리 셀 어레이 영역과 DQ16 메모리 셀 어레이 영역의 데이터가 DQ0 패드와 DQ8 패드를 통해 각각 외부로 출력되는 경우이다.
도 4는 본 발명의 예시적인 또 다른 실시예에 따른 것으로서, DQ 패드 구성이 X4 모드(140)일 때 DQ 패드 8개를 예로 하여 Read 동작과 Write 동작 각각의 8가지 케이스(Cases)를 설명하기 위한 도면이다.
도 1의 (d)와 도 4를 참조하면서 X4 모드(140)에서의 Read 동작과 Write 동작을 설명한다. X4 모드에서의 Write 동작과 Read 동작은 인접하는 8개의 DQ 패드를 같은 그룹으로 묶은 8-DQ 패드 그룹 단위로 이루어질 수 있다. 32개의 DQ 패드들은 모두 4개의 8-DQ 패드 그룹으로 구분될 수 있다. 예를 들어 제1 8-DQ 패드 그룹(145)은 제1 4-DQ 그룹(135)와 그에 인접하는 제2 4-DQ 그룹을 합한 것으로서, 8개의 DQ 패드(즉, DQ28, DQ12, DQ20, DQ4, DQ24, DQ8, DQ16, 및 DQ0 패드)를 포함할 수 있다.
X4 모드의 Write 동작은 각각의 8-DQ 패드 그룹마다 8가지 케이스를 포함할 수 있다. X4 모드의 Write 동작은 데이터들이 특정의 하나의 DQ 패드로 입력되어 8개의 DQ 메모리 셀 어레이 영역에 write되는 방식으로 이루어질 수 있다.
X4 모드의 Write 동작을 도 4의 (a)를 참조하면서 구체적으로 설명한다. X4 모드에서 예를 들어 제1 8-DQ 그룹(145)의 Write 동작을 위해 예를 들어 DQ0 패드를 통해 메모리 셀 어레이 영역에 기록할 데이터가 입력될 수 있다. 이 때, Write 동작의 첫 번째 케이스(Case 1)는 DQ0 패드로 입력되는 데이터가 DQ0 메모리 셀 어레이 영역에 write되는 경우이다. 두 번째 케이스(Case 2)는 DQ0 패드로 입력되는 데이터가 DQ4 메모리 셀 어레이 영역에 write되는 경우이다. X4 모드의 Write 동작의 세 번째 케이스(Case 3)는 DQ0 패드로 입력되는 데이터가 DQ8 메모리 셀 어레이 영역에 write되는 경우이고, 네 번째 케이스(Case 4)는 DQ0 패드로 입력되는 데이터가 DQ12 메모리 셀 어레이 영역에 write 되는 경우이다. 다섯 번째 케이스(Case 5)는 DQ0 패드로 입력되는 데이터가 DQ16 메모리 셀 어레이 영역에 write되는 경우이고, 여섯 번째 케이스(Case 6)는 DQ0 패드로 입력되는 데이터가 DQ20 메모리 셀 어레이 영역에 write되는 경우이다. 또한, 일곱 번째 케이스(Case 7)는 DQ0 패드로 입력되는 데이터가 D24 메모리 셀 어레이 영역에 write 되는 경우이고, 마지막으로 여덟 번째 케이스(Case 8)는 DQ0 패드로 입력되는 데이터가 DQ28 메모리 셀 어레이 영역에 write되는 경우이다.
제1 8-DQ 패드 그룹(145)의 X4 모드의 Write 동작에 관한 설명은 나머지 3개의 8-DQ 패드 그룹들 각각에 대해서도 동일하게 적용될 수 있다.
X4 모드의 Read 동작도 Write 동작과 마찬가지로 8-DQ 패드 그룹 단위로 이루어질 수 있다. 각각의 8-DQ 패드 그룹별로, X4 모드의 Read 동작은 8가지 케이스를 포함할 수 있다. 도 4의 (b)를 참조하면서 제1 8-DQ 그룹(145)을 예로 하여 설명하면, 첫 번째 케이스(Case 1)는 DQ0에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 출력되는 경우이고, 두 번째 케이스(Case 2)는 DQ4에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 세 번째 케이스(Case 3)는 DQ8 에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 출력되는 경우이고, 네 번째 케이스(Case 4)는 DQ12에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 다섯 번째 케이스(Case 5)는 DQ16에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이고, 여섯 번째 케이스(Case 6)는 DQ20에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다. 일곱 번째 케이스(Case 7)는 DQ24에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이고, 여덟 번째 케이스(Case 8)는 DQ28에 대응되는 메모리 셀 어레이 영역의 데이터가 DQ0 패드를 통해 외부로 출력되는 경우이다.
제1 8-DQ 패드 그룹(145)의 X4 모드의 Read 동작에 관한 설명은 나머지 3개의 8-DQ 패드 그룹들 각각에 대해서도 동일하게 적용될 수 있다.
비록 도면으로 도시하지는 않았지만, DQ 패드들의 X2 모드(150)와 X1 모드(160)에서의 Write 동작과 Read 동작의 케이스도 당해 기술분야의 통상의 기술자라면 위에서 설명한 다른 DQ 패드 구성 모드의 케이스로부터 충분히 유추할 수 있을 것이다.
도 1의 (e)에 도시된 것처럼 X2 모드(150)의 경우 32개의 DQ 패드를 짝수 번째 DQ 패드 16개와 홀수 번째 DQ 패드 16개로 양분할 수 있다. 예컨대 짝수 번째 DQ 패드 16개로 구성되는 좌측의 제1 16-DQ 패드 그룹(155)에 있어서, Write 동작과 Read 동작은 각각 16 가지 케이스를 포함할 수 있다. Write 동작은 DQ0 패드로 입력되는 데이터들을 DQ0, DQ2, …, DQ30에 대응하는 16개의 메모리 셀 어레이 영역으로 write 하는 16 가지의 케이스를 포함할 수 있다. Read 동작도 DQ0, DQ2, …, DQ30에 대응하는 16개의 메모리 셀 어레이 영역의 데이터를 DQ0 패드를 통해 외부로 출력하는 16 가지 케이스를 포함할 수 있다.
홀수 번째 DQ 패드 16개로 구성되는 우측 절반의 제2 16-DQ 그룹도 마찬가지다. 즉, Write 동작은 DQ1 패드로 입력되는 데이터들을 DQ1, DQ3, …, DQ31에 대응하는 16개의 메모리 셀 어레이 영역으로 write 하는 16 가지의 케이스(Case 1 ~ Case 16)를 포함할 수 있다. Read 동작도 DQ1, DQ3, …, DQ31에 대응하는 16개의 메모리 셀 어레이 영역의 데이터를 DQ1 패드를 통해 외부로 출력하는 16가지의 케이스(Case 1 ~ Case 16)를 포함할 수 있다.
도 1의 (f)를 참조하면, X1 모드(160)는 32개의 DQ 패드를 하나의 그룹으로 취급한다. 즉, X1 모드(160)에 있어서, Write 동작은 DQ0 패드로 입력되는 데이터들을 DQ0, DQ1, DQ2, …, DQ31에 대응하는 32개의 메모리 셀 어레이 영역으로 write 하는 32 가지의 케이스를 포함할 수 있다. Read 동작도 DQ0, DQ1, DQ2, …, DQ31에 대응하는 32개의 메모리 셀 어레이 영역의 데이터를 DQ0 패드를 통해 외부로 출력하는 32가지의 케이스를 포함할 수 있다.
다음으로, 도 6은 본 발명의 예시적인 일 실시예에 따라 DRAM 소자의 사용 중에 DRAM 소자의 DQ 패드 구성을 X1모드에서 X32모드까지 중에서 원하는 모드로 온-더-플라이로 자유롭게 변경하기 DRAM 장치(200)의 구성을 예시적으로 도시한 블록도이다.
일 실시예에 있어서, DRAM 장치(200)는 DQ 구성 재구성부 (DQ Organization Reconfiguration Unit)(250)와 DQ 구성 재구성 제어부(DQ Organization Reconfiguration Controller)(260)를 포함할 수 있다.
DQ 구성 재구성 제어부(260)는 제공되는 사용자 명령에 기초하여 제어신호를 생성할 수 있다. 그 제어신호는 DQ 구성 즉, DQ 패드의 모드를 온-더-플라이(on-the-fly)로 원하는 모드로 전환하기 위해 DQ 구성 재구성부(250)로 제공될 수 있다. 사용자 명령은 X1모드부터 X32모드까지의 DQ 패드 모드들 중에서 사용자가 원하는 모드로 DQ 패드를 구성하라는 명령을 포함할 수 있다. 이 사용자 명령은 메모리 소자를 사용하는 도중에 하달될 수 있다. 상기 제어신호가 DQ 구성 재구성부(250)에 제공되면, DQ 구성 재구성부(250)는 온-더-플라이(on-the-fly) 방식으로 즉, 곧바로 DQ 패드 구성을 제어신호가 지정하는 DQ 패드 모드로 재구성할 수 있다.
예시적인 일 실시예에 따르면, 사용자 명령은 예컨대 프로세서(비 도시)의 메모리 컨트롤러로부터 제공되는 명령일 수 있다. 메모리 소자의 DQ 패드 모드에 관한 사용 계획 또는 스케줄을 소정의 프로그램에 일부로서 포함시켜두고, 프로세서를 통해 그 프로그램을 실행하는 경우, 그 프로세서의 지시를 받는 메모리 컨트롤러는 프로그램된 사용 스케줄에 따라 메모리 소자의 DQ 패드 모드 전환을 위한 명령을 DQ 구성 재구성 제어부(260)에 하달할 수 있다.
DQ 구성 재구성부(250)는 DQ 구성 재구성 제어부(260)로부터 제공되는 제어신호에 기초하여 DQ 패드의 구성을 지시된 모드로 재구성할 수 있다. 예를 들어, DQ 구성 재구성 제어부(260)로부터 제공되는 제어신호가 X8 모드로 전환하기 위한 것이라면, DQ 패드의 구성을 즉시 X8 모드로 변경시킨다.
일반적으로 DRAM 소자(200)는 사각형으로 배치된 많은 수의 메모리 셀들을 포함하는 메모리 셀 어레이(Memory Cell Array)(210)와, 그 메모리 셀 어레이(210)에 데이터를 기록하거나 그로부터 데이터를 읽는 데 사용되는 지원로직(support logic)을 포함할 수 있다. 일반적으로, 메모리 셀 어레이(210)는 워드라인과 비트라인으로 불리는 메모리 셀들의 행과 열로 배치되어 있다. 메모리 셀 어레이(210) 내의 각 메모리 셀은 유니크한 위치 즉, 행과 열의 교차에 의해 정의되는 주소를 갖는다. 지원로직은 메모리 셀 어레이(210)의 로우와 칼럼 어드레스들을 래치하고 주소분해(resolve)를 하고 Read 및 Write 동작의 시작과 종료를 관장하는 로우 디코더(Row Decoder)(220)와 칼럼 디코더(Column Decoder)(240), 입출력 신호를 증폭하는 입/출력 센스 앰플리파이어(I/O Sense Amplifiers)(230), 그리고 입출력 데이터를 버퍼링하는 데이터 입/출력 버퍼(Data I/O Buffer)(270)을 포함할 수 있다. DRAM 의 경우, 저장된 데이터의 무결성을 유지하기 위한 리플레쉬 회로도 포함할 수 있다. 본 발명의 개념을 구현하기 위한 상기 DQ 구성 재구성부(250)와 DQ 구성 재구성 제어부(260)는 입/출력 센스 앰플리파이어(230)와 데이터 입/출력 버퍼 (270) 사이에 개재될 수 있다.
DQ 패드의 구성을 X1 모드부터 X32 모드까지의 중에서 원하는 모드로 자유롭게(flexibly) 즉시적(on-the-fly)으로 재구성할 수 있기 위해서는 인접한 DQ들이 데이터 버스(Data Bus)를 통해 서로 연결될 수 있고, 또한 그러한 DQ들간의 연결 관계는 제어신호에 의해 가변될 수 있어야 한다. DQ들간의 연결 관계의 변경은 예를 들어 멀티플렉서와 제어신호들을 이용하여 조절될 수 있다. 그런데 인접 DQ들끼리 연결해주는 데이터 버스들과 제어신호 경로들을 제한된 경로 레이어(routing layer)들, 예를 들어, DRAM 칩의 경우 M1 및 M2 메탈 레이어로 구성하는 경우에는 메모리 칩 사이즈의 상당한 오버헤드를 유발할 수 있다. 하지만, M3 메탈 레이어 및/또는 M4 메탈 레이어 등 최근에 추가되는 DRAM의 경로 레이어를 활용하여 상기 인접 DQ들끼리 연결해주는 데이터 버스들과 제어신호 경로들을 구성할 수 있다. 이렇게 하면, 메모리 칩 사이즈의 오버헤드를 최소화 하면서 또는 거의 유발하지 않으면서 데이터 버스들과 제어신호 경로들을 구성할 수 있다.
도 7은 이러한 관점에서 DQ 구성 재구성부(250)의 일부 구성을 예시한다. 예시된 것은 1개의 4-DQ 패드 그룹을 위한 Read용 DQ 구성 재구성 단위 회로(300)의 구성이다.
도 7을 참조하면, 예시적인 일 실시예에 따른 Read용 DQ 구성 재구성 단위 회로(300)는 4개의 Read용 DQ 선택 회로(310, 320, 330, 340)를 포함할 수 있다. 이들 4개의 Read용 DQ 선택 회로(310, 320, 330, 340)는 제1 4-DQ 패드 그룹(135)에 포함되는 4개의 DQ 패드(DQ0, DQ8, DQ16, DQ24)와 1 대 1의 대응관계를 갖도록 배치될 수 있다.
예시적인 일 실시예에 따르면, 제1 Read용 DQ 선택 회로(310)는 제1 래치부(312), 버스경로 선택부(313, 314), 제2 래치부(315), 타이밍 제어 게이트(316)를 포함할 수 있다. 제1 래치부(312)는 DQ0에 대응되는 메모리 셀 어레이 영역과 연결될 수 있다. DQ0에 대응되는 메모리 셀 어레이 영역의 데이터는 제1 래치부(312)를 통해 입력된다. 경로선택부(313, 314)는 두 개의 전달 게이트(Transmission Gate)를 포함할 수 있다. 하나의 전달 게이트(313)는 제1 래치부(312)와 제2 래치부(315) 사이의 버스 경로(311)를 온/오프(연결/차단) 시킬 수 있도록 그 버스 경로(311)상에 배치될 수 있다. 다른 하나의 전달 게이트(314)는 제1 Read용 DQ 선택 회로(310)와 인접해있는 제2 Read용 DQ 선택 회로(330)의 제2 래치부(334)의 입력단과 제1 Read용 DQ 선택 회로(310)의 제2 래치부(315)의 입력단 사이의 버스 경로(336)를 온/오프(연결/차단) 시킬 수 있도록 그 버스 경로(336)상에 배치될 수 있다. 타이밍 제어 게이트(316)는 제2 래치부(315)의 출력단에 연결될 수 있다. 제1 Read용 DQ 선택 회로(310)의 출력데이터는 타이밍 제어 게이트(316)를 통해 얻어질 수 있다. 이 타이밍 제어 게이트(316)는 전달 게이트(358)를 통해 DQ0에 연결될 수 있고, 이러한 연결은 버스 경로(317, 360)를 통해 이루어질 수 있다.
예시적인 일 실시예에 따르면, 제2 Read용 DQ 선택 회로(330)는 제3 래치부(332), 전달게이트(323), 제4 래치부(324), 타이밍 제어 게이트(325)를 포함할 수 있다. 제3 래치부(332)는 DQ16에 대응되는 메모리 셀 어레이 영역과 연결될 수 있다. DQ16에 대응되는 메모리 셀 어레이 영역의 데이터는 제3 래치부(332)를 통해 입력될 수 있다. 제4 래치부(324)와 제3 래치부(332)를 연결하는 버스 경로(331) 상에는 전달게이트(323)가 배치된다. 제4 래치부(324)는 전달게이트(323)의 온/오프에 의해 제3 래치부(332)와 연결되거나 또는 연결이 해제될 수 있다. 제4 래치부(324)의 출력단에 연결된 타이밍 제어 게이트(325)는 버스 경로(337)를 통해 DQ16에 연결될 수 있다. 이렇게 제2 Read용 DQ 선택 회로(330)는 버스 경로(337)를 통해 DQ16에 연결되거나 또는 버스 경로(336)을 통해 제1 Read용 DQ 선택 회로(310)에 연결됨으로써 이를 통해 간접적으로 DQ0에 연결될 수도 있다.
제3 Read용 DQ 선택 회로(320)의 구성요소들(321, 322, 323, 324, 325, 326, 327)은 제1 Read용 DQ 선택 회로(310)의 구성요소(311, 312, 313, 314, 315, 316, 317)에 대응하고, 그들 간의 연결관계도 실질적으로 거의 동일하다. 동일한 점에 관해서는 중복 설명을 생략한다. 차이점은 제5 래치부(322)는 DQ8에 대응하는 메모리 셀 어레이 영역에 연결되는 점, 그리고 출력단의 타이밍 게이트(326)에 연결된 버스 경로(327)은 전달 게이트(352)와 버스 경로(354)를 통해 DQ8에 연결될 수 있음과 동시에, 버스 경로(350)과 전달 게이트(356)을 통해 DQ0에도 연결될 수 있는 점이다.
제4 Read용 DQ 선택 회로(340)의 구성요소들(341, 342, 343, 344, 345, 346, 347)은 제2 Read용 DQ 선택 회로(330)의 구성요소(331, 332, 333, 334, 335, 336, 337)에 대응하고, 그들 간의 연결관계도 실질적으로 거의 동일하다. 차이점만을 설명하면, 래치부(342)는 DQ24에 대응하는 메모리 셀 어레이 영역에 연결되고, 타이밍 게이트(345)는 버스 경로(347)를 통해 DQ24에 연결된다. 또한, 버스 경로(346)는 제4 Read용 DQ 선택 회로(340)의 래치부(344)의 입력단과 제3 Read용 DQ 선택 회로(320)의 전달 게이트(324)를 연결시켜준다.
이처럼 도 7에 도시된 Read용 DQ 구성 재구성 단위 회로(300)는 DQ16, DQ8, DQ24에 각각 대응하는 메모리 셀 어레이들로부터 읽어내는(read out) 데이터들이 사용자의 필요에 따라 인접 DQ로 용이하게 전달될 수 있게 해주는 버스 경로들(336, 346, 350)과 전달 게이트(314, 324, 356)를 더 포함하는 구성을 갖는다. 이와 같은 구성에 의하면, 도 1에 도시된 DQ 패드 구성 시에 인접한 DQ 영역으로의 연결을 통해 DQ 구성(organization)을 온-더-플라이로 자유롭게(flexibly) 변환할 수 있고, 그러한 DQ 모드의 변환 효율을 높일 수 있다.
예시적인 일 실시예에 따르면, 도 7에 도시된 Read용 DQ 구성 재구성 단위 회로(300)는 인접하는 4개의 DQ 패드들로 구성되는 4-DQ 패드 그룹마다 하나씩 마련될 수 있다. 즉, 32개의 DQ 패드들을 8개의 4-DQ 패드 그룹으로 구분하여, 각 4-DQ 패드 그룹별로 하나씩 제공하여 총 8개의 Read용 DQ 구성 재구성 단위 회로(300)가 제공될 수 있다. 이에 의하면, 32개의 DQ 패드를 Read 동작을 위해 필요할 때마다 X32, X16, X8, X4, X2, 그리고 X1모드 중에서 원하는 모드를 선택하여 그 선ㄴ택된 DQ 패드 모드로 DQ 패드의 구성을 온-더 플라이로재구성할 수 있다. 즉, 원할 때마다 곧바로 어느 하나의 DQ 패드 모드에서 다른 DQ 패드 모드로 가변시킬 수 있다.
도 8은 Read 동작을 위해 도 1에 도시된 DQ 패드들을 X32, X16, X8, X4, X2, X1 모드 중 원하는 DQ 모드로 온-더-플라이로 재구성하기 위한 Read용 DQ 재구성 전체 회로(500)의 구성을 개념적으로 도시한다. Read용 DQ 구성 재구성 전체 회로(500)는 도 6에 도시된 DQ 구성 재구성부(250)의 일부로서 포함될 수 있다.
도 8을 참조하면, 예시적인 실시예에 있어서, 32개의 DQ 패드를 그 절반인 16개의 DQ 패드(즉, DQ0, DQ1, DQ2, …, DQ15 패드)만 동작에 사용되는 X16 모드로 구성하기 위해, 인접하는 2개의 DQ 패드에 대응하는 2개의 Read용 DQ 선택회로마다 스위칭부(530)가 하나씩 부가될 수 있다. 이 스위칭부(530)는 자신이 연결된 2개의 Read용 DQ 선택회로를 서로 연결시키거나 연결해제하기 위한 스위칭 제어를 할 수 있다. 도면에서 박스 안에 'S16'으로 표시한 것이 이 스위칭부(530)에 해당한다. 예시적인 일 실시예에 따르면, 상기 스위칭부(530)는 인접하는 2개의 Read용 DQ 선택회로를 서로 연결시켜주기 위한 버스 경로(532)와, 이 버스 경로(532)의 연결(온)과 연결해제(오프)를 스위칭 제어하는 스위칭소자를 포함할 수 있다. 예를 들어 DQ0에 대응하는 Read용 DQ 선택회로(DQ0')와 이에 인접한 DQ16에 대응하는 Read용 DQ 선택회로(DQ16')가 이 스위칭부(530)로 연결될 수 있다.
이와 같은 형태로 나머지 DQ 패드들에 대응하는 Read용 DQ 선택회로들도 인접하는 것끼리 쌍을 이루어 스위칭부(530)로 연결될 수 있다. 이런 연결을 위해 총 16개의 스위칭부(530)가 부가될 수 있다. 도 7에서 예를 들어 DQ0에 대응하는 제1 Read용 DQ 선택회로(310)와 이에 인접한 DQ16에 대응하는 제2 Read 용 DQ선택회로(330)를 서로 연결시켜주기 위한 버스경로(336)와 이 버스 경로(336) 상에 배치되어 이 버스경로(336)의 연결과 연결해제를 스위칭 제어하기 위한 전달 게이트(344)가 스위칭부(530)의 예가 될 수 있다. 또한, 인접하는 DQ8과 DQ24에 대응하는 제3 및 제4 Read용 DQ 선택회로(320) 및 (340)의 경우, 버스경로(346)과 이 버스경로(346) 상에 배치된 전달 게이트(324)가 스위칭부(530)의 예가 될 수 있다.
예시적인 일 실시예에 따르면, 32개의 DQ 패드를 그의 1/4인 8개의 DQ 패드(즉, DQ0, DQ1, DQ2, …, DQ7 패드)만 동작에 사용되는 X8 모드로 구성하기 위해, X16 모드 구성을 위한 16개의 스위칭부(530)의 부가 외에, 인접하는 두 개의 DQ 패드에 대응하는 두 개의 Read용 DQ선택회로 쌍마다 스위칭부(540)가 하나씩 더 부가될 수 있다. 스위칭부(540)는 상기 두 개의 Read용 DQ선택회로 쌍을 연결하는 버스 경로(542)와, 그 버스 경로(542)의 연결(온)과 연결해제(오프)를 스위칭 제어하는 스위칭소자를 포함할 수 있다. 스위칭부(540)는 자신이 연결된 그 두 쌍의 Read용 DQ선택회로들간의 연결과 연결해제를 스위칭제어 할 수 있다. 이 스위칭부(540)은 도면에서 박스 안에 'S8'로 표시되어 있다. 예를 들어 DQ8 및 DQ24 쌍을 대표하는 DQ8의 Read용 DQ 선택회로(DQ9')와 DQ0 및 DQ16을 대표하는 DQ0의 Read용 DQ 선택회로(DQ0') 사이에 스위칭부(540)를 부가하여 서로간의 연결과 연결해제를 스위칭 제어할 수 있다. 예시적인 일 실시예에 따르면, 스위칭부(540)는 도 7을 참조하면 제3 Read용 DQ 선택회로(320)과 제1 Read용 DQ 선택회로(310)을 연결시켜주기 위한 버스 경로(350)과, 이 버스경로(350) 상에 배치되어 이 버스경로(350)의 연결과 연결해제를 스위칭제어 하기 위한 전달 게이트(356)를 포함할 수 있다.
도 7의 300번으로 표시된 회로가 도 8의 우측 상단의 300번으로 표시된 부분의 구체적인 회로의 일 실시예일 수 있다. 이와 같은 형태로 나머지 DQ 패드들에 대응하는 Read용 DQ 선택회로들에 대해서도 스위칭부(540)를 부가할 수 있다. 이런 연결을 위해 총 8개의 스위칭부(540)가 부가될 수 있다.
예시적인 일 실시예에 따르면, 32개의 DQ 패드를 그의 1/8인 4개의 DQ 패드(즉, DQ0, DQ1, DQ2, DQ3 패드)만 동작에 사용되는 X4 모드로 구성하기 위해, X16 모드 구성을 위한 16개의 스위칭부(530)와 X8 모드 구성을 위한 8개의 스위칭부(540)의 부가 외에, 인접하는 두 4-DQ 패드 그룹마다 스위칭부(550)가 하나씩 더 부가될 수 있다. 예를 들어, 제1 4-DQ 패드 그룹(DQ0, DQ16, DQ8, DQ24)을 대표하는 DQ0의 Read용 DQ 선택회로(DQ0')와 제2 4-DQ 패드 그룹(DQ4, DQ20, DQ12, DQ28)을 대표하는 DQ4의 Read용 DQ 선택회로(DQ4') 사이에 스위칭부(550)를 부가하여 서로간의 연결과 연결해제를 스위칭 제어할 수 있다. 이와 같은 형태로 나머지 DQ 패드들에 대응하는 Read용 DQ 선택회로들에 대해서도 스위칭부(550)를 부가할 수 있다. 이 스위칭부(550)도 두 개의 Read용 DQ 선택회로들을 연결시켜주기 위한 버스 경로(552)와, 그 버스 경로(552) 상에 배치되어 연결 및 연결해제를 스위칭 제어하기 위한 스위칭 소자를 포함할 수 있다. 그 스위칭 소자는 예컨대 전달 게이트로 구현될 수 있다. 이런 연결을 위해 총 4개의 스위칭부(550)가 부가될 수 있다.
예시적인 일 실시예에 따르면, 32개의 DQ 패드를 그의 1/16인 2개의 DQ 패드(예를 들어, DQ0, DQ1)만 동작에 사용되는 X2 모드로 구성하기 위해, X16 모드 구성을 위한 16개의 스위칭부(530), X8 모드 구성을 위한 8개의 스위칭부(540), 그리고 X4 모드 구성을 위한 4개의 스위칭부(550)의 부가 외에, 인접하는 두 8-DQ 패드 그룹마다 스위칭부(550)가 하나씩 더 부가될 수 있다. 예컨대, 제1 8-DQ 패드 그룹(DQ0, DQ16, DQ8, DQ24, DQ4, DQ20, DQ12, DQ28)을 대표하는 DQ0의 Read용 DQ 선택회로(DQ0')와 제2 8-DQ 패드 그룹(DQ2, DQ18, DQ10, DQ26, DQ6, DQ22, DQ14, DQ30)을 대표하는 DQ2의 Read용 DQ 선택회로(DQ2') 사이에 스위칭부(560)를 부가하여 서로간의 연결과 연결해제를 스위칭 제어할 수 있다. 제3 8-DQ 패드 그룹(DQ1, DQ17, DQ9, DQ25, DQ5, DQ21, DQ13, DQ29)을 대표하는 DQ1의 Read용 DQ 선택회로(DQ1')와 제4 8-DQ 패드 그룹(DQ3, DQ19, DQ11, DQ27, DQ7, DQ23, DQ15, DQ31)을 대표하는 DQ3의 Read용 DQ 선택회로(DQ3') 사이에도 스위칭부(560)가 부가될 수 있다. 스위칭부(560)는 두 개의 Read용 DQ 선택회로들을 연결시켜주기 위한 버스 경로(562)와, 그 버스 경로(562) 상에 배치되어 연결 및 연결해제를 스위칭 제어하기 위한 스위칭 소자(비도시)를 포함할 수 있다. 그 스위칭 소자는 예컨대 전달 게이트로 구현할 수 있다. X2 모드 구성을 위해 총 2개의 스위칭부(560)가 부가될 수 있다.
예시적인 일 실시예에 따르면, 32개의 DQ 패드를 그의 1/32인 1개의 DQ 패드(예를 들어 DQ1)만 동작에 사용되는 X1 모드로 구성하기 위해, X16 모드 구성을 위한 16개의 스위칭부(530), X8 모드 구성을 위한 8개의 스위칭부(540), 그리고 X4 모드 구성을 위한 4개의 스위칭부(550), X2 모드 구성을 위한 2개의 스위칭부(560)의 부가 외에, 1 개의 스위칭부(570)가 더 부가될 수 있다. 이 스위칭부(570)는 예컨대 DQ1 패드의 Read용 DQ 선택회로(DQ1')에 부가될 수 있다. 스위칭부(570)는 DQ1 패드의 Read용 DQ 선택회로(DQ1')에 연결된 버스 경로(572)와 이 버스 경로(572) 상에 배치되어 연결 및 연결해제를 스위칭 제어하기 위한 스위칭 소자(비도시)를 포함할 수 있다. 이와 달리 스위칭부(570)는 예컨대 DQ0 패드의 Read용 DQ 선택회로(DQ0')에 부가될 수도 있을 것이다.
다음으로, 도 9는 32개의 DQ 패드를 Read 동작을 위해 X32, X16, X8, X4, X2, X1 모드들 중에서 원하는 모드로 온-더-플라이로 재구성하는 데 필요한 스위치 제어 로직의 일부를 나타낸다.
도 9에 나타낸 것은 16개의 짝수 번째 DQ패드들에 관한 스위치 제어 로직이다. 나머지 16개의 홀수 번째 DQ 패드들에 대해서도 이와 실질적으로 동일한 스위치 제어 로직을 적용하면 되므로, 여기서는 그에 관한 설명은 생략하기로 한다. 도 9의 스위치 제어로직을 실행하기 위한 스위칭 제어신호는 도 6에 도시된 DQ 구성 재구성 제어부(260)가 생성하여 DQ 구성 재구성 회로(250)에 제공할 수 있다. 즉, DQ 패드 모드를 변경하고자 할 때마다, 사용자 명령을 도 6에 도시된 DQ 구성 재구성 제어부(260)에 하달할 수 있다. 그러면, DQ 구성 재구성 제어부(260)는 그 사용자 명령을 받는 즉시 그 하달된 명령에 해당하는 DQ패드 모드로 재구성 하기 위한 스위칭 제어신호를 도 9에 나타낸 스위치 제어 로직에 기초하여 생성하고, DQ 구성 재구성 회로(250)에 제공한다. 이에 의해, DQ 패드의 구성 모드를 온-더-플라이 방식으로 전환할 수 있다.
도 7의 Read용 DQ 구성 재구성 단위 회로(300), 도 8의 Read용 DQ 구성 재구성 전체 회로(500), 그리고 도 9의 스위치 제어 로직을 참조하면서, Read 동작을 위해 DQ 패드의 구성을 원하는 모드로 온-더-플라이 방식으로 전환하는 동작을 좀 더 구체적으로 설명한다.
먼저, Read 동작을 위해 32개의 DQ 패드를 X8 모드로 재구성하는 방법을 설명한다. 예를 들어 X8 모드로 재구성하기 위해 DQ0, DQ16, DQ8, DQ24를 포함하는 제1 4-DQ 패드 그룹을 위한 스위칭 제어 로직은 도 8의 우측 하단에 표 형태로 표시되어 있다. X8 모드에서 Read 동작은 앞에서 설명하였듯이 모두 4가지 케이스가 있다.
Case 1은 DQ0에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ0를 통해 외부로 출력되는 경우이다. 이를 위해서는 제1 4-DQ 패드 그룹과 관련된 X16 모드를 위한 2개의 스위칭부(530) S16, X8 모드를 위한 스위칭부(540) S8가 모두 오프 상태가 되어야 한다. 또한, Read용 DQ 구성 재구성 전체 회로(500)에 제공된 X4 모드를 위한 스위칭부(550) S4, X2 모드 및 X1 모드를 위한 스위칭부(560, 570) S2 및 S1도 모두 오프 상태가 되도록 제어될 필요가 있다. 즉, DQ 구성 재구성 제어부(260)는 이들 스위칭부 전부에 로직 0의 스위칭 제어신호를 제공할 수 있다.
Case 2는 DQ16에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ0를 통해 외부로 출력되는 경우이다. 이를 위해서는 DQ16에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ16 패드의 Read용 DQ 선택회로(DQ16')에서 DQ0 패드의 Read용 DQ 선택회로(DQ0')로 넘어갈 수 있어야 한다. 따라서 이 두 Read용 DQ 선택회로(DQ0'와 DQ16')를 연결하는 하나의 스위칭부(530) S16만 온 상태가 되도록 하고, 나머지 스위칭부들은 모두 오프 상태가 되도록 제어한다.
Case 3은 DQ8에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ0를 통해 외부로 출력되는 경우이다. 이를 위해서는 DQ8에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ8 패드의 Read용 DQ 선택회로(DQ8')에서 DQ0 패드의 Read용 DQ 선택회로(DQ0')로 넘어갈 수 있어야 한다. 따라서 이 두 Read용 DQ 선택회로(DQ0'과 DQ8')를 연결하는 하나의 스위칭부(540) S8만 온 상태가 되도록 한다. 그 외에 스위칭부들, 즉 제1 4-DQ 패드 그룹과 관련된 X16 모드를 위한 스위칭부(530) S16과 Read용 DQ 구성 재구성 전체 회로(500)에 제공된 X4 모드를 위한 스위칭부(550) S4, X2 모드 및 X1 모드를 위한 스위칭부(560, 570) S2 및 S1는 모두 오프 상태가 되도록 제어될 필요가 있다. DQ 구성 재구성 제어부(260)는 이와 같은 스위칭 제어를 위한 신호를 제공한다.
Case 4는 DQ24에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ0를 통해 외부로 출력되는 경우이다. 이를 위해서는 DQ24에 대응하는 메모리 셀 어레이 영역의 데이터가 DQ24 패드의 Read용 DQ 선택회로(DQ24')에서 DQ8 패드의 Read용 DQ 선택회로(DQ8')로 넘어갈 수 있어야 한다. 또한, DQ8 패드의 Read용 DQ 선택회로(DQ8')로 넘어온 데이터가 다시 한번 DQ0 패드의 Read용 DQ 선택회로(DQ0')로 넘어갈 수 있어야 한다. 이를 위해, 두 개의 Read용 DQ 선택회로 (DQ0') 과 (DQ8')를 연결하는 스위칭부(540) S8와, 두 개의 Read용 DQ 선택회로 (DQ24')과 (DQ8')를 연결하는 스위칭부(530) S16이 각각 온 상태가 되도록 한다. 제1 4-DQ 패드 그룹과 관련된 X16 모드를 위한 스위칭부(530) S16과, Read용 DQ 구성 재구성 전체 회로(500)에 제공된 X4 모드를 위한 스위칭부(550) S4, X2 모드 및 X1 모드를 위한 스위칭부(560, 570) S2 및 S1는 모두 오프 상태가 되도록 제어될 필요가 있다. DQ 구성 재구성 제어부(260)는 이와 같은 스위칭 제어를 위한 신호를 제공한다.
이와 같은 제어로직은 나머지 DQ 패드들에 대해서도 같은 방식으로 적용될 수 있다. 즉, DQ 구성 재구성 제어부(260)는 나머지 DQ 패드들도 인접하는 4개의 DQ 패드를 같은 그룹으로 구분하여, 각 4-DQ 패드 그룹에 대하여 상기 제1 4-DQ 패드 그룹에 적용한 스위칭 제어 로직과 동일한 스위칭 제어 로직에 기초하여 스위칭 제어신호를 생성한다. 그리고, 그 생성된 스위칭 제어신호를 DQ 구성 재구성 회로(250)에 제공한다. 이를 통해 32개의 DQ 패드를 X8 모드로 재구성하여 Read 동작을 수행할 수 있게 된다. DQ 구성 재구성 제어부(260)가 DQ 구성 재구성 회로(250)에 제공하는 스위칭 제어신호들은 도 7에 표시된 다수의 전달 게이트들(313, 314, 316, 333, 335, 323, 324, 326, 343, 345, 352, 356, 358)의 온/오프를 제어하기 위한 스위칭 제어신호들(S38, S39, S40, S36, S37, S33, S34, S35, S31, S32, S41, S42, S43)을 포함할 수 있다. 도 9에 제시된 스위칭 제어 로직에 기초할 때, 이들 다수의 전달 게이트들에게 제공되어야 할 스위칭 제어신호들의 구성도 파악할 수 있을 것이다.
도 9는 X8 모드뿐만 아니라, X16, X4, X2, X1 모드까지 전부 망라하여 Read 동작을 위한 스위칭 제어로직을 제시하고 있다. 위에서 예로 든 X8 모드에 관한 스위칭 제어로직의 동작에 관한 설명에 기초하면, 이들 나머지 모드에서의 Read 동작을 위한 스위칭 제어를 충분히 쉽게 파악할 수 있을 것이므로, 그에 관한 설명은 생략하기로 한다.다음으로, 도 10은 도 7에 대응하는 도면으로서, 1개의 4-DQ 패드 그룹을 위한 Write용 DQ 구성 재구성 단위 회로(400)의 구성을 예시한다. Write용 DQ 구성 재구성 단위 회로(400) 또한 DQ 구성 재구성부(250)의 일부로서 포함될 수 있다.
도 10을 참조하면, 예시적인 일 실시예에 따른 Write용 DQ 구성 재구성 단위 회로(600)는 4개의 Write용 메모리 셀 어레이 선택 회로(630, 640, 650, 660)를 포함할 수 있다. 이들 4개의 Write용 메모리 셀 어레이 선택 회로(630, 640, 650, 660)는 제1 4-DQ 패드 그룹(135)에 포함되는 4개의 DQ 패드(DQ0, DQ8, DQ16, DQ24)와 1 대 1의 대응관계를 갖도록 배치될 수 있다.
제1 Write용 메모리 셀 어레이 선택 회로(630)는 DQ0 패드에 연결되어 외부에서 들어오는 데이터를 버퍼링 하는 버퍼(632)와, 이 버퍼(632)와 DQ0에 대응하는 메모리 셀 어레이 영역을 연결하는 버스 경로(634)를 포함할 수 있다.
제2 Write용 메모리 셀 어레이 선택 회로(640)는 DQ16 패드에 연결되어 외부에서 들어오는 데이터를 버퍼링 하는 버퍼(642)와, 두 입력단이 이 버퍼(642)에 연결된 버스 경로(644)와 인접하는 제1 Write용 메모리 셀 어레이 선택 회로(630)의 버퍼(632)에 연결된 버스경로(636)에 연결되어 그 중 어느 한 가지를 선택적으로 출력하기 위한 선택부(646), 그 선택부(646)와 DQ16에 대응하는 메모리 셀 어레이 영역을 연결하는 버스 경로(648)를 포함할 수 있다.
제3 Write용 메모리 셀 어레이 선택 회로(650)는, 제1 Write용 메모리 셀 어레이 선택 회로(630)와 마찬가지로, DQ8 패드에 연결되어 외부에서 들어오는 데이터를 버퍼링 하는 버퍼(652)와, 이 버퍼(652)와 DQ8에 대응하는 메모리 셀 어레이 영역을 연결하는 버스 경로(654)를 포함할 수 있다.
제4 Write용 메모리 셀 어레이 선택 회로(660)는, 제2 Write용 메모리 셀 어레이 선택 회로(640)와 마찬가지로, DQ24 패드에 연결되어 외부에서 들어오는 데이터를 버퍼링 하는 버퍼(662)와, 두 입력단이 이 버퍼(662)에 연결된 버스 경로(664)와 인접하는 제3 Write용 메모리 셀 어레이 선택 회로(650)의 버퍼(652)에 연결된 버스경로(656)에 연결되어 그 중 어느 한 가지를 선택적으로 출력하기 위한 선택부(666)와, 그 선택부(666)의 출력단과 DQ24에 대응하는 메모리 셀 어레이 영역을 연결하는 버스 경로(668)를 포함할 수 있다.
또한, Write용 DQ 구성 재구성 단위 회로(600)는 제1, 제2, 및 제3 전달게이트(672, 674, 676)를 포함할 수 있다. 제1 전달게이트(672)는 제1 Write용 메모리 셀 어레이 선택 회로(630)의 출력용 버스 경로(634) 상에 배치되어, DQ0 패드로 입력되는 데이터의 DQ0에 대응하는 메모리 셀 어레이로의 전달 여부를 온/오프 스위칭 제어할 수 있다. 제2 전달 게이트(674)는 제1 Write용 메모리 셀 어레이 선택 회로(630)의 버퍼(632)의 출력단과 제3 전달게이트(676)의 입력단을 연결하는 버스경로(649) 상에 배치되어, DQ0 패드로 입력되는 데이터의 제3 전달게이트(676)로의 전달 여부를 온/오프 스위칭 제어할 수 있다. 제3 전달게이트(676)는 버스 경로(634) 상에 배치되어, DQ0 패드로 입력되는 데이터 또는 DQ8 패드로 입력되는 데이터의 DQ8에 대응하는 메모리 셀 어레이로의 전달을 온/오프 스위칭 제어할 수 있다.
도 10과 도 3을참조하여 X16 모드에서의 Write 동작을 설명한다. X16 모드의 경우, 외부의 데이터는 DQ0~DQ15 패드를 통해 입력될 수 있다. 그 중에서 제1 4-DQ 패드 그룹(135)으로 입력되는 데이터는 2개의 DQ 패드 즉, DQ0 패드와 DQ8 패드를 통해 입력될 수 있다.
Case 1에서는 DQ0 패드로 입력된 데이터는 DQ0의 메모리 셀 어레이 영역으로 출력되고, DQ8 패드로 입력된 데이터는 DQ8의 메모리 셀 어레이 영역으로 출력되도록 스위칭 제어를 하면 된다. 이를 위해, 전달 게이트(672)와 (676)는 온이 되고, 전달 게이트(674)는 오프가 되도록 스위칭 제어를 수행한다. 또한, 제2 Write용 메모리 셀 어레이 선택 회로(640)의 선택부(646)는 DQ16 패드에 연결된 버퍼(642)를 선택하고, 제4 Write용 메모리 셀 어레이 선택 회로(660)의 선택부(666)는 DQ24 패드에 연결된 버퍼(662)를 선택하도록 스위칭 제어를 한다.
Case 2에서는 DQ0 패드로 입력된 데이터는 인접하는 DQ16의 메모리 셀 어레이 영역으로 출력되고, DQ8 패드로 입력된 데이터는 인접하는 DQ24의 메모리 셀 어레이 영역으로 출력되도록 스위칭 제어를 하면 된다. 이를 위해, 전달 게이트(672),(674) (676)을 전부 오프가 되게 스위칭 제어를 한다. 또한, 선택부(446)는 버퍼(632)의 출력을 선택하여 출력하도록 스위칭 제어를 하고, 선택부(666)는 버퍼(652)의 출력을 선택하여 출력하도록 스위칭 제어를 한다. 이에 의해, DQ0 패드로 들어온 데이터는 제2 Write용 메모리 셀 어레이 선택 회로(640)로 넘어가서 DQ16에 대응되는 메모리 셀 어레이로 출력될 수 있고, DQ8 패드로 들어온 데이터는 제4 Write용 메모리 셀 어레이 선택 회로(660)로 넘어가서 DQ24에 대응되는 메모리 셀 어레이로 출력될 수 있다.
Case 1과 Case 2를 위한 스위칭 제어는 DQ 구성 재구성 제어부(260)가 전달 게이트들(672, 674, 676)에 필요한 스위칭 신호(S52, S53, S54)를 제공함과 더불어, 선택부(646, 666)에도 필요한 선택제어신호를 제공함으로써 이루어질 수 있다.
X32 모드의 Write 동작을 위해서는, DQ 구성 재구성 제어부(260)는 전달 게이트(672, 676)가 온이 되고, 전달 게이트(674)는 오프가 되도록 스위칭 제어를 한다. 또한, 선택부(646)는 버퍼(642)의 출력을 선택하고, 선택부(666)는 버퍼(662)의 출력을 선택하도록 스위칭 제어를 수행하도록 스위칭 제어를 한다.
도 10과 도 2를 참조하면서, X8 모드의 Write 동작을 설명한다. X8 모드의 Write 동작에서는, 메모리 셀에 기록될 데이터가 DQ0~DQ7 패드로 입력될 수 있다. 제1 4-DQ 패드 그룹(135)의 경우, 데이터는 DQ0 패드로만 입력된다. DQ0 패드로 입력되는 데이터가 DQ0, DQ16, DQ8, DQ24에 각각 대응되는 메모리 셀 어레이 영역으로 기록될 수 있도록 스위칭 제어를 수행해야 한다.
Case 1(0->0)을 위해서는, 전달 게이트(672)만 온이 되게 함과 동시에 선택부(646)가 아무런 데이터 입력이 없는 버퍼(642)를 선택하도록 하고, 나머지 전달 게이트(674, 676)는 모두 오프가 되게 스위칭 제어를 한다.
Case 2(0->8)를 위해서는, DQ0으로 입력되는 데이터가 DQ8에 대응되는 메모리 셀 어레이로 넘어가도록 스위칭 제어를 하여야 한다. 이를 위해, 전달 게이트(672)는 오프 되고, 나머지 2개의 전달게이트(674, 676)는 온 되게 스위칭 제어를 한다. 또한, 선택부(646)는 아무런 데이터 입력이 없는 버퍼(642)를 선택하도록 스위칭 제어를 한다.
Case 3(0->16)를 위해서는, DQ0으로 입력되는 데이터가 DQ16에 대응되는 메모리 셀 어레이로 넘어가도록 스위칭 제어를 하여야 한다. 이를 위해, 선택부(646)가 DQ0 패드로 입력되는 데이터를 출력하는 버퍼(632)를 선택함과 동시에, 전달 게이트(672, 674, 676)은 오프 되게 스위칭 제어를 한다.
Case 4(0->24)를 위해서는, DQ0으로 입력되는 데이터가 DQ24에 대응되는 메모리 셀 어레이로 넘어가도록 스위칭 제어를 하여야 한다. 이를 위해, 전달 게이트(674)를 온 되게 하고 선택부(666)그 전달 게이트(674)에 연결된 버스 경로(656)를 선택하도록 스위칭 제어를 한다. 이와 동시에, 나머지 전달 게이트(672, 676)는 오프 되게 하고, 선택부(646)는 아무런 데이터 입력이 없는 버퍼(642)를 선택하도록 스위칭 제어를 한다.
Case 1 내지 Case 4를 위한 스위칭 제어 역시 DQ 구성 재구성 제어부(260)가 전달 게이트들(672, 674, 676)에 필요한 스위칭 신호(S52, S53, S54)를 제공함과 더불어, 선택부(646, 666)에도 필요한 선택제어신호를 제공함으로써 이루어질 수 있다.
도 11a와 11b는 1개의 8-DQ 패드 그룹의 우측 절반(145-1)과 좌측 절반(145-2)을 위한 Write용 DQ 구성 재구성 단위 회로(600-1, 600-2)의 구성을 각각 예시한다. 도 11a의 600-1번의 회로와 도 11b의 600-2번의 회로는 도 10의 600번 회로와 실질적으로 동일한 회로 구성을 갖는다. 참고로, 도 11a와 11b에 도시된 구성요소 중에서 도 10의 구성요소와 동일한 것은 동일한 도면 번호 뒤에 대쉬(-)를 붙여서 표시하였다. 도 11a와 11b의 회로는 제1 8-DQ 패드 그룹의 우측 절반(145-1)을 위한 Write용 DQ 구성 재구성 단위 회로(600-1)의 버퍼(632-1)의 출력단이 버스 경로(680, 685)와 스위치부(690) S4′를 통해 제1 8-DQ 패드 그룹의 우측 절반(145-1)을 위한 Write용 DQ 구성 재구성 단위 회로(600-2)의 버퍼(632-2)의 출력단에 연결되는 점에 특징이 있다. 스위칭부(690) S4′는 예컨대 전달게이트로 구현할 수 있다.
도 11a와 11b, 그리고 도 4의 (a)를 참조하면서 X4 모드의 Write 동작을 설명한다. X4 모드에서는, 메모리 셀에 기록될 데이터가 DQ0~DQ3 패드로 입력될 수 있다. 제1 8-DQ 패드 그룹(145)의 경우, 데이터는 DQ0 패드로만 입력된다. DQ0 패드로 입력되는 데이터가 DQ0, DQ4, DQ8, DQ12, DQ16, DQ20, DQ24, 그리고 DQ28에 각각 대응되는 메모리 셀 어레이 영역으로 기록될 수 있도록 스위칭 제어를 수행해야 한다.
DQ0로 입력되는 데이터가 제1 8-DQ 패드 그룹(145)의 우측 절반인 DQ0, DQ8, DQ16, DQ24에 대응되는 메모리 셀 어레이로 출력되는 동작은 도 10에서 설명하였다. 다만, 이 동작을 할 때, 스위치부(690) S4′는 오프 상태가 되게 한다.
DQ0로 입력되는 데이터를 제1 8-DQ 패드 그룹(145)의 좌측 절반인 DQ4, DQ20, DQ12, DQ28에 대응되는 메모리 셀 어레이로 각각 출력되도록 하려면, DQ0로 입력되어 버퍼(6321)를 통해 출력되는 데이터를 버터(632-2)의 출력단으로 전달해주면 된다. 이를 위해, 회로(600-1)의 전달 게이트(672-1, 674-1, 676-1)들은 모두 오프가 되게 하고, 스위치부(690) S4′는 온 되게 스위칭 제어를 한다. 도 11b의 회로(600-2)는 도 11a의 회로(600-1)나 도 10의 회로(600)와 동일한 동작을 한다. 도 10의 회로(600)에 관한 설명에 참조하면, 회로(600-2)로 넘어온 DQ0의 입력데이터는 제1 8-DQ 패드 그룹(145)의 좌측 절반인 DQ4, DQ20, DQ12, DQ28에 대응되는 메모리 셀 어레이로 각각 출력될 수 있음을 이해할 수 있을 것이다. 이러한 출력을 위한 스위칭 제어 역시 DQ 구성 재구성 제어부(260)가 도 11a와 도 11b에 도시된 전달 게이트들(672-1, 674-1, 676-1, 672-2, 674-2, 676-2)에 필요한 스위칭 신호(S52-1, S53-1, S54-1, S52-2, S53-2, S54-2)를 제공함과 더불어, 선택부(646-1, 666-1, 646-2, 666-2)와 스위치부(690) S4′에도 필요한 제어신호를 제공함으로써 이루어질 수 있다.
나머지 제2 내지 제4 8-DQ 패드 그룹 각각의 Write 동작도 도 11a와 도 11b에 도시된 회로와 동일한 회로를 이용하여 수행할 수 있을 것이다.
이와 동일한 원리를 적용하면 X2모드를 위한 Write 동작도 구현할 수 있음을 이해할 수 있을 것이다. 즉, 32개의 DQ 패드 중 좌측 절반의 DQ 패드(155, 도 5(a) 참조)를 위해, 도 11a의 회로(600-1)와 도 11b의 회로(600-2)를 스위치부(690) S4′로 연결한 회로를 두 개 마련한다. 그리고, 그 두 회로를 첫 번째 회로의 첫 번째 출력버퍼(632-1)의 출력단을 스위치부를 통해 두 번째 회로의 첫 번째 출력버퍼의 출력단에 연결시킨다.
이상에서 설명한 도 7, 도 8, 도 10, 도 11a, 도 11b에 도시된 회로들(300, 500, 600, 600-1, 600-2 등)을 구현하기 위해서는 추가되어야 할 버스 경로들이 상당히 많다. 그 버스 경로들을 M1 및 M2 메탈 레이어에서 구현하는 방식은 칩 사이즈의 오버헤드가 엄청나서 경제성이 현저히 낮아 현실적으로 채택하기 어렵다. 하지만, 그 추가할 버스 경로들을 M3 및/또는 M4 메탈 레이어 등 최근에 새로 추가되는 DRAM의 루팅 레이어(Routing layer)를 활용하여 구성하는 방식은 칩 사이즈의 오버헤드를 최소화 하거나 거의 유발하지 않게 해줄 수 있다. 대신에, 본 발명은 한 종류의 DRAM 소자를 X1 모드부터 X32 모드까지 DQ 패드의 구성을 자유롭게 온-더-플라이로 전환하면서 사용할 수 있게 해줄 수 있는 장점이 있다. 특히, 본 발명의 개념을 M4 레이어를 사용하여 구현하면, 칩 사이즈의 오버헤드는 유발하지 않을 수 있다. 칩 사이즈의 오버헤드를 약간 감수할 수 있다면, 본 발명의 개념을 M3 레이어를 활용하여 구현하는 것도 가능하다. M3 레이어와 M4 레이어를 모두 활용하여 구현할 수 있음도 물론이다.
한편, 이상에서는 32개의 DQ 패드들이 1열로 구성된 경우를 예로 하여 설명하였지만, 본 발명은 1열 패드 구성에만 한정적으로 적용되는 것은 아니라. DQ 패드들이 2열로 구성된 경우, 또는 4열로 구성되는 경우에도 본 발명의 개념은 적용될 수 있다. 도 12는 본 발명의 실시예에 따라 메모리 소자의 DQ 패드 구성의 모드를 X32 모드부터 X1 모드까지 온-더-플라이로 전환 시 적용될 수 있는 2열 패드(PAD)의 대칭적인 배치 구조(700)를 예시한다. 도시된 2열 패드의 경우, X32 모드부터 X1 모드까지 온-더-플라이로 DQ 패드 구성을 전환함에 있어서, 각 모드에서 사용되는 DQ 패드들(도면에서 굵은 박스로 표시된 DQ 패드들)은 대칭적인 배치를 이룬다.
또한, 도 13은 본 발명의 실시예에 따라 메모리 소자의 DQ 패드 구성의 모드를 X32 모드부터 X1 모드까지 온-더-플라이로 전환 시 적용될 수 있는 4열 패드(PAD)의 대칭적인 배치 구조(800)를 예시한다. 도시된 4열 패드의 경우, X32 모드부터 X1 모드까지 온-더-플라이로 DQ 패드 구성을 전환함에 있어서, 각 모드에서 사용되는 DQ 패드들(도면에서 굵은 박스 로 표시된 DQ 패드들)은 대칭적인 배치를 이룬다. 2열 패드(PAD) 구조(700)와 4열 패드(PAD) 구조(800)에도 앞에서 설명한 도 6 내지 도 11b의 회로들이 실질적으로 동일하게 적용될 수 있다.
나아가, 위에서는 32개의 DQ 패드를 갖는 DRAM 소자를 예로 하여 본 발명의 실시예들을 설명하였지만, 본 발명의 개념을 일반화하면, DQ 패드의 개수가 P개(단, P = 2n 여기서, n은 3, 4, 5, 6, 7 중 어느 하나)이고, 그 DQ 패드들에 대응하는 메모리 셀 어레이를 포함하는 메모리 소자에도 확장 적용될 수 있다. 즉, 본 발명의 개념에 의하면, P개의 DQ 패드들 중에서 i개의 DQ 패드만을 메모리 셀 어레이에 대한 입출력 동작에 사용하는 DQ 패드 모드를 Xi 모드라고 할 때 (단, i = 2k 이고, 여기서 k는 0부터 n까지의 정수), 그 Xi 모드 중에서 어느 한 가지 모드로 재구성할 수 있다. 예를 들어, DQ 패드가 예시한 것보다 적은 경우 예컨대 8개 또는 16개인 경우는 물론, 예시한 것보다 많은 경우, 예컨대 64개 또는 128개 등과 같은 경우에도 본 발명은 적용될 수 있다. DQ 패드의 개수가 달라도 위에서 설명한 개념은 실질적으로 동일하게 적용될 수 있다. 당해 기술분야의 통상의 기술자라면 32개의 DQ 패드를 갖는 메모리 소자에 관한 위의 설명에 기초하여 다른 개수의 DQ 패드를 갖는 메모리 소자에서 DQ 패드를 온-더-플라이로 재구성하기 위한 회로의 구성과 제어 로직을 구현할 수 있을 것이다.
이상에서는 DRAM 소자를 예로 하여 몇 가지 실시예를 참조하면서 본 발명을 설명하였다. 하지만, 본 발명은 DRAM 소자에만 한정적으로 적용되는 것은 아니다. 다른 종류의 메모리 소자들, 예를 들어 SRAM 소자, 플래시 메모리 소자 등과 같은 다른 종류의 메모리 소자에도 적용될 수 있다. 다른 종류의 메모리 소자에 본 발명의 개념을 적용할 경우, 각 메모리 소자의 특성과 사용 조건 등과 같은 특수성을 고려하여 그에 적합하게 변경하여 적용하면 될 것이다.

Claims (10)

  1. 메모리 소자의 P개(단, P = 2n 여기서, n은 4, 5, 6, 7 중 어느 하나)의 DQ 패드들과 메모리 셀 어레이 사이에 DQ 구성 재구성부를 배치하는 단계;
    사용자 명령에 기초하여 DQ 패드의 구성을 원하는 모드로 전환하기 위한 제어신호를 상기 DQ 구성 재구성부에 제공하는 단계; 그리고
    상기 DQ 구성 재구성부에서, 상기 P개의 DQ 패드의 구성을 상기 제어신호에 기초하여 상기 P개의 DQ 패드 중 i개의 DQ 패드만을 상기 메모리 셀 어레이에 대한 입출력 동작에 사용하는 DQ 패드 모드인 Xi 모드 (단, i = 2k 이고, 여기서 k는 0부터 n까지의 정수)중에서 어느 한 가지 모드로 재구성하는 단계를 구비하는 것을 특징으로 하는 메모리 소자의 DQ 패드를 재구성하는 방법.
  2. 제1항에 있어서, 상기 DQ 구성 재구성부는 인접하는 4개의 DQ 패드들로 구성되는 4-DQ 패드 그룹마다 하나씩 제공되는 P/4개의 Read용 DQ 구성 재구성 단위 회로를 포함하며,
    상기 P/4개의 Read용 DQ 구성 재구성 단위 회로 각각에서, 상기 DQ 구성 재구성 제어부가 제공하는 제어신호에 기초하여, 대응되는 4-DQ 패드 그룹의 제1 및 제3 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제1 DQ 패드로 출력하고; 제2 및 제4 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제2 DQ 패드로 출력하며; 그리고 상기 제1 내지 제4 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제1 DQ 패드로 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 DQ 패드를 재구성하는 방법.
  3. 제1항에 있어서, 상기 DQ 구성 재구성부는 인접하는 4개의 DQ 패드들로 구성되는 4-DQ 패드 그룹마다 하나씩 제공되는 P/4개의 Write용 DQ 구성 재구성 단위 회로를 포함하며,
    상기 P/4개의 Write용 DQ 구성 재구성 단위 회로 각각에서, 상기 DQ 구성 재구성 제어부가 제공하는 제어신호에 기초하여, 대응되는 4-DQ 패드 그룹의 제1 DQ 패드로 입력되는 데이터를 제1 DQ 패드와 제3 DQ 패드에 대응되는 메모리 셀 어레이 중 어느 한 곳으로 선택적으로 출력하고; 제2 DQ 패드로 입력되는 데이터를 제2 DQ 패드와 제4 DQ 패드에 대응되는 메모리 셀 어레이 중 어느 한 곳으로 선택적으로 출력하며; 그리고 상기 제1 DQ 패드로 입력되는 데이터를 상기 제1 내지 제4 DQ 패드에 대응되는 메모리 셀 어레이들 중 어느 한 곳으로 선택적으로 출력하는 단계를 포함하는 것을 특징으로 하는 메모리 소자의 DQ 패드를 재구성하는 방법.
  4. P개(단, P = 2n 여기서, n은 4, 5, 6, 7 중 어느 하나)의 DQ 패드들과 메모리 셀 어레이를 포함하는 메모리 소자에 있어서,
    제공되는 사용자 명령에 기초하여 DQ 패드의 구성을 원하는 모드로 전환하기 위한 제어신호를 생성하는 DQ 구성 재구성 제어부; 및
    상기 P개의 DQ 패드들과 메모리 셀 어레이 사이에 제공되며, 상기 P개의 DQ 패드의 구성을 상기 제어신호에 기초하여 상기 P개의 DQ 패드 중 i개의 DQ 패드만을 상기 메모리 셀 어레이에 대한 입출력 동작에 사용하는 DQ 패드 모드인 Xi 모드 (단, i = 2k 이고, 여기서 k는 0부터 n까지의 정수)중에서 어느 한 가지 모드로 재구성하기 위한 DQ 구성 재구성부를 포함하는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  5. 제4항에 있어서, 상기 DQ 구성 재구성부는 인접하는 4개의 DQ 패드들로 구성되는 4-DQ 패드 그룹마다 하나씩 제공되는 P/4개의 Read용 DQ 구성 재구성 단위 회로를 포함하며,
    상기 P/4개의 Read용 DQ 구성 재구성 단위 회로 각각은, 상기 DQ 구성 재구성 제어부가 제공하는 제어신호에 기초하여, 대응되는 4-DQ 패드 그룹의 제1 및 제3 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제1 DQ 패드로 출력할 수 있고, 제2 및 제4 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제2 DQ 패드로 출력할 수 있으며, 또한 상기 제1 내지 제4 DQ 패드에 대응되는 메모리 셀 어레이로부터 읽은 데이터를 선택적으로 제1 DQ 패드로 출력할 수 있는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  6. 제5항에 있어서, 상기 P/4개의 Read용 DQ 구성 재구성 단위 회로 각각은, 제1 내지 제4 DQ 패드에 각각 대응되는 제1 내지 제4 메모리 셀 어레이에서 읽은 데이터를 제1 내지 제4 DQ 패드로 각각 출력하기 위한 제1 내지 제4 Read용 DQ 선택회로; 상기 제2 Read용 DQ 선택회로의 출력데이터를 상기 제1 DQ 패드와 상기 제2 DQ 패드 중에서 선택적으로 출력할 수 있는 스위칭 가능한 제1 버스경로; 상기 제3 Read용 DQ 선택회로의 출력 데이터의 상기 제1 Read용 DQ 선택회로로의 전달여부를 선택적으로 제어할 수 있는 스위칭 가능한 제2 버스경로; 그리고 상기 제4 Read용 DQ 선택회로의 출력 데이터의 상기 제2 Read용 DQ 선택회로로의 전달여부를 선택적으로 제어할 수 있는 스위칭 가능한 제3 버스경로를 포함하는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  7. 제5항에 있어서, 상기 P/4개의 Read용 DQ 구성 재구성 단위 회로들을 인접하는 2개의 Read용 DQ 구성 재구성 단위 회로들끼리 P/8개의 그룹으로 구분하고, 각 그룹에 속하는 2개의 Read용 DQ 구성 재구성 단위 회로들 간은, 상기 DQ 구성 재구성 제어부가 제공하는 상기 제어신호에 기초하여, 온/오프 스위칭 제어가 가능한 제4 버스 경로로 각각 연결되는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  8. 제7항에 있어서, 상기 P/8개의 그룹을 인접하는 2 그룹마다 짝을 지우고, 적어도 한 쌍의 2 그룹 각각의 첫 번째 Read용 DQ 구성 재구성 단위 회로들 끼리는, 상기 DQ 구성 재구성 제어부가 제공하는 상기 제어신호에 기초하여, 온/오프 스위칭 제어가 가능한 제5 버스 경로로 각각 연결되는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  9. 제8항에 있어서, 상기 제1 버스 경로, 상기 제2 버스 경로, 상기 제3 버스 경로, 상기 제4 버스 경로, 그리고 상기 제5 버스 경로 중 적어도 어느 한 가지는 상기 메모리 소자의 M3 메탈 레이어와 M4 메탈 레이어 중 적어도 어느 한 가지를 활용하여 구현되는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
  10. 제4항에 있어서, 상기 DQ 구성 재구성부는 인접하는 4개의 DQ 패드들로 구성되는 4-DQ 패드 그룹마다 하나씩 제공되는 P/4개의 Write용 DQ 구성 재구성 단위 회로를 포함하며,
    상기 P/4개의 Write용 DQ 구성 재구성 단위 회로 각각은, 상기 DQ 구성 재구성 제어부가 제공하는 제어신호에 기초하여, 대응되는 4-DQ 패드 그룹의 제1 DQ 패드로 입력되는 데이터를 제1 DQ 패드와 제3 DQ 패드에 대응되는 메모리 셀 어레이 중 어느 한 곳으로 선택적으로 출력할 수 있고, 제2 DQ 패드로 입력되는 데이터를 제2 DQ 패드와 제4 DQ 패드에 대응되는 메모리 셀 어레이 중 어느 한 곳으로 선택적으로 출력할 수 있으며, 또한 상기 제1 DQ 패드로 입력되는 데이터를 상기 제1 내지 제4 DQ 패드에 대응되는 메모리 셀 어레이들 중 어느 한 곳으로 선택적으로 출력할 수 있는 것을 특징으로 하는 DQ 패드 재구성이 가능한 메모리 장치.
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