KR20020079207A - 비대칭 데이터 경로를 갖는 반도체 메모리 장치 - Google Patents

비대칭 데이터 경로를 갖는 반도체 메모리 장치 Download PDF

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KR20020079207A KR1020010019946A KR20010019946A KR20020079207A KR 20020079207 A KR20020079207 A KR 20020079207A KR 1020010019946 A KR1020010019946 A KR 1020010019946A KR 20010019946 A KR20010019946 A KR 20010019946A KR 20020079207 A KR20020079207 A KR 20020079207A
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Abstract

본 발명은 비대칭 데이터 경로를 갖는 반도체 메모리 장치에 관한 것으로서, 데이터를 저장하는 제1 및 제2 메모리 뱅크들; 상기 제2 메모리 뱅크에 인접하여 배치되는 출력 패드들; 상기 제1 메모리 뱅크에 인접하여 배치되며 외부로부터 입력되는 제어 신호에 응답하여 상기 제1 메모리 뱅크의 동작을 제어하는 제어 회로; 상기 제1 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제1 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제1 출력 회로; 및 상기 제2 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제2 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제2 출력 회로를 구비함으로써 반도체 메모리 장치의 데이터 독출 시간이 빨라진다.

Description

비대칭 데이터 경로를 갖는 반도체 메모리 장치{Semiconductor memory device having asynchronous data path}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 비대칭 데이터 경로(data path)를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치, 특히 동기식 디램 반도체 장치는 클럭 신호에 동기되어 외부로부터 입력되는 어드레스 신호와 커맨드(command) 신호에 응답하여 데이터를 메모리 뱅크에 저장하거나 출력한다. 일반적으로 동기식 디램 반도체 장치는 데이터를 저장하기 위한 둘 이상의 메모리 뱅크들을 가지며, 상기 메모리 뱅크들은 상기 메모리 뱅크들의 동작을 제어하기 위한 제어 회로들을 중심으로 대칭적으로 배치된다. 외부로부터 입력되는 신호들과 데이터는 입력 패드들과 상기 제어 회로들을 통하여 상기 메모리 뱅크들로 전달되며, 상기 메모리 뱅크들로부터 출력되는 데이터는 상기 제어 회로들과 출력 패드들을 통하여 상기 동기식 디램 반도체 장치의 외부로 출력된다.
상기 메모리 뱅크에 저장된 데이터가 독출되기 위해서는 외부로부터 어드레스 신호들과 커맨드 신호들이 상기 입력 패드들과 제어 회로들을 통하여 상기 메모리 뱅크들에 인가되며, 이 후에 상기 메모리 뱅크들에 저장된 데이터는 상기 제어 회로들과 출력 패드들을 통하여 외부로 출력된다.
이와 같이, 상기 제어 회로들이 메모리 뱅크들의 중앙부에 위치함에 따라 회로 배치가 편리하고 신호 시뮬레이션이 간단한 점은 있으나, 상기 메모리 뱅크에 저장된 데이터를 독출할 때, 상기 메모리 뱅크에 저장된 데이터는 반드시 상기 메모리 뱅크의 중앙부에 배치된 제어 회로들을 거쳐서 출력 패드들을 통하여 외부로 출력되어야 하므로 데이터 독출 시간이 늦어지는 단점이 있다. 점차 반도체 메모리 장치의 용량이 증가하고 반도체 메모리 장치의 동작 속도가 향상되고 있는데, 상기와 같은 데이터 독출 시간의 늦어짐은 반도체 메모리 장치의 고속화에 장애가 되고 있다.
따라서, 본 발명이 이루고자하는 기술적 과제는 데이터 독출 시간이 향상되는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 회로 배치도이다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 회로 배치도이다.
상기 기술적 과제를 이루기 위하여 본 발명은,
데이터를 저장하는 제1 및 제2 메모리 뱅크들; 상기 제2 메모리 뱅크에 인접하여 배치되는 출력 패드들; 상기 제1 메모리 뱅크에 인접하여 배치되며 외부로부터 입력되는 제어 신호에 응답하여 상기 제1 메모리 뱅크의 동작을 제어하는 제어 회로; 상기 제1 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제1 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제1 출력 회로; 및 상기 제2 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제2 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제2 출력 회로를 구비하는 반도체 메모리 장치를 제공한다.
바람직하기는, 상기 제1 메모리 뱅크에 인접하여 배치되며 상기 외부로부터 입력되는 제어 신호를 상기 제어 회로로 전달하는 입력 패드들을 더 구비한다.
바람직하기는 또한, 상기 외부로부터 입력되는 제어 신호는 어드레스 신호, 커맨드 신호를 포함한다.
바람직하기는 또한, 상기 제어 회로는 상기 제1 및 제2 메모리 뱅크들의 칼럼을 선택하기 위한 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 발생기를 포함한다.
바람직하기는 또한, 상기 제어 신호로부터 출력되는 로우 어드레스를 디코딩(decoding)하는 로우 디코더들과 칼럼 어드레스를 디코딩하는 칼럼 디코더들이 상기 제1 및 제2 메모리 뱅크들에 인접하여 배치된다.
바람직하기는 또한, 상기 제1 및 제2 출력 회로들은 각각 입출력되는 데이터를 감지 및 증폭하는 입출력 감지 증폭부를 구비한다.
바람직하기는 또한, 상기 제1 및 제2 출력 회로들은 각각 상기 제어 회로의 출력 신호에 응답하여 상기 제1 또는 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 것을 제어하는 멀티플렉싱부를 구비한다.
바람직하기는 또한, 상기 제어 신호가 상기 제1 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스(access)하는 시간이 상기 제2 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 시간보다 더 빠르다.
바람직하기는 또한, 상기 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들에 도달하는 시간이 상기 제1 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들에 도달하는 시간보다 더 빠르다.
바람직하기는 또한, 상기 제어 신호가 상기 제1 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 상기 제1 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 경로를 합한 길이는 상기 제어 신호가 상기 제2 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 상기 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 경로를 합한 길이와 유사하다.
바람직하기는 또한, 상기 반도체 메모리 장치는 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치이다.
상기 본 발명에 의하여 데이터 독출 시간이 빨라진다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 반도체 메모리 장치의 내부 회로 배치도이다. 도 1을 참조하면, 반도체 메모리 장치(101)는 제1 내지 제4 메모리 뱅크들(111∼114), 칼럼 디코더들(131∼134), 로우 디코더들(141∼148), 입력 패드 그룹(151), 출력 패드 그룹(152), 제어 회로(161) 및 제1 내지 제2 출력 회로들(171∼174)을 구비한다.
제1 내지 제4 메모리 뱅크들(111∼114)은 외부로부터 입력되는 데이터를 저장하며, 복수개의 메모리 셀 어레이들(121∼128)을 구비한다. 메모리 셀 어레이들(121∼128)은 각각 다수개의 메모리 셀들(미도시)을 구비한다. 제1 내지 제4 메모리 뱅크들(111∼114)은 제어 회로(161)의 출력 신호들(C1∼C4)에 응답하여 저장하고있는 데이터를 출력한다.
입력 패드 그룹(151)은 다수개의 입력 패드들로 구성되고, 출력 패드 그룹(152)은 다수개의 출력 패드들로 구성된다. 상기 다수개의 입력 패드들을 통하여 외부 신호들이 반도체 메모리 장치(101)의 내부로 입력되고, 상기 다수개의 출력 패드들을 통하여 제1 및 제2 메모리 뱅크들(111,112)에 저장된 데이터(DO1,DO2)가 반도체 메모리 장치(101)의 외부로 출력된다.
제어 회로(161)는 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치된다. 제어 회로(161)는 외부로부터 제어 신호, 예컨대 어드레스 신호와 커맨드 신호를 받아서 제1 내지 제4 메모리 뱅크들(111∼114)로 전달한다. 제어 회로(161)로부터 출력되는 신호(C1∼C4)에 응답하여 제1 내지 제4 메모리 뱅크들(111∼114)은 동작한다. 제어 회로(161)는 제1 내지 제4 메모리 뱅크들(111∼114)의 칼럼들을 선택하기 위한 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 발생기(미도시)를 포함한다. 반도체 메모리 장치(101)가 동기식 디램 반도체 장치(SDRAM)인 경우, 상기 제어 신호 및 제어 회로의 출력 신호들(C1∼C4)은 클럭 신호에 동기되어 동작한다.
칼럼 디코더들(131∼134)은 제1 내지 제4 메모리 뱅크들(111∼114)에 인접하여 배치된다. 칼럼 디코더들(131∼134)은 제어 회로(161)로부터 출력되는 칼럼 어드레스 신호를 디코딩하여 대응되는 메모리 뱅크로 전달한다. 칼럼 디코더들(131∼134)에서 디코딩된 칼럼 어드레스 신호들에 의해 대응되는 메모리 뱅크의 칼럼(Column)들이 선택된다.
로우 디코더들(141∼148)은 제1 내지 제4 메모리 뱅크들(111∼114)에 인접하여 배치된다. 로우 디코더들(141∼148)은 제어 회로(161)로부터 출력되는 로우 어드레스 신호를 디코딩하여 대응되는 메모리 뱅크로 전달한다. 로우 디코더들(141∼148)에서 디코딩된 로우 어드레스 신호들에 의해 대응되는 메모리 뱅크의 로우(Row)들이 선택된다.
제1 및 제3 출력 회로들(171,173))는 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치된다. 제1 및 제3 출력 회로들(171,173)은 제어 회로(161)의 출력 신호(C1)에 응답하여 제1 및 제3 메모리 뱅크들(111,113)로부터 출력되는 데이터(DO1)를 상기 출력 패드들로 전송한다.
제2 및 제4 출력 회로들(172,174)은 제2 및 제4 메모리 뱅크들(112,114)에 인접하여 배치된다. 제2 및 제4 출력 회로들(172,174)은 제어 회로(161)의 출력 신호들(C2,C4)에 응답하여 제2 및 제4 메모리 뱅크들(112,114)로부터 출력되는 데이터(DO2,DO4)를 상기 출력 패드들로 전송한다.
제1 내지 제4 출력 회로들(171∼174)은 각각 입출력되는 데이터를 감지 및 증폭하는 입출력 감지 증폭부(미도시) 및 제어 회로(161)의 출력 신호들(C1∼C4)에 응답하여 제1 내지 제4 메모리 뱅크들(111∼114)로부터 출력되는 데이터(DO1∼DO4)가 상기 출력 패드들로 전달되는 것을 제어하는 멀티플렉싱부(미도시)를 구비한다.
이와 같이 제어 회로(161)가 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치됨으로써 제어 신호들(C1,C3)이 제1 또는 제3 메모리 뱅크(111,113)에 구비되는 다수개의 메모리 셀들에 억세스하는 시간은 제어 신호들(C2,C4)이 제2 및 제4 메모리 뱅크들(112,114)에 구비되는 다수개의 메모리 셀들에 억세스하는 시간보다 더 빠르다. 그리고, 제1 및 제3 출력 회로들(171,173)이 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치되고, 제2 및 제4 출력 회로들(172,174)이 제2 및 제4 메모리 뱅크들(112,114)에 인접하여 배치됨으로써 제2 및 제4 메모리 뱅크들(112,114)로부터 출력되는 데이터(DO2,DO4)가 대응되는 상기 출력 패드들에도달하는 시간은 제1 및 제3 메모리 뱅크들(111,113)로부터 출력되는 데이터(DO1,DO3)가 대응되는 상기 출력 패드들에 도달하는 시간보다 더 빠르다.
제어 회로(161)의 출력 신호들(C1,C3)이 제1 및 제3 메모리 뱅크들(111,113)에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 제1 및 제3 메모리 뱅크들(111,113)로부터 출력되는 데이터(DO1,DO4)가 대응되는 출력 패드들로 전달되는 경로를 합한 길이는 제어 회로(161)의 출력 신호들(C2,C4)이 제2 및 제4 메모리 뱅크들(112,114)에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 제2 및 제4 메모리 뱅크들(112,114)로부터 출력되는 데이터(DO2,DO4)가 대응되는 출력 패드들로 전달되는 경로를 합한 길이와 동일하거나 거의 유사하다. 따라서, 제1 및 제3 메모리 뱅크들(111,113)로부터 출력되는 데이터(DO1,DO3)와 제2 및 제4 메모리 뱅크들(112,114)로부터 출력되는 데이터(DO2,DO4) 사이에 시간차가 발생하지 않는다.
상기와 같이 제1 및 제3 출력 회로들(171,173)이 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치되고, 제2 및 제4 출력 회로들(172,174)이 제2 및 제4 메모리 뱅크들(112,114)에 인접하여 배치됨으로써 제2 및 제4 메모리 뱅크들(112,114)에 저장된 데이터(DO2,DO4)가 제2 및 제4 출력 회로들(172,174)을 거쳐 대응되는 상기 출력 패드들에 도달하는 시간이 단축된다. 따라서, 반도체 메모리 장치(101)의 데이터 독출 시간이 빨라지게 되어 그만큼 반도체 메모리 장치(101)의 동작 속도가 빠르게 된다.
도 2는 본 발명의 제2 실시예에 따른 반도체 메모리 장치의 내부 회로 배치도이다. 도 2를 참조하면, 반도체 메모리 장치(201)는 제1 내지 제4 메모리 뱅크들(111∼114), 칼럼 디코더들(241∼248), 로우 디코더들(231∼234), 입력 패드 그룹(151), 출력 패드 그룹(152), 제어 회로(161) 및 제1 내지 제4 출력 회로들(171∼174)을 구비한다. 도 2에 도시된 반도체 메모리 장치(201)의 구조는 도 1에 도시된 반도체 메모리 장치(101)와 유사하며, 단지 칼럼 디코더들(241∼248)과 로우 디코더들(231∼234)의 위치만 다를 뿐이므로 중복 설명은 생략하기로 한다.
도 1 및 도 2에 도시된 반도체 메모리 장치들(101,201)은 상기 제어 신호가 제1 및 제3 메모리 뱅크들(111,113)에 억세스하는 경로의 길이와 상기 제어 신호가 제2 및 제4 메모리 뱅크들(112,114)에 억세스하는 경로가 서로 다르기 때문에 제1 내지 제4 메모리 뱅크들(111∼114)은 상기 경로를 기준으로 할 때 비대칭이다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따라 제1 출력 회로(151)를 제1 및 제3 메모리 뱅크들(111,113)에 인접하여 배치하고, 제2 출력 회로(152)를 제2 및 제4 메모리뱅크들(112,114)에 인접하여 배치함으로써 제2 및 제4 메모리 뱅크들(112,114)에 저장된 데이터(DO2,DO4)가 제2 출력 회로(152)를 거쳐 대응되는 출력 패드들에 도달하는 시간이 단축된다. 따라서, 반도체 메모리 장치들(101,201)의 데이터 독출 시간이 빨라진다.

Claims (11)

  1. 데이터를 저장하는 제1 및 제2 메모리 뱅크들;
    상기 제2 메모리 뱅크에 인접하여 배치되는 출력 패드들;
    상기 제1 메모리 뱅크에 인접하여 배치되며 외부로부터 입력되는 제어 신호에 응답하여 상기 제1 메모리 뱅크의 동작을 제어하는 제어 회로;
    상기 제1 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제1 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제1 출력 회로; 및
    상기 제2 메모리 뱅크에 인접하여 배치되며 상기 제어 회로의 출력 신호에 응답하여 상기 제2 메모리 뱅크로부터 출력되는 데이터를 상기 출력 패드들로 전송하는 제2 출력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1 항에 있어서, 상기 제1 메모리 뱅크에 인접하여 배치되며 상기 외부로부터 입력되는 제어 신호를 상기 제어 회로로 전달하는 입력 패드들을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1 항에 있어서, 상기 외부로부터 입력되는 제어 신호는 어드레스 신호, 커맨드 신호를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1 항에 있어서, 상기 제어 회로는 상기 제1 및 제2 메모리 뱅크들의 칼럼을 선택하기 위한 칼럼 어드레스 신호를 발생하는 칼럼 어드레스 발생기를 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1 항에 있어서, 상기 제어 신호로부터 출력되는 로우 어드레스를 디코딩하는 로우 디코더들과 칼럼 어드레스를 디코딩하는 칼럼 디코더들이 상기 제1 및 제2 메모리 뱅크들에 인접하여 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제1 항에 있어서, 상기 제1 및 제2 출력 회로들은 각각 입출력되는 데이터를 감지 및 증폭하는 입출력 감지 증폭부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제1 항에 있어서, 상기 제1 및 제2 출력 회로들은 각각 상기 제어 회로의 출력 신호에 응답하여 상기 제1 또는 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 것을 제어하는 멀티플렉싱부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제1 항에 있어서, 상기 제어 신호가 상기 제1 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 시간이 상기 제2 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 시간보다 더 빠른 것을 특징으로 하는 반도체 메모리 장치.
  9. 제1 항에 있어서, 상기 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들에 도달하는 시간이 상기 제1 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들에 도달하는 시간보다 더 빠른 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1 항에 있어서, 상기 제어 신호가 상기 제1 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 상기 제1 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 경로를 합한 길이는 상기 제어 신호가 상기 제2 메모리 뱅크에 구비되는 다수개의 메모리 셀들에 억세스하는 경로와 상기 제2 메모리 뱅크로부터 출력되는 데이터가 상기 출력 패드들로 전달되는 경로를 합한 길이와 유사한 것을 특징으로 하는 반도체 메모리 장치.
  11. 제1 항에 있어서, 상기 반도체 메모리 장치는 클럭 신호에 동기되어 동작하는 동기식 디램 반도체 장치인 것을 특징으로 하는 반도체 메모리 장치.
KR10-2001-0019946A 2001-04-13 2001-04-13 비대칭 데이터 경로를 갖는 반도체 메모리 장치 KR100382739B1 (ko)

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