KR20030034496A - 제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템 - Google Patents

제1 또는 제2메모리 아키텍쳐로의 구현이 가능한 반도체메모리 장치 및 이를 이용한 메모리 시스템 Download PDF

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Abstract

서로 다른 구조의 제1 및 제2 메모리 아키텍쳐를 구비하며 옵션처리에 의해 제1 및 제2 메모리 아키텍쳐중 하나가 선택될 수 있는 반도체 메모리 장치 및 이를 이용한 메모리 시스템이 개시된다. 상기 제1 메모리 아키텍쳐는, p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는다. 상기 제2 메모리 아키텍쳐는, p개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는다. 상기 옵션처리는 본딩, 마스크 패턴 또는 퓨즈에 의하여 구현될 수 있다. 따라서, 상기 반도체 메모리 장치는 옵션설계에 의하여 페이지 사이즈와 뱅크수를 조절함으로써, 리던던시 유연성을 증가시키면서 전력 소모를 줄일 수 있다.

Description

제1 또는 제2 메모리 아키텍쳐로의 구현이 가능한 반도체 메모리 장치 및 이를 이용한 메모리 시스템{Semiconductor memory device capable of implementing first or second memory architecture and memory system using the same}
본 발명은 메모리 장치에 관한 것으로서, 특히 메모리 아키텍쳐 구조의 변경이 용이하고 높은 리던던시 유연성과 저전력 소비하는 메모리 장치에 관한 것이다.
멀티 미디어의 발전으로 그래픽 작업과 이를 포함하는 여러 작업을 동시에 수행하는 기능이 요구되고 있다. 이에 부응하기 위해, 고성능 컴퓨터 시스템에 사용되는 CPU는 수 ㎓의 동작 속도를 갖는 것으로, 그리고 메인 메모리로 사용되는SDRAM은 하이 밴드위스(high bandwidth)와 멀티 뱅크 구조를 갖는 것으로 개발되고 있다.
한편, 현재 가장 많이 사용되고 있는 SDRAM은 최대 동작 주파수가 133㎒ 정도로, CPU의 동작 속도에 비해 상당히 느리다. 그리고, SDRAM의 메모리 셀은 DRAM 셀과 같이 1 트랜지스터와 1 커패시터로 구성되기 때문에, 데이터 기입 및 독출 시간을 단축하는 데 일정한 제한이 있다. 또한, SDRAM은 내부적으로 통상 4 뱅크 구조를 갖는 데, 그 밴드위스는 CPU에서 요구하는 데이터를 처리하기에 부족하기 때문에 컴퓨터 시스템의 병목현상을 발생시킨다.
컴퓨터 시스템의 성능 저하를 방지하기 위해 밴드위스를 증가시키는 하나의 방법으로 프리패치(prefetch) 방법이 사용되고 있다. 프리패치 방법은 SDRAM의 독출 동작에서는 메모리 셀 어레이 블락에서 n개의 외부 DQ 패드에다 m개의 데이터를 곱한 수에 해당하는 (n×m)개의 데이터를 한꺼번에 독출한 뒤, 외부 클럭 신호에 동기시켜 파이프 라인 동작으로 n개의 외부 DQ 패드 각각마다 m개의 데이터를 차례로 출력하는 방법이다. 그리고 SDRAM의 기입 동작에서는 n개의 외부 DQ 패드 각각으로부터 m번의 데이터를 수신하여 이들을 한꺼번에 메모리 셀 어레이에 기입하는 방법이다.
그런데, 프리패치 방법으로 밴드위스를 증가시키는 데에는 일정한 제한이 따르게 된다. 그 제한 요소로는 칼럼 리던던시 유연성이 떨어지는 문제점을 들 수 있다. 왜냐하면, 칼럼 리던던시는 하나의 메모리 뱅크에서 선택된 메모리 셀이 불량일 경우 이 불량 셀의 비트라인을 리던던시 메모리 셀의 비트라인으로 대체시키는것인 데, 한번에 선택되는 메모리 셀의 수가 m개로 증가하게 되면 한정된 리던던시 메모리 셀로 불량 셀을 대체시키기에 부족할 수 있기 때문이다.
칼럼 리던던시 유연성을 극복하는 방법으로는 페이지 사이즈(page size)를 증가시키는 방법이 있다. 페이지 사이즈란 한번의 로우 억세스에 의해 액티브되는 메모리 셀의 개수를 의미한다. 달리 말하면, 하나의 워드라인에 의해 동작되는 센스 앰프의 수를 의미하기도 한다. 하나의 워드라인에 메모리 셀들은 두 개의 메모리 뱅크에서 액티브 되도록 설정되어, 각 메모리 뱅크의 칼럼 리던던시 유연성에는 변함이 없게 된다. 그러나, 페이지 사이즈를 증가시키는 방법은 두 개의 메모리 뱅크 내 센스앰프들이 동작하기 때문에 전력 소모를 크게 하는 문제점을 지닌다.
따라서, 리던던시 유연성을 증가시키면서 전력 소모도 줄일 수 있는 메모리 장치가 요구된다.
본 발명의 목적은 리던던시 유연성을 일정하게 하면서 전력 소모를 줄일 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 메모리 장치를 내장한 메모리 모듈을 갖는 메모리 시스템을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명에 따른 제1 메모리 아키텍쳐를 나타내는 도면이다.
도 2는 본 발명에 따른 제2 메모리 아키텍쳐를 나타내는 도면이다.
도 3은 본 발명에 따른 제3 메모리 아키텍쳐를 나타내는 도면이다.
도 4는 본 발명의 메모리 시스템을 나타내는 도면이다.
상기 목적을 달성하기 위하여 본 발명의 반도체 메모리 장치는 서로 다른 구조의 제1 및 제2 메모리 아키텍쳐를 구비하며 옵션처리에 의해 제1 및 제2 메모리 아키텍쳐중 하나가 선택될 수 있다.
일실시예에 따른 반도체 메모리 장치는, p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및 상기 p개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 구비하는 것을 특징으로 한다.
다른 실시예에 따른 반도체 메모리 장치는, p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및 p/2개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 구비하는 것을 특징으로 한다.
상기 다른 실시예에서 상기 제1 메모리 아키텍쳐가 p/2개의 뱅크로 구성되는 경우 상기 제2 메모리 아키텍쳐는 p개의 뱅크로 구성된다.
바람직하기로, 상기 옵션처리는 본딩, 마스크 패턴 또는 퓨즈에 의하여 구현한다.
상기 다른 목적을 위하여 본 발명의 메모리 시스템은 서로 다른 구조의 제1 및 제2 메모리 아키텍쳐를 구비하며 옵션처리에 의해 제1 및 제2 메모리 아키텍쳐중 하나가 선택될 수 있는 메모리 칩들을 내장한 메모리 모듈을 구비한다. 상기 메모리 시스템은, 메모리 콘트롤러, 데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i개의 메모리 칩들을 포함하는 제1 메모리 모듈, 및 상기 데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i/2개의 메모리 칩들을 포함하는 제2 메모리 모듈을 구비한다.
상기 제1 및 제2메모리 모듈들의 각 메모리 칩은 제1 메모리 아키텍쳐와 제2 메모리 아키텍쳐를 포함하며, 상기 제1 메모리 모듈의 메모리 칩들에서는 상기 제1 메모리 아키텍쳐가 선택되고 상기 제2 메모리 모듈의 메모리 칩들에서는 상기 제2 메모리 아키텍쳐가 선택된다.
상기 제1 메모리 아키텍쳐는, p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는다. 상기 제2 메모리 아키텍쳐는, p개 또는 p/2개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는다.
바람직하기로는 상기 옵션처리는 본딩, 마스크 패턴, 또는 퓨즈에 의하여 구현된다.
이와 같은 본 발명에 의하면, 옵션설계에 의하여 페이지 사이즈와 뱅크수를 조절함으로써, 리던던시 유연성을 증가시키면서 전력 소모를 줄일 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다.
도 1은 본 발명의 제1 실시예에 따른 메모리 장치를 나타내는 도면이다. 메모리 장치는 8개의 DQ 핀(110)으로 데이터를 입출력하기 위해 ×8 데이터 입출력 규정을 만족하는 메모리 아키텍쳐를 갖는다. 메모리 아키텍쳐를 구체적으로 살펴보면, 제1 내지 제8 메모리 뱅크(B0,B1,…,B7) 각각에서 출력되는 8개의 데이터들은 내부 64개의 데이터 버스 라인을 통해 8개의 DQ 핀으로 순차적으로 출력된다. 이 때 각 메모리 뱅크들(B0,B1,…,B7)에서 출력된 8개의 데이터들은 레지스터에 저장되었다가 클럭신호에 동기되어 순차적으로 하나씩 출력되는 데, 파이프라인 방식으로 동작된다.
도 2는 도 1의 메모리 장치를 사용하여 ×16 데이터 입출력 규정을 만족하는 메모리 아키텍쳐의 일예를 나타낸다. 도 1의 메모리 아키텍쳐와 비교하면 도 2의 메모리 아키텍쳐에는 제1 내지 제8 메모리 뱅크(B0,B1,…,B7)들로 구성되는 메모리 그룹이 두 개 존재한다. 제1 메모리 그룹(201)의 각 메모리 뱅크들(B0,B1,…,B7)은 제2 메모리 그룹(202)의 각 메모리 뱅크들(B0,B1,…,B7)과 같이 선택된다. 즉, 제1 메모리 그룹(201)의 제1 메모리 뱅크(B0)가 선택되면 제2 메모리 그룹(202)의 제1 메모리 뱅크(B0)도 함께 선택되고, 제1 메모리 그룹(201)의 제2 메모리 뱅크(B1)가 선택되면 제2 메모리 그룹(202)의 제2 메모리 뱅크(B1)도 함께 선택되는 방식으로 동작됨을 의미한다.
제1 메모리 그룹(201)의 제1 내지 제8 메모리 뱅크들(B0,B1,…,B7) 각각에서 출력되는 8개의 데이터들은 제1 메모리 그룹(201)의 64개의 데이터 버스 라인을 통해 8개의 DQ 핀(210)으로 출력되고, 제2 메모리 그룹(202)의 제1 내지 제8 메모리 뱅크들(B0,B1,…,B7) 각각에서 출력되는 8개의 데이터들은 제2 메모리 그룹(202)의 64개의 데이터 버스 라인을 통해 8개의 DQ 핀(220)으로 출력된다.
한편, 도 1의 메모리 아키텍쳐에서 각 메모리 뱅크(B0,B1,…,B7) 내 하나의워드라인에 연결되는 메모리 셀의 수를 1024(이하 "1K"라고 칭한다)개 라고 가정하자. 그러면, 도 1의 메모리 아키텍쳐의 페이지 사이즈는 1K 바이트가 된다. 그리고, 각 메모리 뱅크(B0,B1,…,B7) 내 하나의 워드라인이 인에이블되면 1K개 메모리 셀들의 데이터들이 1K개의 센스앰프들(미도시)에 의해 센싱된다. 도 2의 메모리 아키텍쳐에서는 각 메모리 뱅크(B0,B1,…,B7)가 제1 메모리 그룹(201)과 제2 메모리 그룹(202)에서 동시에 선택되기 때문에 하나의 워드라인에 연결되는 메모리 셀의 수, 즉 페이지 사이즈는 2K 바이트가 된다. 그리하여, 각 메모리 뱅크(B0,B1,…,B7) 내 하나의 워드라인이 인에이블되면 2K개 메모리 셀들의 데이터들이 2K개의 센스앰프들(미도시)에 의해 센싱된다.
도 3은 도 1의 메모리 장치를 사용하여 ×16 데이터 입출력 규정을 만족하는 메모리 아키텍쳐의 다른 예를 나타낸다. 앞서 설명한 도 1의 메모리 아키텍쳐는 8개의 메모리 뱅크들(B0,B1,…,B7)로 구성되고 각 메모리 뱅크(B0,B1,…,B7)에서 출력되는 8개의 데이터들이 64개의 데이터 라인을 통해 8개의 DQ핀으로 출력된다. 그리고 페이지 사이즈는 1K 바이트이다. 이에 반하여 도 3의 메모리 아키텍쳐는 4개의 메모리 뱅크들(B0,B1,B2,B3)로 구성되고 제1 및 제2 메모리 그룹(301,302)의 각 메모리 뱅크(B0,B1,B2,B3)에서 8개의 데이터들이 출력되는 데, 도 1의 아키텍쳐에서 미리 형성된 64개의 데이터 라인을 통해 16개의 DQ핀으로 출력된다. 이때 실제로 사용되는 데이터 라인의 개수는 32개이다. 즉, 제1 메모리 그룹(301)의 제1 내지 제3 메모리 뱅크들(B0,B1,B2,B3) 각각에서 출력되는 8개의 데이터들은 제1 메모리 그룹(301)의 64개의 데이터 버스 라인을 통해 8개의 DQ 핀(310)으로 출력되고, 제2 메모리 그룹(302)의 제1 내지 제3 메모리 뱅크들(B0,B1,B2,B3) 각각에서 출력되는 8개의 데이터들은 제2 메모리 그룹(302)의 64개의 데이터 버스 라인을 통해 8개의 DQ 핀(320)으로 출력된다.
따라서, 도 3의 메모리 아키텍쳐는 도 2의 메모리 아키텍쳐에 비하여 뱅크의 수가 반이기 때문에, 각 뱅크 마다의 결함셀을 대체할 수 있는 리던던시 셀을 확보할 수 있으므로 리던던시 유연성이 증가한다. 그리고 전력소모에 있어서도 뱅크 수의 감소에 따라 감소된다.
이와 같은 도 1의 메모리 아키텍쳐와 도 2 또는 도 3의 메모리 아키텍쳐는 하나의 메모리장치에 함께 포함되어 옵션(option) 처리를 이용하여 상호 전환이 가능하다. 즉 하나의 메모리장치에 도 1의 메모리 아키텍쳐와 도 2의 메모리 아키텍쳐가 함께 포함된 경우, 옵션(option) 처리를 이용하여 도 1의 메모리 아키텍쳐가 선택되거나 도 2의 메모리 아키텍쳐가 선택될 수 있다. 옵션 처리 방법으로서는 메탈(metal)이나 퓨즈(fuse) 또는 본딩(bonding) 수단을 연결시키거나 절단하는 방법을 사용한다.
따라서, 본 발명의 메모리 아키텍쳐들은 옵션설계에 의하여 페이지 사이즈와 뱅크수를 조절함으로써, 리던던시 유연성을 증가시키면서 전력 소모를 줄일 수 있는 메모리 장치를 제공한다.
한편, 도 1의 메모리 아키텍쳐와 도 2 또는 도 3의 메모리 아키텍쳐가 함께 포함된 본 발명의 메모리 칩을 이용하여 메모리 시스템을 구성하는 경우에, 옵션처리에 의해 도 1의 메모리 아키텍쳐로 고정된 메모리 칩들을 포함하는 메모리 모듈과 옵션처리에 의해 도 2 또는 도 3의 메모리 아키텍쳐로 고정된 메모리 칩들을 포함하는 메모리 모듈을 혼용하여 사용할 수 있다. 도 4의 메모리 시스템(400)은 메모리 콘트롤러(410), 제1 메모리 모듈(420) 및 제2 메모리 모듈(430)을 포함한다. 메모리 콘트롤러(410)와 제1 및 제2 메모리 모듈(420,430) 사이에는 커맨드 버스, 어드레스 버스, 클럭 버스 및 데이터 버스 등이 연결되는 데, 대표적으로 64개의 데이터 버스 라인(440)을 예로 들어 설명한다.
제1 메모리 모듈(420)은 옵션처리에 의해 도 1의 메모리 아키텍쳐(100)로 고정된 8개의 메모리 칩들(421 내지 428)을 포함하고 각 메모리 칩(421 내지 428)의 8개의 DQ 핀 들은 64개의 데이터 버스 라인(440)과 각각 연결된다. 제2 메모리 모듈(430)은 옵션처리에 의해 도 2 또는 도 3의 메모리 아키텍쳐로 고정된 4개의 메모리 칩들(431 내지 434)을 포함하고 각 메모리 칩(431 내지 434)의 16개의 DQ 핀들 각각은 64개의 데이터 버스 라인(440)과 연결된다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 메모리 장치는 옵션설계에 의하여 페이지 사이즈와 뱅크수를 조절하여 메모리 아키텍쳐의 변경이 가능하고 리던던시 유연성을 증가시키면서전력 소모를 줄일 수 있다.

Claims (14)

  1. 하나의 메모리 장치를 서로 다른 구조의 메모리 아키텍쳐들로 구현 가능한 반도체 메모리 장치에 있어서,
    p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및
    상기 p개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 구비하는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 옵션 처리에 의해 상기 제1 메모리 아키텍쳐 및 상기 제2 메모리 아키텍쳐중 하나가 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 옵션처리는 본딩, 마스크 패턴, 및 퓨즈중 어느 하나에 의하여 구현되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 하나의 메모리 장치를 서로 다른 구조의 메모리 아키텍쳐들로 구현 가능한 반도체 메모리 장치에 있어서,
    p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및
    p/2개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1 메모리 아키텍쳐가 p/2개의 뱅크로 구성되는 경우 상기 제2 메모리 아키텍쳐는 p개의 뱅크로 구성되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 옵션 처리에 의해 상기 제1 메모리 아키텍쳐 및 상기 제2 메모리 아키텍쳐중 하나가 선택되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 옵션처리는 본딩, 마스크 패턴, 및 퓨즈중 어느 하나에 의하여 구현되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 메모리 콘트롤러;
    데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i개의 메모리 칩들을 포함하는 제1 메모리 모듈; 및
    상기 데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i/2개의 메모리 칩들을 포함하는 제2 메모리 모듈을 구비하고,
    상기 제1 및 제2메모리 모듈들의 각 메모리 칩은,
    p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및
    상기 p개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 포함하며,
    상기 제1 메모리 모듈의 메모리 칩들에서는 상기 제1 메모리 아키텍쳐가 선택되고 상기 제2 메모리 모듈의 메모리 칩들에서는 상기 제2 메모리 아키텍쳐가 선택된 것을 특징으로 하는 메모리 시스템.
  9. 제8항에 있어서, 상기 제1 및 제2메모리 모듈들의 각 메모리 칩에서는 옵션 처리에 의해 상기 제1 메모리 아키텍쳐 및 상기 제2 메모리 아키텍쳐중 하나가 선택되는 것을 특징으로 하는 메모리 시스템.
  10. 제9항에 있어서, 상기 옵션처리는 본딩, 마스크 패턴, 및 퓨즈중 어느 하나에 의하여 구현되는 것을 특징으로 하는 메모리 시스템.
  11. 메모리 콘트롤러;
    데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i개의 메모리 칩들을 포함하는 제1 메모리 모듈; 및
    상기 데이터 버스 라인들을 통해 상기 메모리 콘트롤러와 연결되고 i/2개의 메모리 칩들을 포함하는 제2 메모리 모듈을 구비하고,
    상기 제1 및 제2메모리 모듈들의 각 메모리 칩은,
    p개의 뱅크로 구성되고, 상기 각 뱅크 내 하나의 워드라인에 연결되는 메모리 셀들이 m/2개인 m/2-바이트의 페이지 사이즈와 n/2개의 데이터 터미널(DQ) 수를 갖는 제1 메모리 아키텍쳐; 및
    p/2개의 뱅크로 구성되고, m-바이트의 페이지 사이즈와 n-개의 데이터 터미널(DQ) 수를 갖는 제2 메모리 아키텍쳐를 포함하며,
    상기 제1 메모리 모듈의 메모리 칩들에서는 상기 제1 메모리 아키텍쳐가 선택되고 상기 제2 메모리 모듈의 메모리 칩들에서는 상기 제2 메모리 아키텍쳐가 선택된 것을 특징으로 하는 메모리 시스템.
  12. 제11항에 있어서, 상기 제1 메모리 아키텍쳐가 p/2개의 뱅크로 구성되는 경우 상기 제2 메모리 아키텍쳐는 p개의 뱅크로 구성되는 것을 특징으로 하는 메모리 시스템.
  13. 제11항에 있어서, 상기 제1 및 제2메모리 모듈들의 각 메모리 칩에서는 옵션 처리에 의해 상기 제1 메모리 아키텍쳐 및 상기 제2 메모리 아키텍쳐중 하나가 선택되는 것을 특징으로 하는 메모리 시스템.
  14. 제13항에 있어서, 상기 옵션처리는 본딩, 마스크 패턴, 및 퓨즈중 어느 하나에 의하여 구현되는 것을 특징으로 하는 메모리 시스템.
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