KR20010001023A - 메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법 - Google Patents

메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법 Download PDF

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Abstract

메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법이 개시된다. 본 발명은 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서, 반도체 메모리 장치는 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되며, 뱅크의 비트라인들을 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며, 뱅크 선택 신호 발생 회로는 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 뱅크들 중 2개 이상의 뱅크들을 선택하고, 메모리 셀의 데이터를 독출하는 동작에서 뱅크 선택 신호에 의하여 뱅크들 중 어느 하나를 선택하여, 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부와, 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 라인에 응답하여 제1 데이터 라인들 중 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비한다.

Description

메모리 테스트동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법{Semiconductor memeory device having data input/output circuit capable of reducing data writing number during memory test and the test method of the same}
본 발명은 반도체 메모리 장치에 관한 것으로 특히, 메모리 테스트 동안 데이터 기입 횟수를 줄일 수 있는 뱅크 선택 신호 발생 회로를 갖는 반도체 메모리 장치 및 이 반도체 메모리 장치의 테스트 방법에 관한 것이다.
최근에 일반적으로 컴퓨터 시스템의 성능 향상을 위해서는 CPU의 동작 속도 향상과 더불어, CPU가 요구하는 데이터, 프로그램 등을 저장하기 위한 메모리 장치의 성능 향상이 요구된다. 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량(bandwidth)을 증가시켜야 하는 데, 입출력 데이터량을 증가시키는 방법으로는 입출력 데이터 비트수의 증가 또는 억세스 속도를 증가시키는 방법이 있다. 그 대표적인 예로 램버스 디램(Rambus DRAM: 이하 "RDRAM"이라 칭함)을 들 수 있다. 램버스 디램에서 한번에 읽거나 쓰는 데이터량은 입출력 라인의 개수에 직접적으로 영향을 받으며 ×16 또는 ×18 등의 데이터 입출력 규정으로 정의된다. 램버스 디램은 외부적으로는 400MHz 동작시 1.25ns(800MHz)에 2 바이트(byte)씩 4사이클(cycle) 동안 총 16 바이트의 데이터를 전송하게 되고 내부적으로는 100MHz의 속도로 ×128, ×144로 입출력 동작을 수행한다. 따라서, 입출력 라인의 개수에 맞추어 메모리 셀의 비트라인 데이터들은 뱅크 선택 신호 발생 회로를 통하여 선택적으로 데이터 입출력 라인들로 전송된다.
램버스 디램은 사실상, 디램 메모리 셀 블락으로 구성되어 ×128 디램 또는 ×144 디램 구조의 메모리 시스템을 사용한다. 이러한 메모리 시스템은 다수개의 뱅크들로 구성되며, 각각의 뱅크는 행들과 열들에 배열되는 복수개의 메모리 셀들로 구성된다. 다수개의 뱅크들로부터 셀 데이터를 입출력하기 위하여 뱅크 선택 신호 발생 회로는 각각의 뱅크들에 연결된다.
그런데, 종래의 램버스 디램에서 메모리 셀의 동작을 테스트하는 방법은 데이터 입출력 라인을 공유하는 다수개의 뱅크들 중에서 하나의 뱅크를 선택한다. 그리고, 선택된 뱅크의 메모리 셀로 의도하는 데이터를 기입한 후 셀의 데이터를 독출하는 방법으로 수행하였다. 이렇게 데이터 입출력 라인에 공유되는 뱅크들을 하나씩 선택하여 데이터를 기입하는 방법은 뱅크의 수가 많아짐에 따라 메모리 셀로 의도하는 데이터를 기입하는 기입 사이클 횟수를 증가시킨다. 증가되는 기입 사이클 횟수는 전체 테스트 시간을 증가시켜 테스트 단가를 올리게 된다.
따라서, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 구성되는 반도체 메모리 장치에 있어서, 데이터 기입 사이클 횟수를 줄일 수 있는 방법이 요구된다. 그러므로, 테스트 시간을 줄여 칩 단가를 낮출 수 있는 반도체 메모리 장치를 필요로 한다.
본 발명의 목적은 메모리를 테스트할 때 메모리 셀로의 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화 할 수 있는 반도체 메모리 장치를 제공하는 것이다.
본 발명의 다른 목적은 상기 반도체 메모리 장치의 테스트 방법을 제공하는 것이다.
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치를 나타내는 도면이다.
도 2는 도 1의 로우 디코더를 나타내는 도면이다.
도 3은 도 1의 칼럼 디코더를 나타내는 도면이다.
도 4는 도 1의 뱅크 선택 신호 발생 회로를 나타내는 도면이다
도 5는 도 4의 제1 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 6은 도 4의 제2 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 7은 도 4의 제3 뱅크 선택 신호 발생 회로를 구체적으로 나타내는 회로도이다.
도 8은 도 1의 A부분을 구체적으로 나타내는 도면이다.
상기 목적을 달성하기 위한 본 발명에 의하면, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서, 반도체 메모리 장치는 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되며, 뱅크의 비트라인들을 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며, 뱅크 선택 신호 발생 회로는 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 뱅크들 중 2개 이상의 뱅크들을 선택하고, 메모리 셀의 데이터를 독출하는 동작에서 뱅크 선택 신호에 의하여 뱅크들 중 어느 하나를 선택하여, 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부와, 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 라인에 응답하여 제1 데이터 라인들 중 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비한다.
상기 다른 목적을 달성하기 위한 본 발명에 의하면, 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 메모리 블락 내 메모리 셀들의 데이터들을 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치의 테스트 방법에 있어서, 메모리 셀들로 데이터를 기입하기 위하여 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하는 단계와, 선택되는 뱅크들 내 적어도 하나 이상의 메모리 셀들의 워드라인들을 인에이블하는 단계와, 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 뱅크들 중 적어도 하나 이상의 뱅크들을 선택함을 나타내는 RCR 모드 신호에 응답하여 소정의 뱅크를 선택하는 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호를 활성화시키는 단계와, 뱅크 선택 신호들 및 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 칼럼 라인 선택 신호에 해당하는 비트라인을 데이터 입출력 라인으로 연결하는 단계와, 데이터 입출력 라인으로 인가되는 테스트용 데이터 패턴을 비트라인을 통하여 2개 이상의 뱅크들 내 메모리 셀들로 기입하는 단계를 구비한다.
이와 같은 본 발명의 반도체 메모리 장치에 의하면, RCR 모드일 때 기입 동작시 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 기입하므로 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 대하여, 동일한 참조부호는 동일한 부재임을 나타낸다. 본 명세서에서는 최근에 널리 이용되고 있는 램버스 디램이 예로서 기술된다. 설명의 편의상, 64M RDRAM의 구조를 가지고 설명하기로 한다. 램버스 디램은 2개의 메모리 블락으로 구성되고, 각 메모리 블락은 칼럼 방향으로 제1 칼럼 블락(이하 "DQA 블락 그룹"이라 칭함) 및 제2 칼럼 블락(이하 "DQB 블락 그룹"이라 칭함)의 DQ 블락들(DQAi, DQBi,i=0~7)로 이루어진다. DQA 블락 그룹 및 DQB 블락 그룹 각각은 행방향으로 16개의 뱅크들이 배열되며, 하나의 뱅크는 512개의 워드라인과 4096개의 비트라인쌍으로 구성된다. 이러한 구성으로 이루어지는 램버스 디램에서 128개의 데이터를 동시에 입출력하는 것 즉, ×128 데이터 입출력 방법이 예로서 설명된다.
도 1은 본 발명의 일실시예에 따른 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치를 나타낸다. 이를 참조하면, 반도체 메모리 장치(10)는 메모리 블락들(12,13), 로우 디코더(14), 칼럼 디코더(16) 및 외부 채널과의 프로토콜(protocol)을 제공하는 인터페이스 로직(17)을 구비한다.
메모리 블락들(12,13)은 행방향으로 16개의 뱅크들(RBi,i=0~15)이 배열된다. 각각의 뱅크(RBi,i=0~15)는 뱅크(RBi,i=0~15) 내 4096개 비트라인쌍이 512개 비트라인쌍으로 분리되어, 열방향으로 8개의 DQ 블락들(DQAi, DQBi,i=0~7)로 나뉘어진다. 그리하여, 하나의 메모리 블락(12,13) 내에는 16개의 뱅크들(RBi,i=0~15) 및 8개의 DQ 블락들(DQAi, DQBi,i=0~7)이 배열된다. 따라서, 반도체 메모리 장치(10) 내 하나의 DQ 블락(DQA0)와 매칭(matching)되는 하나의 뱅크(RB0)는 512개의 워드라인과 512개의 비트라인쌍으로 구성된다.
그리고, 메모리 블락(12,13) 내에는 뱅크들(RBi,i=0~15) 사이에 배치되는 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)를 구비한다. 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 16개의 뱅크들(RBi,i=0~15) 중 적어도 1개 이상의 뱅크와 연결되고, 연결되는 뱅크(RBi,i=0~15) 내 소정의 비트라인을 선택하여 데이터 입출력 라인과 연결시킨다. 하나의 DQ 블락(CAi,i=0~17)) 내에 배열되는 16개의 뱅크들(RBi,i=0~15)은 인접한 뱅크들(RBi,i=0~15)끼리 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)을 공유한다. 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 이 후에 설명될 뱅크 선택 신호(CBSELi_j,i,j=0~15) 및 칼럼 라인 선택 신호(CSLk,k=0~63)에 의하여 제어된다.
도 2는 도 1의 로우디코더를 나타내는 블록도이다. 로우 디코더(14)는 외부로부터 입력되는 어드레스들(RADR[8:0],RADR[16:13])을 디코딩하여 16개의 뱅크들(RBj,j=0~15) 중 하나의 뱅크를 선택하고, 선택되는 뱅크(RBj,j=0~15) 내의 워드라인(WLi,i=0~511)을 선택한다. 로우 디코더(14)는 구체적으로, 4개의 뱅크 어드레스(RADR[16:13])를 조합하여 16개의 뱅크들(RBj,j=0~15)을 어드레싱하고, 9개의 로우 어드레스(RADR[8:0])를 조합하여 하나의 뱅크(RBj,j=0~15) 내 512개의 워드라인을 어드레싱한다. 로우 디코더(14)는 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는 구성 및 작용에 대한 구체적인 기술은 생략된다.
여기서, 본 실시예에서의 로우 디코더(14)는 RCR모드를 내장한 로우 디코더로서, 한번의 로우 액티브 명령에 의하여 16개의 뱅크들(RBj,j=0~15) 중에서 2개 이상의 뱅크들(RBj, j=0~15)을 동시에 선택할 수 있는 데, 여기서는 4개의 뱅크들(RB0,RB4,RB8,RB12)을 동시에 선택한다. 그러므로, 로우 디코더(14)가 뱅크 선택 어드레스(RADR[16:13])의 상위 어드레스(RADR[14:13])에 의하여 4개의 뱅크들(RB0,RB4,RB8,RB12)을 동시에 선택하도록 설계되어진다는 것은 당업자에게는 주지되는 사실이다. 그리고, 4개의 뱅크들(RB0,RB4,RB8,RB12) 이외에 16개의 뱅크들(RBi,i=0~15) 중에서 적어도 하나 이상의 뱅크가 선택될 수 있다는 것도 명백하다. 이렇게 한번에 4개의 뱅크들을 선택하는 동작 모드는 선택되는 4개의 뱅크 내의 메모리 셀 데이터의 리프레시 동작을 수행할 때 사이클 타임을 줄일 수 있다. 이러한 동작모드를 행 사이클 감소 모드(Row Cycle Reduction mode: 이하 "RCR 모드"라 칭함)라 한다. 그리고, RCR 모드는 이후에 설명될 본 발명의 뱅크 선택 신호 발생 회로와 연관되어 반도체 메모리 장치의 메모리 셀로 데이터를 기입할 때, 선택되는 4개의 뱅크들의 메모리 셀로 데이터를 기입하게 된다.
도 3은 도 1의 칼럼 디코더(16)를 나타내는 블록도이다. 칼럼 디코더(16)는 외부로부터 입력되는 6개의 칼럼 어드레스(CADR[5:0])를 디코딩하여 칼럼 라인 선택 신호(CSLk,k=0~63)를 발생한다. 칼럼 라인 선택 신호(CSLk,k=0~63)는 반도체 메모리 장치(10, 도 1)의 메모리 블락(12,13) 내 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에 제공되어 하나의 DQ 블락(DQAi, DQBi,i=0~7) 내 512개의 비트라인을 어드레싱하는 데, 이는 이후에 설명될 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에서 설명된다. 칼럼 디코더(16)는 당업자라면 용이하게 구현할 수 있으므로, 본 명세서에서는 구성 및 작용에 대한 구체적인 기술은 생략된다.
다시, 도 1을 참조하면 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)는 뱅크 선택 신호(CBSELi_j,i,j=0~15)에 의하여 16개의 뱅크들(RBi,i=0~15) 중 적어도 하나 이상의 뱅크들에 연결되고, 칼럼 라인 선택 신호(CSLk,k=0~63)에 의하여 연결되는 뱅크(RBi,i=0~15) 내 소정의 비트라인을 선택하여 데이터 입출력 라인(IO)과 연결시킨다. 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생시키는 뱅크 선택 신호 발생 회로는 도 4에 도시되어 있다.
도 4를 참조하면, 뱅크 선택 신호 발생 회로(30)는 본 실시예의 16개의 뱅크들(RBi,i=0~15, 도 1)을 어드레싱하기 위하여 외부로부터 인가되는 제1 내지 제4 뱅크 어드레스 신호(CBSEL〈0〉,CBSEL〈1〉,CBSEL〈2〉,CBSEL〈3〉)를 수신하여 뱅크(RBi,i=0~15)와 연결되는 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15, 도 1)를 선택하는 뱅크 선택 신호(CBSELi_j, i,j=0~1)를 발생한다. 뱅크 선택 신호 발생 회로(30)는 구체적으로, 제1 뱅크 선택 신호 발생 회로(32), 제2 뱅크 선택 신호 발생 회로(34) 및 제3 뱅크 선택 신호 발생 회로(36)를 구비한다. 제1 뱅크 선택 신호 발생회로(32)는 칼럼 어드레스를 래치하는 칼럼 어드레스 래치 신호(PYAL) 및 제1 및 제2 뱅크 어드레스들(CBSEL〈0〉,CBSEL〈1〉)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01〈i〉,i=0~3)를 발생한다. 제1 뱅크 선택 신호 발생 회로(32)는 도 5를 참조하여 설명한다.
도 5를 참조하면, 제1 뱅크 선택 신호 발생회로(32)는 제1 및 제2 뱅크 어드레스(CBSEL〈0〉,CBSEL〈1〉)를 디코딩하여 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01〈i〉,i=0~3)를 발생하는 데, 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01〈i〉,i=0~3) 중에서 하나만이 "로우레벨"이 된다. 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01〈i〉,i=0~3)는 칼럼방향의 동작명령이 시작되는 시점에서 "하이레벨"의 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제1 내지 제4 뱅크 선택 신호(BDCA01〈i〉,i=0~3)로 전송된다. 여기서, 제1 내지 제4 뱅크 선택 신호(BDCA01〈i〉,i=0~3)는 제1 내지 제4 보조 뱅크 선택 신호(p_BDCA01〈i〉,i=0~3)에 각각 반전된 신호로서, 각각은 이 후에 설명될 제3 뱅크 선택 신호 발생 회로에 선택적으로 조합되어 뱅크 선택 신호를 발생한다.
도 6은 제2 뱅크 선택 신호 발생 회로(34)를 나타내는 회로도이다. 이를 참조하면, 제2 뱅크 선택 신호 발생 회로(34)는 기입 동작을 지시하는 기입 신호(WRITE), RCR 모드를 지시하는 RCR 모드 신호(PRCR), 제3 내지 제4 뱅크 어드레스(CBSEL〈2〉,CBSEL〈3〉) 및 "하이레벨"의 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)를 발생한다. 제2 뱅크 선택 신호 발생 회로(34)는 기입 신호(WRITE)가 "로우레벨"로 비활성이거나 RCR 모드 신호(PRCR)가 "로우레벨"로 비활성일 때 즉, 독출동작을 수행할 때, 제3 내지 제4 뱅크 어드레스들(CBSEL〈2〉,CBSEL〈3〉)에 응답하여 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3)를 발생한다. 여기서, 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3) 중에서 하나만이 "로우레벨"이 된다. 예비 제5 내지 제8 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3)는 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)로 전송되는 데, 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)는 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3)의 반전된 신호이다.
한편, 제2 뱅크 선택 신호 발생 회로(34)는 RCR 모드일 때 기입 동작을 수행하는 동안 즉, 기입 신호(WRITE) 및 RCR 모드 신호(PRCR)가 "하이레벨"로 활성인 동안에 모두 "로우레벨"의 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3)를 발생한다. 그리하여, 제5 내지 제8 보조 뱅크 선택 신호(p_BDCA23〈i〉,i=0~3)는 칼럼 어드레스 래치 신호(PYAL)에 응답하여 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)로 전송되는 데, 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)는 모두 "하이레벨"이 된다. 여기서, 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3) 각각은 이후에 설명될 제3 뱅크 선택 신호 발생 회로에서 선택적으로 조합되어 뱅크 선택 신호를 발생한다.
도 7은 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생하는 제3 뱅크 선택 신호 발생 회로(36)을 나타낸다. 이를 참조하면, 제3 뱅크 선택 신호 발생 회로(36)은 제1 및 제2 뱅크 선택 신호 발생 회로(32,34)에서 발생하는 제1 내지 제8 뱅크 선택 신호(BDCA01〈i〉,BDCA23〈i〉, i=0~3)를 조합하여 뱅크 선택 신호(CBSELi_j, i,j=0~15)를 발생한다.
제3 뱅크 선택 신호 발생 회로(36)은 구체적으로, 제1 내지 제8 뱅크 선택 신호(BDCA01〈i〉,BDCA23〈i〉, i=0~3)를 조합하는 뱅크 디코딩 회로부(38)을 구비한다. 뱅크 디코딩 회로부(38)는 17개의 뱅크 디코더들(40,41,42,…)로 구성되는 데, 각각의 뱅크 디코더들(40,41,42,…)는 제1 내지 제8 뱅크 선택 신호(BDCA01〈i〉,BDCA23〈i〉, i=0~3) 중에서 4개를 입력으로 하여 뱅크 선택 신호(CBSELi_j,i,j=0~15)를 발생한다. 여기서, 뱅크 디코더들(40,41,42,…)로 입력되는 4개의 제1 내지 제8 뱅크 선택 신호(BDCA01〈i〉,BDCA23〈i〉, i=0~3)는 2개씩 분리되어 서로 이웃하는 뱅크 디코더들(40,41,42,…)에 각각 제공된다. 그리하여, 이웃하는 뱅크 디코더들(40,41,42,…)은 "하이레벨"의 뱅크 선택 신호들(CBSELi_j, i,j=0~15)을 발생한다.
이러한 뱅크 선택 신호 발생 회로(30)에서 독출동작시, 제2 뱅크(RB1, 도 1)를 선택하는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)가 "하이레벨"로 활성화되는 동작은 다음과 같다.
우선, 제2 뱅크(RB1, 도 1)를 선택하기 위하여 제1 뱅크 어드레스(CBSEL〈0〉)는 "하이레벨"이고, 제2 내지 제4 뱅크 어드레스(CBSEL〈1〉,CBSEL〈2〉,CBSEL〈3〉)는 "로우레벨"로서 제1 및 제2 뱅크 선택 신호 발생 회로(32,34, 도 5, 도 6)로 입력된다. 그리하여 제1 뱅크 선택 신호 발생 회로(32, 도 5)에서는 제2 뱅크 선택 신호(BDCA01〈1〉)가 "하이레벨"로 발생되고, 제1, 제3 및 제4 뱅크 선택 신호(BDCA01〈0〉,BDCA01〈2〉,BDCA01〈3〉)는 "로우레벨"로 발생된다. 제2 뱅크 선택 신호 발생 회로(34, 도 6)에서는 제5 뱅크 선택 신호(BDCA23〈0〉)가 "하이레벨"로 발생되고, 제6 내지 8 뱅크 선택 신호(BDCA23〈i〉,i=1~3)는 "로우레벨"로 발생된다.
계속하여, "하이레벨"의 제2 및 제5 뱅크 선택 신호(BDCA01〈1〉,BDCA23〈0〉)와 "로우레벨"의 제1, 제3, 제4 및 제6 내지 제8 뱅크 선택 신호(BDCA01〈0〉,BDCA01〈2〉,BDCA01〈3〉,BDCA23〈i〉,i=1~3)는 제3 뱅크 선택 신호 발생 회로(36)로 입력된다. 제3 뱅크 선택 신호 발생 회로(36)에서 제2 및 제5 뱅크 선택 신호(BDCA01〈1〉,BDCA23〈0〉)를 입력으로 하는 뱅크 디코더(41,42)는 "하이레벨"의 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)를 발생한다. 다시, 도 1을 참조하면, "하이레벨"의 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)는 제2 뱅크(RB1)와 2개의 뱅크 선택 신호 발생 회로들(DIO0_1,DIO1_2)을 연결시킨다.
한편, RCR 모드일 때 기입 동작을 수행하는 동안, 뱅크 선택 회로(30)의 동작을 설명하면 다음과 같다. 기입 신호(WRITE) 및 RCR 모드 신호(PRCR)가 "하이레벨"로 활성인 동안에 제2 뱅크 선택 신호 발생 회로(34, 도 6)는 모두 "하이레벨"의 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)를 발생한다. 그리하여, 제3 뱅크 선택 신호 발생 회로(36, 도 7)는 "하이레벨"의 제1 뱅크 선택 신호(BDCA01〈0〉) 및 "하이레벨"의 제5 내지 제8 뱅크 선택 신호(BDCA23〈i〉,i=0~3)에 응답하여 8개의 "하이레벨" 뱅크 선택 신호(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)를 발생한다. 그러므로, "하이레벨" 뱅크 선택 신호(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)는 뱅크 선택 신호 발생 회로들(DIOi_j,i,j=0~15)로 제공되어 4개의 뱅크(RB0, RB4, RB8, RB12)와 연결된다. 여기서, RCR 모드일 때 기입 동작을 수행하는 방법을 도 1과 도 2의 로우 디코더(14)를 연관하여 설명하면 다음과 같다.
도 2의 로우 디코더(14)는 메모리 블락(12,13, 도 1) 내의 메모리 셀로 데이터를 기입할 때, 16개의 뱅크들(RBi,i=0~15) 중에서 4개의 뱅크들(RB0,RB4,RB8,RB12)을 한번에 선택한다. 그리고, 뱅크 선택 신호 발생 회로(30, 도 4)에서 제공되는 뱅크 선택 신호(CBSELi_j, i,j=0~15)는 RCR 모드일 때 기입 동작을 수행하는 동안에 8개의 칼럼 블락 선택 신호들(CBSEL0_0, CBSEL0_1, CBSEL3_4, CBSEL4_5, CBSEL7_8, CBSEL8_9, CBSEL11_12, CBSEL12_13)을 선택하여 4개의 뱅크들(RB0, RB4, RB8, RB12)와 연결된다. 그리하여, 로우 디코더(14)에서 선택되는 4개의 뱅크들(RB0,RB4,RB8,RB12)은 뱅크 선택 신호 발생 회로(30, 도 4)에서 연결되는 4개의 뱅크들(RB0,RB4,RB8,RB12)과 일치한다. 따라서, 4개의 뱅크들(RB0,RB4,RB8,RB12) 내의 메모리 셀들의 데이터들은 데이터 입출력 라인들(IOi,/IOi,i=0~7)로 입출력 된다.
본 실시예의 반도체 메모리 장치(10, 도 1)의 ×128 데이터 입출력 규정을 만족시키기 위하여 16개의 DQ 블락(DQAi, DQBi,i=0~7) 각각에서는 ×8 데이터 입출력 라인(IOi,i=0~7)을 통하여 8개의 데이터가 동시에 입출력 된다. 하나의 DQ 블락(DQA0) 내 배열되는 인접한 뱅크들(RB0,RB1,RB2)에 공유되는 뱅크 선택 신호 발생 회로(A부분, 도 1)를 예로 들어, 하나의 뱅크(RB1) 및 DQ 블락(DQA0)에서 8개의 데이터가 입출력되는 방법을 도 8를 참조하여 설명한다.
도 8를 참조하면, 제1 내지 제3 뱅크(RB0~RB2)에는 각각 512개의 비트라인쌍(BLi,/BLi,i=0~511)이 존재한다. 제1 뱅크(RB0)는 제1 뱅크 선택 신호 발생 회로(DIO0_0)와 제2 뱅크 선택 신호 발생 회로(DIO0_1)에 연결되고, 제2 뱅크(RB1)는 제2 뱅크 선택 신호 발생 회로(DIO0_1)과 제3 뱅크 선택 신호 발생 회로(DIO1_2)에 연결되고. 제3 뱅크(RB2)는 제3 뱅크 선택 신호 발생 회로(DIO1_2)과 제4 뱅크 선택 신호 발생 회로(미도시)에 연결된다.
제1 뱅크(RB0)의 512개 비트라인쌍(BLi,/BLi, i=0~511) 중 반(half)인 256개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~255)은 제1 뱅크(RB0)의 상단부로 연결되고, 나머지 반인 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)은 제1 뱅크(RB0)의 하단부로 연결된다. 이와는 반대로, 제2 뱅크(RB1)의 512개 비트라인쌍(BLi,/BLi, i=0~511) 중 반(half)인 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255)은 제2 뱅크(RB1)의 상단부로 연결되고, 나머지 반인 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)은 제2 뱅크(RB1)의 하단부로 연결된다. 그리고, 제3 뱅크의 비트라인쌍(BLi,/BLi, i=0~511)은 제1 뱅크와 동일하게 256개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~255)은 제3 뱅크(RB0)의 상단부로, 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)은 제3 뱅크(RB0)의 하단부로 연결된다.
제1 뱅크(RB0)의 256개의 짝수번의 비트라인쌍(BL,/BL,i=2n,n=0~255)과 제2 뱅크(RB1)의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255)은 서로 연결되어 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내 센스앰프(S/A)와 연결된다. 한편, 제2 뱅크(RB1)의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)은 인접하는 제3 뱅크(RB2)의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)과 서로 연결되어 제3 뱅크 선택 신호 발생 회로(DIO1_2)의 센스앰프(S/A)와 연결된다. 제2 및 3 뱅크 선택 신호 발생 회로(DIO0_1, DIO1_2) 내의 센스앰프(S/A)는 제1 내지 제3 뱅크(RB0~RB2)의 상단 및 하단부의 256개 비트라인쌍에 각각 연결되도록 256개 존재한다.
제2 및 3 뱅크 선택 신호 발생 회로(DIO0_1, DIO1_2)는 뱅크 연결부(60) 및 칼럼 선택부(70)를 구비한다.
뱅크 연결부(60)는 앞서 설명한 뱅크 선택 신호 발생 회로(30, 도 4)에서 독출동작시, 제2 뱅크(RB1)를 선택하는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)의 "하이레벨" 활성화에 응답하여 제2 뱅크(RB1) 상단부의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255) 및 하단부의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255)을 제1 데이터 라인들(FDL)로 연결시킨다. 뱅크 연결부(60)는 구체적으로, 게이트에 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)가 연결되고 소스와 드레인에 제2 뱅크의 비트라인과 제1 데이터 라인이 각각 연결되는 엔모스 트랜지스터들이다.
칼럼 라인 선택 신호(CSLk,k=0~63)는 칼럼 디코더(16, 도 3)로부터 제공되어 모든 뱅크 선택 신호 발생 회로(DIOi_j, i,j=0~15)에 공유된다. 제2 및 제3 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)에 공유되는 칼럼 라인 선택 신호(CSLk,k=0~63)는 제2 뱅크(RB1)의 상단부의 256개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~255) 및 하단부의 256개의 홀수번의 비트라인쌍(BL,/BL,i=2n+1,n=0~255) 중 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인쌍을 선택한다.
제2 및 제3 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)로 제공되는 64개의 칼럼 라인 선택 신호(CSLk,k=2n,n=0~31)는 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내의 칼럼 선택부(70)로 입력된다. 칼럼 선택부(70)는 64개의 칼럼 라인 선택 신호(CSLk,k=0~63) 각각에 응답하여 뱅크 선택부(60)로부터 전달되는 제1 데이터 라인쌍(FDL) 중 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인쌍(FDL)을 데이터 입출력 라인쌍(IOi,/IOi, i=0~7)과 연결시킨다. 칼럼 선택부(70)는 구체적으로, 64개의 칼럼 라인 선택 신호(CSLk,k=0~63)가 64개의 칼럼 선택 트랜지스터 그룹(TGi,i=0~63)으로 각각 제공되며, 칼럼 선택 트랜지스터 그룹(TGi,i=0~63) 각각은 8개의 엔모스 트랜지스터들(TCi,i=0~7)로 구성된다. 따라서, 하나의 칼럼 라인 선택 신호(CSLk,k=0~63))가 게이트로 인가되는 칼럼 선택 트랜지스터 그룹(TG0) 내 8개의 트랜지스터들(TCi,i=0~7)이 "턴-온"되어 제2 뱅크 선택 신호 발생 회로(DIO0_1) 내 4개의 제1 데이터 라인(FDL)은 데이터 입출력 라인(IOi,/IOi,i=0~3)으로 연결되고 제3 뱅크 선택 신호 발생 회로(DIO1_2) 내 4개의 제1 데이터 라인(FDL)은 데이터 입출력 라인(IOi,/IOi,i=0~3)으로 연결된다.
결과적으로, 칼럼 라인 선택 신호(CSL0)는 제2 뱅크(RB1)의 상단부의 4개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~3)을 4개의 데이터 입출력 라인쌍(IOi,/IOi,i=0~3)과 연결시키고, 제2 뱅크(RB1)의 하단부의 4개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~3)을 4개의 데이터 입출력 라인쌍(IOi,/IOi,i=4~7)과 연결시킨다. 그러므로, 제2 뱅크의 상단부의 4개의 짝수번의 비트라인쌍(BLi,/BLi,i=2n,n=0~3)과 하단부의 4개의 홀수번의 비트라인쌍(BLi,/BLi,i=2n+1,n=0~3)과 연결되는 8개의 메모리 셀 데이터는 8개의 데이터 입출력 라인(IOi,/IOi,i=0~7)과 연결된다. 따라서, 반도체 메모리 장치(10)는 하나의 DQ 블락(DQA0)와 매칭(matching)되는 하나의 뱅크(RB1)에서 8개의 셀 데이터가 8개의 데이터 입출력 라인(IOi,i=0~7)으로 동시에 입출력된다.
다시, 도 1을 참조하여 반도체 메모리 장치(10)의 메모리를 테스트하는 방법을 설명하면 다음과 같은 데, 우선 메모리 셀들로 데이터를 기입하는 방법은 첫번째로, 다수개의 뱅크들(RBi,i=0~15)을 어드레싱하고 뱅크 내 워드라인(WLi,i=0~511)을 어드레싱하는 로우디코더(14)에 의하여 다수개의 뱅크들(RBi,i=0~15) 중 4개의 뱅크들(RB0,RB4,RB8,RB12)을 선택하고, 선택되는 4개의 뱅크들(RB0,RB4,RB8,RB12) 내 적어도 하나 이상의 워드라인들(WLi,i=0~511)을 인에이블한다.
두번째로, 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호(WRITE) 및 뱅크들(RBi,i=0~15) 중 적어도 하나 이상의 뱅크들 즉, 4개의 뱅크들(RB0,RB4,RB8,RB12)을 선택함을 나타내는 RCR 모드 신호에 응답하는 뱅크 선택 신호 발생 회로(30)는 소정의 뱅크를 선택하는 뱅크 선택 신호들(CBSELi_j,i,j=0~15)을 모두 "하이레벨'로 활성화시킨다.
세번째로, 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15) 내 뱅크 연결부(60)는 뱅크 선택 신호들(CBSELi_j,i,j=0~15)에 응답하여 뱅크들(RBi,i=0~15)의 비트라인들(BLi,/BLi,i=0~511)을 제1 데이터 라인들(FDL)으로 연결시킨다.
네번째로, 뱅크 선택 신호 발생 회로(DIOi_j,i,j=0~15) 내 칼럼 선택부(70)는 비트라인(BLi,/BLi,i=0~511)들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호(CSLk,k=0~63)에 응답하여 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인(FDL)을 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 연결시킨다.
다섯번째로, 로우디코더(14)에 의하여 선택되는 뱅크들(RB0,RB4,RB8,RB12) 내 워드라인들(WLi,i=0~511)과 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인(BLi,/BLi,i=0~511)에 매칭되는 메모리 셀들로 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 인가되는 테스트용 데이터 패턴이 기입된다. 따라서, 데이터 입출력 라인(IOi,/IOi,i=0~7)을 공유하는 다수개의 뱅크들(RBi,i=0~15) 중 선택되는 뱅크들(RB0,RB4,RB8,RB12)의 메모리 셀 데이터들로 데이터 입출력 라인(IOi,/IOi,i=0~7)에 인가되는 테스트용 데이터 패턴이 기입된다.
이와 같이, 메모리 셀들로 데이터를 기입한 이후에, 기입된 메모리 셀 데이터를 독출하여 메모리 셀의 불량 여부를 검사하는 데, 메모리 셀 데이터를 독출하는 방법은 다음과 같다.
우선, 로우디코더(14)는 다수개의 뱅크들(RBi,i=0~15) 중 2개 이상의 뱅크들을 선택하고 선택되는 하나의 뱅크(RB1) 내 하나의 워드라인(WLi,i=0~511)을 인에이블한다. 다음에, 뱅크 선택 신호 발생 회로(30)는 선택되는 하나의 뱅크(RB1)와 연관되는 뱅크 선택 신호(CBSEL0_1,CBSEL1_2)를 발생하여 뱅크(RB1)의 비트라인들(BLi,/BLi,i=0~511)을 제1 데이터 라인들(FDL)로 연결시킨다. 이 후, 뱅크 선택 신호 발생 회로(DIO0_1,DIO1_2)는 칼럼 라인 선택 신호(CSLk,k=0~63)에 응답하여 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 제1 데이터 라인(FDL)을 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 연결시킨다. 따라서, 로우디코더(14)에 의하여 선택되는 뱅크(RB1) 내 워드라인(WLi,i=0~511)과 칼럼 라인 선택 신호(CSLk,k=0~63)에 해당하는 비트라인(BLi,/BLi,i=0~511)에 매칭되는 메모리 셀의 데이터가 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 독출된다. 그러므로, 데이터 입출력 라인(IOi,/IOi,i=0~7)을 공유하는 다수개의 뱅크들(RBi,i=0~15) 내의 메모리 셀 데이터들이 데이터 충돌없이 데이터 입출력 라인(IOi,/IOi,i=0~7)으로 전송된다.
따라서, 본 발명의 뱅크 선택 신호 발생 회로를 포함하는 반도체 메모리 장치는 RCR 모드일 때 기입 동작시, 다수개의 뱅크들 중 적어도 하나 이상의 뱅크들을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 동시에 기입한다. 그러므로, 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄일 수 있으므로 테스트 시간을 최소화할 수 있다.
도면과 명세서에서 최적 실시예들이 기재되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구 범위에 기재된 본 발명의 범위를 제한하기 위해 사용된 것이 아니다. 여기에 제시된 정보와 예들로부터, 뱅크 선택 신호 발생 회로는 다른 형태로 구성될 수 있다는 것은 당업자에게 자명하다. 따라서, 본 발명의 권리 범위는 첨부된 특허 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 본 발명의 반도체 메모리 장치는 RCR 모드일 때 기입 동작시 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하고 선택되는 뱅크들 내 워드라인들과 칼럼 라인 선택 신호에 해당하는 비트라인과 매칭되는 메모리 셀들로 데이터를 동시에 기입하므로 메모리 테스트 동안 데이터 기입 사이클 횟수를 줄여 테스트 시간을 최소화할 수 있다.

Claims (5)

  1. 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 상기 메모리 블락 내 메모리 셀들의 데이터들을 상기 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에 있어서,
    테스트시 상기 데이터 입출력 라인은 상기 메모리 셀들로 데이터를 기입하는 동작에서 상기 다수개의 뱅크들 중 2개 이상의 상기 뱅크들을 선택하여 선택되는 상기 뱅크들 내 상기 메모리 셀들과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 상기 메모리 블락 내 메모리 셀들의 데이터들을 상기 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치에서,
    상기 반도체 메모리 장치는 상기 뱅크들 사이에 배치되고 인접하는 뱅크들에 의하여 공유되고 상기 뱅크의 비트라인들을 상기 데이터 입출력 라인과 연결시키는 뱅크 선택 신호 발생 회로를 구비하며,
    상기 뱅크 선택 신호 발생 회로는
    상기 메모리 셀로 데이터를 기입하는 동작에서 소정의 뱅크를 선택하는 뱅크 선택 신호에 의하여 상기 뱅크들 중 2개 이상의 상기 뱅크들을 선택하고, 상기 메모리 셀의 데이터를 독출하는 동작에서 상기 뱅크 선택 신호에 의하여 상기 뱅크들 중 어느 하나의 뱅크를 선택하여 상기 선택되는 뱅크들의 비트라인들을 제1 데이터 라인들로 연결하는 뱅크 연결부; 및
    상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 상기 제1 데이터 라인들 중 상기 칼럼 라인 선택 신호에 해당하는 제1 데이터 라인을 상기 데이터 입출력 라인으로 연결하는 칼럼 선택부를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2 항에 있어서, 상기 반도체 메모리 장치는
    상기 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 상기 뱅크들 중 소정의 뱅크들을 동시에 선택하는 RCR 모드 신호에 응답하여, 상기 메모리 셀로 데이터를 기입하는 동작에서 상기 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호가 활성화되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2 항에 있어서, 상기 뱅크 선택 신호 발생 회로는
    상기 뱅크들 내의 비트라인들이 짝수번 및 홀수번의 비트라인들로 나뉘어져 상기 인접하는 뱅크들의 짝수번의 비트라인들 및 홀수번의 비트라인들에 각각 공유되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 데이터 입출력 라인을 공유하는 다수개의 뱅크들로 배열되는 메모리 블락을 가지며 상기 메모리 블락 내 메모리 셀들의 데이터들을 상기 데이터 입출력 라인을 통하여 입출력하는 반도체 메모리 장치의 테스트 방법에 있어서,
    상기 메모리 셀들로 데이터를 기입하기 위하여 상기 다수개의 뱅크들 중 2개 이상의 뱅크들을 선택하는 단계;
    상기 선택되는 뱅크들 내 적어도 하나 이상의 상기 메모리 셀들의 워드라인들을 인에이블하는 단계;
    상기 메모리 셀로 데이터를 기입하는 동작을 지시하는 기입신호 및 상기 뱅크들 중 적어도 하나 이상의 뱅크들을 선택함을 나타내는 RCR 모드 신호에 응답하여 소정의 뱅크를 선택하는 뱅크 선택 신호들 중 적어도 하나 이상의 뱅크 선택 신호를 활성화시키는 단계;
    상기 뱅크 선택 신호들 및 상기 비트라인들의 어드레스를 나타내는 각각의 칼럼 라인 선택 신호에 응답하여 상기 칼럼 라인 선택 신호에 해당하는 비트라인을 상기 데이터 입출력 라인으로 연결하는 단계; 및
    상기 데이터 입출력 라인으로 인가되는 테스트용 데이터 패턴을 상기 비트라인을 통하여 상기 선택된 2개 이상의 뱅크들 내 메모리 셀들로 기입하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 테스트 방법.
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