JP3185694B2 - 高速バーストリード／ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置 - Google Patents
高速バーストリード／ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置Info
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
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- Computer Hardware Design (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、高速バーストリー
ド／ライトのため帯域幅を増加させたデータバスライン
構造を有する半導体メモリ装置に関し、さらに詳しくは
多数のデータバスをセルアレイ及びセンスアンプアレイ
の上に通過するよう配設するとともに、多数のセンスア
ンプのデータを地域データバスセンスアンプに予めデー
タを読み取るようにすることにより、高速バーストリー
ド／ライト動作が可能になるようにした半導体メモリ装
置に関する。
ド／ライトのため帯域幅を増加させたデータバスライン
構造を有する半導体メモリ装置に関し、さらに詳しくは
多数のデータバスをセルアレイ及びセンスアンプアレイ
の上に通過するよう配設するとともに、多数のセンスア
ンプのデータを地域データバスセンスアンプに予めデー
タを読み取るようにすることにより、高速バーストリー
ド／ライト動作が可能になるようにした半導体メモリ装
置に関する。
【０００２】
【従来の技術】通常、マイクロプロセッサ（Microproce
ssor）の動作速度に比べメモリの動作は低速のため全シ
ステムの性能向上に制約を与えている。最近注目されて
いるランバスディラム（Rambus DRAM)や高速同期式ディ
ラム（Synchronous DRAM：以下‘ＳＤＲＡＭ’という）
は、このような要求に対応して通常のディラム（Dynami
c Random Access Memory：以下‘ＤＲＡＭ’という）に
比べ、革新的に帯域幅(Bandwidth) 及び動作速度を増加
させている。（ここで、帯域幅とはバス動作周波数×デ
ータバス幅である。）
ssor）の動作速度に比べメモリの動作は低速のため全シ
ステムの性能向上に制約を与えている。最近注目されて
いるランバスディラム（Rambus DRAM)や高速同期式ディ
ラム（Synchronous DRAM：以下‘ＳＤＲＡＭ’という）
は、このような要求に対応して通常のディラム（Dynami
c Random Access Memory：以下‘ＤＲＡＭ’という）に
比べ、革新的に帯域幅(Bandwidth) 及び動作速度を増加
させている。（ここで、帯域幅とはバス動作周波数×デ
ータバス幅である。）
【０００３】しかし、ギガビット(Gigabit）級ＤＲＡＭ
に対しラムバスディラムや高速ＳＤＲＡＭを現わすには
いろいろ問題点が予想される。そのうちの一つは、リー
ド（READ）ライト（WRITE)データバス構造であるが、現
在のデータバス構造ではハイスピード／ハイ帯域幅の要
求条件を満たすことが困難である。
に対しラムバスディラムや高速ＳＤＲＡＭを現わすには
いろいろ問題点が予想される。そのうちの一つは、リー
ド（READ）ライト（WRITE)データバス構造であるが、現
在のデータバス構造ではハイスピード／ハイ帯域幅の要
求条件を満たすことが困難である。
【０００４】通常の地域データバス（Local Data Bus）
構造は、一般に水平地域データバス(Horizontal Local
Data Bus) と垂直地域データバス(Vertical Local Data
Bus）で構成されており、メタルラインでセルアレイの
上を通過するメーンカラムデコーダの出力であるＧＹｉ
信号によりビットラインセンスアンプ（Bit Line Sense
Amplifier：以下‘ＢＬＳＡ’という）アレイに貯蔵さ
れたデータ中ごく一部分のデータのみ水平地域データバ
スを経てデータバスセンスアンプ（Data Bus Sense Amp
lifier：以下‘ＤＢＳＡ’という）に伝えられ、このＤ
ＢＳＡでセンシングされたデータは垂直地域データバス
を経てグローバルデータバス（Global Data Bus ）に出
力される。
構造は、一般に水平地域データバス(Horizontal Local
Data Bus) と垂直地域データバス(Vertical Local Data
Bus）で構成されており、メタルラインでセルアレイの
上を通過するメーンカラムデコーダの出力であるＧＹｉ
信号によりビットラインセンスアンプ（Bit Line Sense
Amplifier：以下‘ＢＬＳＡ’という）アレイに貯蔵さ
れたデータ中ごく一部分のデータのみ水平地域データバ
スを経てデータバスセンスアンプ（Data Bus Sense Amp
lifier：以下‘ＤＢＳＡ’という）に伝えられ、このＤ
ＢＳＡでセンシングされたデータは垂直地域データバス
を経てグローバルデータバス（Global Data Bus ）に出
力される。
【０００５】一方、６４メガ−ビットディラム（６４Ｍ
ｂ ＤＲＡＭ）以降からは、メタルピッチ緩和のため必
須的に適用されだしたサブワードラインドライバ（Sub
WordLine Driver) の上に垂直地域データバスを配設す
るとともに、アクセスするＢＬＳＡの数は制限される。
さらに、メモリの集積度が増加するほど垂直地域データ
バス及びメーンカラムデコーダの出力であるＧＹｉ信号
ラインの長さが長くなりカラムアクセス時間減少の制限
要因となっている。
ｂ ＤＲＡＭ）以降からは、メタルピッチ緩和のため必
須的に適用されだしたサブワードラインドライバ（Sub
WordLine Driver) の上に垂直地域データバスを配設す
るとともに、アクセスするＢＬＳＡの数は制限される。
さらに、メモリの集積度が増加するほど垂直地域データ
バス及びメーンカラムデコーダの出力であるＧＹｉ信号
ラインの長さが長くなりカラムアクセス時間減少の制限
要因となっている。
【０００６】
【発明が解決しようとする課題】では、図１に示す通常
のデータバス構造を有する半導体メモリ装置を見ながら
さらに詳細に説明することにする。
のデータバス構造を有する半導体メモリ装置を見ながら
さらに詳細に説明することにする。
【０００７】カラムデコーダ（１４）の出力であるＧＹ
ｉ信号により選択されたＢＬＳＡはデータを水平地域デ
ータバスに伝え、ＤＢＳＡは伝えられたデータをセンシ
ングして貯蔵する。ＤＢＳＡに貯蔵されたデータは垂直
地域データバスを介しグローバルデータバスに伝えられ
る。従って、通常の地域データバス構造ではそれぞれの
活性化したワードライン毎に同時にアクセスするＢＬＳ
Ａの数が２又は４に制限される。
ｉ信号により選択されたＢＬＳＡはデータを水平地域デ
ータバスに伝え、ＤＢＳＡは伝えられたデータをセンシ
ングして貯蔵する。ＤＢＳＡに貯蔵されたデータは垂直
地域データバスを介しグローバルデータバスに伝えられ
る。従って、通常の地域データバス構造ではそれぞれの
活性化したワードライン毎に同時にアクセスするＢＬＳ
Ａの数が２又は４に制限される。
【０００８】図２は、二つの連続的なローアドレス（Ｘ
ａ＆Ｘｂ）に対する通常のバーストリード（READ）タイ
ミング図である。
ａ＆Ｘｂ）に対する通常のバーストリード（READ）タイ
ミング図である。
【０００９】現在のＳＤＲＡＭでは、同一バンク（Ban
k）内の二つのローアドレス（Ｘａ＆Ｘｂ）を連続的に
アクセスする場合には、ローアドレスＸａとカラムアド
レスＹａによるバーストデータ（ＱＡｉ，１≦ｉ≦ｋ）
と、ローアドレスＸｂとカラムアドレスＹｂによるバー
ストデータ（ＱＢｉ，１≦ｉ≦ｋ）の間にフリーチャー
ジ＋ローアクセスタイムが求められＤＲＡＭのバースト
リード性能を低下させる。
k）内の二つのローアドレス（Ｘａ＆Ｘｂ）を連続的に
アクセスする場合には、ローアドレスＸａとカラムアド
レスＹａによるバーストデータ（ＱＡｉ，１≦ｉ≦ｋ）
と、ローアドレスＸｂとカラムアドレスＹｂによるバー
ストデータ（ＱＢｉ，１≦ｉ≦ｋ）の間にフリーチャー
ジ＋ローアクセスタイムが求められＤＲＡＭのバースト
リード性能を低下させる。
【００１０】従って、本発明では多数のデータバスをセ
ルアレイ及びセンスアンプアレイ上に通過するよう配設
するとともに、多数のセンスアンプのデータを地域デー
タバスセンスアンプに予め読み取るようにすることによ
り、高速バーストリード／ライト動作が可能となるよう
にした半導体メモリ装置を提供することにその目的を有
する。
ルアレイ及びセンスアンプアレイ上に通過するよう配設
するとともに、多数のセンスアンプのデータを地域デー
タバスセンスアンプに予め読み取るようにすることによ
り、高速バーストリード／ライト動作が可能となるよう
にした半導体メモリ装置を提供することにその目的を有
する。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、本発明の高速バーストリード／ライトのため帯域幅
を増加させたデータバスライン構造を有する半導体メモ
リ装置では、カラム方向に２n 個ずつ分離されたＫ個の
ビットラインセンスアンプで構成されたビットラインセ
ンスアンプアレイと、前記と同様のカラム方向のビット
ラインセンスアンプアレイに共有され、セルアレイ及び
前記ビットラインセンスアンプアレイ上を通過するよう
配設された全てＫ／２n 個の地域データバスラインと、
前記各ビットラインセンスアンプアレイで２n 個毎に一
つのビットラインセンスアンプが前記地域データバスラ
インと連結するよう前記セルアレイの両側に連結された
サブカラムデコーダと、前記各ビットラインセンスアン
プアレイ毎に２n 個ずつサブカラムデコーダ出力により
選択されたビットラインセンスアンプが前記地域データ
バスラインと連結されるようにするスイッチ素子と、前
記カラムデコーダ出力により選択されたＫ／２n 個のビ
ットラインセンスアンプデータを同時に予め読取るため
に、前記地域データラインにＫ／２n 個で連結されたデ
ータセンスアンプアレイを備えている。
に、本発明の高速バーストリード／ライトのため帯域幅
を増加させたデータバスライン構造を有する半導体メモ
リ装置では、カラム方向に２n 個ずつ分離されたＫ個の
ビットラインセンスアンプで構成されたビットラインセ
ンスアンプアレイと、前記と同様のカラム方向のビット
ラインセンスアンプアレイに共有され、セルアレイ及び
前記ビットラインセンスアンプアレイ上を通過するよう
配設された全てＫ／２n 個の地域データバスラインと、
前記各ビットラインセンスアンプアレイで２n 個毎に一
つのビットラインセンスアンプが前記地域データバスラ
インと連結するよう前記セルアレイの両側に連結された
サブカラムデコーダと、前記各ビットラインセンスアン
プアレイ毎に２n 個ずつサブカラムデコーダ出力により
選択されたビットラインセンスアンプが前記地域データ
バスラインと連結されるようにするスイッチ素子と、前
記カラムデコーダ出力により選択されたＫ／２n 個のビ
ットラインセンスアンプデータを同時に予め読取るため
に、前記地域データラインにＫ／２n 個で連結されたデ
ータセンスアンプアレイを備えている。
【００１２】前記目的の達成のために、本願発明の他の
高速バーストリード／ライトのため帯域幅を増加させた
データバスライン構造を有する半導体メモリ装置では、
カラム方向に２n個ずつ分離されたＫ個のビットライン
センスアンプで構成されたビットラインセンスアンプア
レイと、同一のカラム方向のビットラインセンスアンプ
のグループを前記ビットラインセンスアンプアレイ毎に
一つ置きに共有され、セルアレイ及び前記ビットライン
センスアンプアレイ上を通過するよう配設された全て２
Ｋ／２n個の地域データバスラインと、前記各ビットラ
インセンスアンプアレイで２n個毎に一つのビットライ
ンセンスアンプが前記地域データバスラインと連結する
よう、前記ビットラインセンスアンプアレイに連結され
たサブカラムデコーダと、前記各ビットラインセンスア
ンプ毎に２n個ずつのサブカラムデコーダ出力により選
択されたビットラインセンスアンプが、前記地域データ
バスラインと連結されるようにするスイッチ素子と、前
記カラムデコーダ出力により選択された２Ｋ／２n個の
ビットラインセンスアンプデータを同時に予め読み取る
ため、前記２Ｋ／２ n 個の地域データラインに連結され
た２Ｋ／２ n 個のデータバスセンスアンプを備えてい
る。
高速バーストリード／ライトのため帯域幅を増加させた
データバスライン構造を有する半導体メモリ装置では、
カラム方向に２n個ずつ分離されたＫ個のビットライン
センスアンプで構成されたビットラインセンスアンプア
レイと、同一のカラム方向のビットラインセンスアンプ
のグループを前記ビットラインセンスアンプアレイ毎に
一つ置きに共有され、セルアレイ及び前記ビットライン
センスアンプアレイ上を通過するよう配設された全て２
Ｋ／２n個の地域データバスラインと、前記各ビットラ
インセンスアンプアレイで２n個毎に一つのビットライ
ンセンスアンプが前記地域データバスラインと連結する
よう、前記ビットラインセンスアンプアレイに連結され
たサブカラムデコーダと、前記各ビットラインセンスア
ンプ毎に２n個ずつのサブカラムデコーダ出力により選
択されたビットラインセンスアンプが、前記地域データ
バスラインと連結されるようにするスイッチ素子と、前
記カラムデコーダ出力により選択された２Ｋ／２n個の
ビットラインセンスアンプデータを同時に予め読み取る
ため、前記２Ｋ／２ n 個の地域データラインに連結され
た２Ｋ／２ n 個のデータバスセンスアンプを備えてい
る。
【００１３】前記目的を達成するために、本発明のさら
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、二つの連続的なローアドレスに対するバーストリ
ード過程において先行するローアドレスと、次のローア
ドレスによるバーストデータの間に中断なく連続的にバ
ーストリード動作が可能になるようにするため、先行す
るローアドレスのデータをデータバスセンスアンプに予
め読み取りバーストリード動作をする間、直ちにフリー
チャージ状態を経て次のローアドレスデータをアクセス
することにより初めのバーストリードの後に中断なく次
のバーストリード動作を行うよう備えている。
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、二つの連続的なローアドレスに対するバーストリ
ード過程において先行するローアドレスと、次のローア
ドレスによるバーストデータの間に中断なく連続的にバ
ーストリード動作が可能になるようにするため、先行す
るローアドレスのデータをデータバスセンスアンプに予
め読み取りバーストリード動作をする間、直ちにフリー
チャージ状態を経て次のローアドレスデータをアクセス
することにより初めのバーストリードの後に中断なく次
のバーストリード動作を行うよう備えている。
【００１４】前記の目的を達成するために、本発明のさ
らに他の高速バーストリード／ライトのため帯域幅を増
加させたデータバスライン構造を有する半導体メモリ装
置では、ｍ×ｎ個のデータバスセンスアンプで構成され
たデータバスセンスアンプアレイからカラムデコーダの
出力を共有するｎ個のデータバスセンスアンプ等を一つ
のブロックにし、ｍ個のデータバスセンスアンプブロッ
クに分離してそのデータバスセンスアンプブロックに属
するｎ個のビットラインセンスアンプは、前記カラムデ
コーダの出力により同時にｎ個のグローバルデータバス
に連結し貯蔵されたデータを伝え、この伝えられたデー
タはリードデータバッファに入力された後、データ出力
ドライバを経てデータピンに出力されるデータリード経
路を有するよう備えている。
らに他の高速バーストリード／ライトのため帯域幅を増
加させたデータバスライン構造を有する半導体メモリ装
置では、ｍ×ｎ個のデータバスセンスアンプで構成され
たデータバスセンスアンプアレイからカラムデコーダの
出力を共有するｎ個のデータバスセンスアンプ等を一つ
のブロックにし、ｍ個のデータバスセンスアンプブロッ
クに分離してそのデータバスセンスアンプブロックに属
するｎ個のビットラインセンスアンプは、前記カラムデ
コーダの出力により同時にｎ個のグローバルデータバス
に連結し貯蔵されたデータを伝え、この伝えられたデー
タはリードデータバッファに入力された後、データ出力
ドライバを経てデータピンに出力されるデータリード経
路を有するよう備えている。
【００１５】前記目的を達成するために、本発明のさら
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、ｍ×２ｎ個のデータバスセンスアンプで構成され
たデータバスセンスアンプアレイを含む半導体メモリ装
置において、カラムデコーダの出力を共有する２ｎ個の
データバスセンスアンプを有するデータバスセンスアン
プブロックをｍ個備えており、このデータバスセンスア
ンプブロックに属する２ｎ個のデータバスセンスアンプ
は地域データバスとそれぞれ連結され、前記２ｎ個のデ
ータバスセンスアンプ中から、ｎ個のデータバスセンス
アンプは入力選択機の出力により前記地域データバスか
らデータを入力され、残りのｎ個のデータバスセンスア
ンプは前記カラムデコーダの出力と出力選択機の出力に
より同時にｎ個のグローバルデータバスに連結され貯蔵
したデータを伝え、この伝えられたデータはリードデー
タバッファに入力された後、データ出力ドライバを経て
データピンで出力されるデータリード経路を備えてい
る。
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、ｍ×２ｎ個のデータバスセンスアンプで構成され
たデータバスセンスアンプアレイを含む半導体メモリ装
置において、カラムデコーダの出力を共有する２ｎ個の
データバスセンスアンプを有するデータバスセンスアン
プブロックをｍ個備えており、このデータバスセンスア
ンプブロックに属する２ｎ個のデータバスセンスアンプ
は地域データバスとそれぞれ連結され、前記２ｎ個のデ
ータバスセンスアンプ中から、ｎ個のデータバスセンス
アンプは入力選択機の出力により前記地域データバスか
らデータを入力され、残りのｎ個のデータバスセンスア
ンプは前記カラムデコーダの出力と出力選択機の出力に
より同時にｎ個のグローバルデータバスに連結され貯蔵
したデータを伝え、この伝えられたデータはリードデー
タバッファに入力された後、データ出力ドライバを経て
データピンで出力されるデータリード経路を備えてい
る。
【００１６】前記目的を達成するために、本発明のさら
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、ｍ×ｎ個の地域データバスに対しｍ×ｎ個のライ
トデータドライバでカラムデコーダの出力を共有するｎ
個のライトデータドライバを有するライトデータドライ
バブロックをｍ個備えており、このライトデータドライ
バブロックに属するｎ個のライトデータドライバは、前
記カラムデコーダの出力により同時にグローバルデータ
バスに連結されデータピンからグローバルデータバスを
経て伝えられたデータを地域データバスにドライビング
し、ライト動作を連続的に行われるよう備えている。
に他の高速バーストリード／ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、ｍ×ｎ個の地域データバスに対しｍ×ｎ個のライ
トデータドライバでカラムデコーダの出力を共有するｎ
個のライトデータドライバを有するライトデータドライ
バブロックをｍ個備えており、このライトデータドライ
バブロックに属するｎ個のライトデータドライバは、前
記カラムデコーダの出力により同時にグローバルデータ
バスに連結されデータピンからグローバルデータバスを
経て伝えられたデータを地域データバスにドライビング
し、ライト動作を連続的に行われるよう備えている。
【００１７】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例をさらに詳細に説明することにする。
明の実施例をさらに詳細に説明することにする。
【００１８】図３は、本発明の第１実施例に係る高速バ
ーストリード／ライトのため帯域幅を増加させたデータ
バスライン構造を有するＤＲＡＭの回路図であり、各Ｂ
ＬＳＡ（１１）アレイをカラム方向に２n 個ずつ分離し
その上に各１対（２個のライン）の地域データバスを配
設した構造である。
ーストリード／ライトのため帯域幅を増加させたデータ
バスライン構造を有するＤＲＡＭの回路図であり、各Ｂ
ＬＳＡ（１１）アレイをカラム方向に２n 個ずつ分離し
その上に各１対（２個のライン）の地域データバスを配
設した構造である。
【００１９】図３では、各ＢＬＳＡ（１１）アレイを４
（＝２n ）個ずつに分離したが、必要に従い１（＝２
0 ）、２（＝２1 ）又は８（＝２3 ）個にも分離するこ
とができる。各地域データバス（２個ラインに構成）は
同一のカラム方向のＢＬＳＡ（１１）のグループに共有
されてセルアレイ（１０）の上を通過し、水平方向に通
過するサブカラムデコーダ（Sub Column Decoder；以下
“ＳＣＤ”と言う）（１５）の出力（ＬＹｉ）により選
択されたＢＬＳＡ（１１）のみ地域データバスと連結さ
れる。
（＝２n ）個ずつに分離したが、必要に従い１（＝２
0 ）、２（＝２1 ）又は８（＝２3 ）個にも分離するこ
とができる。各地域データバス（２個ラインに構成）は
同一のカラム方向のＢＬＳＡ（１１）のグループに共有
されてセルアレイ（１０）の上を通過し、水平方向に通
過するサブカラムデコーダ（Sub Column Decoder；以下
“ＳＣＤ”と言う）（１５）の出力（ＬＹｉ）により選
択されたＢＬＳＡ（１１）のみ地域データバスと連結さ
れる。
【００２０】地域データバスに伝えられたデータは、各
地域データバスに連結されたＤＢＳＡ（１２）によりセ
ンシング後にラッチングされる。ここで、ＤＢＳＡ（１
２）は地域データバスに乗せられたデータをセンシング
する部分と、そのデータをラッチングしている部分に構
成され一種のカシー（cache)メモリの役割をはたす。
（ＤＢＳＡ（１２）の回路は種々な方法の具現が可能の
ため、本明細書では具体的な回路を提示しない。）
地域データバスに連結されたＤＢＳＡ（１２）によりセ
ンシング後にラッチングされる。ここで、ＤＢＳＡ（１
２）は地域データバスに乗せられたデータをセンシング
する部分と、そのデータをラッチングしている部分に構
成され一種のカシー（cache)メモリの役割をはたす。
（ＤＢＳＡ（１２）の回路は種々な方法の具現が可能の
ため、本明細書では具体的な回路を提示しない。）
【００２１】従って、本発明ではワードラインに連結さ
れたセルの数が２Ｋ個の場合、Ｋ／２n 個（図３では、
Ｋ／４個）の地域データバスを介しＢＬＳＡ（１１）ア
レイに貯蔵されたデータをＫ／２n 個のＤＢＳＡに同時
にプリフェッチ（Prefetch）する。次にカラムデコーダ
（１４）の出力により指定されたＤＢＳＡ（１２）のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
れたセルの数が２Ｋ個の場合、Ｋ／２n 個（図３では、
Ｋ／４個）の地域データバスを介しＢＬＳＡ（１１）ア
レイに貯蔵されたデータをＫ／２n 個のＤＢＳＡに同時
にプリフェッチ（Prefetch）する。次にカラムデコーダ
（１４）の出力により指定されたＤＢＳＡ（１２）のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
【００２２】通常のデータバス構造では、必要なデータ
がＢＬＳＡアレイに貯蔵されているため長いメタルライ
ンになっているメーンカラムデコーダ出力のＧＹｉ信号
に必要なＢＬＳＡ（１１）を選択した後、長い垂直地域
データバスを介してデータをリード（READ）するためカ
ラムアクセス時間が長くなる。
がＢＬＳＡアレイに貯蔵されているため長いメタルライ
ンになっているメーンカラムデコーダ出力のＧＹｉ信号
に必要なＢＬＳＡ（１１）を選択した後、長い垂直地域
データバスを介してデータをリード（READ）するためカ
ラムアクセス時間が長くなる。
【００２３】しかし、本発明では必要なデータがカラム
デコーダ（１４）に近接したＤＢＳＡ（１２）アレイに
プリフェッチされており速やかにカラムアクセスするこ
とができ、高速でバーストリードが可能である。
デコーダ（１４）に近接したＤＢＳＡ（１２）アレイに
プリフェッチされており速やかにカラムアクセスするこ
とができ、高速でバーストリードが可能である。
【００２４】図４は、本発明の第２実施例に係る高速バ
ーストリード／ライトのため帯域幅を増加させたデータ
バスライン構造を有するＤＲＡＭの回路図であり、各Ｂ
ＬＳＡ（１１）アレイをカラム方向に２n個ずつ分離し
その上に各２対（４個のライン）の地域データバスを配
設した構造である。
ーストリード／ライトのため帯域幅を増加させたデータ
バスライン構造を有するＤＲＡＭの回路図であり、各Ｂ
ＬＳＡ（１１）アレイをカラム方向に２n個ずつ分離し
その上に各２対（４個のライン）の地域データバスを配
設した構造である。
【００２５】図４では、各ＢＬＳＡ（１１）アレイを４
（＝２2 ）個ずつに分離したが、必要に従い２（＝２
1 ）、又は８（＝２3 ）個にも分離することができる。
（＝２2 ）個ずつに分離したが、必要に従い２（＝２
1 ）、又は８（＝２3 ）個にも分離することができる。
【００２６】２対の地域データバスは、同一のカラム方
向のＢＬＳＡ（１１）のグループをアレイごとに一つ置
きに共有してセルアレイの上を通過し、水平方向を通過
するサブカラムデコーダ（ＳＣＤ）（１５）の出力（Ｌ
Ｙｉ）により選択されたＢＬＳＡのみ地域データバスに
連結される。
向のＢＬＳＡ（１１）のグループをアレイごとに一つ置
きに共有してセルアレイの上を通過し、水平方向を通過
するサブカラムデコーダ（ＳＣＤ）（１５）の出力（Ｌ
Ｙｉ）により選択されたＢＬＳＡのみ地域データバスに
連結される。
【００２７】図３では、アクセスするワードラインが属
するセルアレイ（１０）の両側ＳＣＤ（１５）中から一
つのＳＣＤのみ活性化するが、図４では両側のＳＣＤが
同時に活性化する。即ち、活性化したワードラインが属
するセルアレイの両側ＢＬＳＡアレイにデータがラッチ
ングされているため地域データバスが公有されている図
３の実施例では一方のＳＣＤのみ活性化されなければな
らず、図４では、地域データバスが２対に互いに共有さ
れていないため両側のＳＣＤが活性化する。地域データ
バスに伝えられたデータは各地域データバスに連結され
たＤＢＳＡ（１２）によりセンシング後にラッチングさ
れる。
するセルアレイ（１０）の両側ＳＣＤ（１５）中から一
つのＳＣＤのみ活性化するが、図４では両側のＳＣＤが
同時に活性化する。即ち、活性化したワードラインが属
するセルアレイの両側ＢＬＳＡアレイにデータがラッチ
ングされているため地域データバスが公有されている図
３の実施例では一方のＳＣＤのみ活性化されなければな
らず、図４では、地域データバスが２対に互いに共有さ
れていないため両側のＳＣＤが活性化する。地域データ
バスに伝えられたデータは各地域データバスに連結され
たＤＢＳＡ（１２）によりセンシング後にラッチングさ
れる。
【００２８】従って、本発明ではワードラインに連結さ
れたセルの数が２Ｋ個の場合、２Ｋ／２n 個（図４では
２Ｋ／４）の地域データバスを介してＢＬＳＡアレイに
貯蔵されたデータを２Ｋ／２n 個のＤＢＳＡに同時にプ
リフェッチする。その次に、カラムデコーダ（１４）の
出力ＧＹｉによれば、選択されたＤＢＳＡ（１２）のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
れたセルの数が２Ｋ個の場合、２Ｋ／２n 個（図４では
２Ｋ／４）の地域データバスを介してＢＬＳＡアレイに
貯蔵されたデータを２Ｋ／２n 個のＤＢＳＡに同時にプ
リフェッチする。その次に、カラムデコーダ（１４）の
出力ＧＹｉによれば、選択されたＤＢＳＡ（１２）のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
【００２９】図５は、二つの連続的なローアドレス（Ｘ
ａ＆Ｘｂ）に対する本発明のバーストリードタイミング
図である。通常のタイミング図（図２）とは別にローア
ドレスＸａとカラムアドレスＹａによるバーストデータ
（ＱＡｉ，１≦ｉ≦ｋ）と、ローアドレスＸｂとカラム
アドレスＹｂによるバーストデータ（ＱＢｉ，１≦ｉ≦
ｋ）の間に中断なく連続的にバーストリード動作が可能
である。
ａ＆Ｘｂ）に対する本発明のバーストリードタイミング
図である。通常のタイミング図（図２）とは別にローア
ドレスＸａとカラムアドレスＹａによるバーストデータ
（ＱＡｉ，１≦ｉ≦ｋ）と、ローアドレスＸｂとカラム
アドレスＹｂによるバーストデータ（ＱＢｉ，１≦ｉ≦
ｋ）の間に中断なく連続的にバーストリード動作が可能
である。
【００３０】これを、ローアドレスＸａのデータをＤＢ
ＳＡアレイにプリフェッチした後、直ちにフリーチャー
ジ状態を経てローアドレスＸｂのデータをアクセスする
ことができるためである。そのようなバーストリード動
作は同一バンク（Bank）内のローアドレスを連続的にア
クセスする場合にも可能なため、連続的なローアドレス
のアクセスによる性能低下がない。
ＳＡアレイにプリフェッチした後、直ちにフリーチャー
ジ状態を経てローアドレスＸｂのデータをアクセスする
ことができるためである。そのようなバーストリード動
作は同一バンク（Bank）内のローアドレスを連続的にア
クセスする場合にも可能なため、連続的なローアドレス
のアクセスによる性能低下がない。
【００３１】図６Ａは、図３及び図４に示すサブカラム
デコーダの第１実施回路図であり、カラムアドレス信号
ＡＹｉ，ＡＹｊをそれぞれ入力する第１，第２ノード
（Ｎ１，Ｎ２）と、ブロック選択信号（ＢＳ）を入力す
る第３ノード（Ｎ３）と、前記第１ノード（Ｎ１）及び
第ノード（Ｎ４）の間に結ばれたインバータ（Ｇ１）
と、前記第２ノード（Ｎ２）及び第５ノード（Ｎ５）の
間に結ばれたインバータ（Ｇ２）と、前記第４，第５，
第３ノード（Ｎ４，Ｎ５，Ｎ３）の信号をＮＡＮＤ演算
して第６ノード（Ｎ６）に出力するＮＡＮＤゲート（Ｇ
３）と、前記第１，第５，第３ノード（Ｎ１，Ｎ５，Ｎ
３）の信号をＮＡＮＤ演算して第７ノード（Ｎ７）に出
力するＮＡＮＤゲート（Ｇ４）と、前記第４，第２，第
３ノード（Ｎ４，Ｎ２，Ｎ３）の信号をＮＡＮＤ演算し
て第８ノード（Ｎ８）に出力するＮＡＮＤゲート（Ｇ
５）と、前記第１，第２，第３ノード（Ｎ１，Ｎ２，Ｎ
３）の信号をＮＡＮＤ演算して第９ノード（Ｇ４）に出
力するＮＡＮＤゲート（Ｇ６）と、前記第６ノード（Ｎ
６）及びサブカラムデコーダの出力であるＬＹＯ信号を
出力する第１０ノード（Ｎ１０）の間に結ばれたインバ
ータ（Ｇ７）と、前記第７ノード（Ｎ７）及びサブカラ
ムデコーダの出力であるＬＹ１信号を出力する第１１ノ
ード（Ｎ１１）の間に結ばれたインバータ（Ｇ８）と、
前記第８ノード（Ｎ８）及びサブカラムデコーダの出力
であるＬＹ２信号を出力する第１２ノード（Ｎ１２）の
間に結ばれたインバータ（Ｇ９）と、前記第９ノード
（Ｎ９）及びサブカラムデコーダの出力であるＬＹ３信
号を出力する第１３ノード（Ｎ１３）の間に結ばれたイ
ンバータ（Ｇ１０）で構成される。
デコーダの第１実施回路図であり、カラムアドレス信号
ＡＹｉ，ＡＹｊをそれぞれ入力する第１，第２ノード
（Ｎ１，Ｎ２）と、ブロック選択信号（ＢＳ）を入力す
る第３ノード（Ｎ３）と、前記第１ノード（Ｎ１）及び
第ノード（Ｎ４）の間に結ばれたインバータ（Ｇ１）
と、前記第２ノード（Ｎ２）及び第５ノード（Ｎ５）の
間に結ばれたインバータ（Ｇ２）と、前記第４，第５，
第３ノード（Ｎ４，Ｎ５，Ｎ３）の信号をＮＡＮＤ演算
して第６ノード（Ｎ６）に出力するＮＡＮＤゲート（Ｇ
３）と、前記第１，第５，第３ノード（Ｎ１，Ｎ５，Ｎ
３）の信号をＮＡＮＤ演算して第７ノード（Ｎ７）に出
力するＮＡＮＤゲート（Ｇ４）と、前記第４，第２，第
３ノード（Ｎ４，Ｎ２，Ｎ３）の信号をＮＡＮＤ演算し
て第８ノード（Ｎ８）に出力するＮＡＮＤゲート（Ｇ
５）と、前記第１，第２，第３ノード（Ｎ１，Ｎ２，Ｎ
３）の信号をＮＡＮＤ演算して第９ノード（Ｇ４）に出
力するＮＡＮＤゲート（Ｇ６）と、前記第６ノード（Ｎ
６）及びサブカラムデコーダの出力であるＬＹＯ信号を
出力する第１０ノード（Ｎ１０）の間に結ばれたインバ
ータ（Ｇ７）と、前記第７ノード（Ｎ７）及びサブカラ
ムデコーダの出力であるＬＹ１信号を出力する第１１ノ
ード（Ｎ１１）の間に結ばれたインバータ（Ｇ８）と、
前記第８ノード（Ｎ８）及びサブカラムデコーダの出力
であるＬＹ２信号を出力する第１２ノード（Ｎ１２）の
間に結ばれたインバータ（Ｇ９）と、前記第９ノード
（Ｎ９）及びサブカラムデコーダの出力であるＬＹ３信
号を出力する第１３ノード（Ｎ１３）の間に結ばれたイ
ンバータ（Ｇ１０）で構成される。
【００３２】各ＢＬＳＡアレイが２n 個ずつ分離されて
いる場合、ｎ個のカラムアドレスが入力されＬＹｉ（０
≦ｉ≦２n −１）を生成する。選択されたセルアレイの
活性化したブロック選択信号（Block Selection ；以下
“ＢＳ”と言う）を入力とするサブカラムデコーダであ
るＳＣＤのみ選別的に動作する。
いる場合、ｎ個のカラムアドレスが入力されＬＹｉ（０
≦ｉ≦２n −１）を生成する。選択されたセルアレイの
活性化したブロック選択信号（Block Selection ；以下
“ＢＳ”と言う）を入力とするサブカラムデコーダであ
るＳＣＤのみ選別的に動作する。
【００３３】図６Ｂは、図３及び図４に示すサブカラム
デコーダの第２実施回路図であり、アドレス信号Ｙ０及
びブロック選択信号（ＢＳ）を入力してＮＡＮＤ演算し
た値を第１４ノード（Ｎ１４）に出力するＮＡＮＤゲー
ト（Ｇ１１）と、アドレス信号Ｙ１及びブロック選択信
号（ＢＳ）を入力してＮＡＮＤ演算した値を第１５ノー
ド（Ｎ１５）に出力するＮＡＮＤゲート（Ｇ１２）と、
アドレス信号Ｙ２及びブロック選択信号（ＢＳ）を入力
してＮＡＮＤ演算した値を第１６ノード（Ｎ１６）に出
力するＮＡＮＤゲート（Ｇ１３）と、アドレス信号Ｙ３
及びブロック選択信号（ＢＳ）を入力してＮＡＮＤ演算
した値を第１７ノード（Ｎ１７）に出力するＮＡＮＤゲ
ート（Ｇ１４）と、前記第１４ノード（Ｎ１４）及びサ
ブカラムデコーダの出力信号（ＬＹ０）を出力する第１
８ノード（Ｎ１８）の間に結ばれたインバータ（Ｇ１
５）と、前記第１５ノード（Ｎ１５）及びサブカラムデ
コーダの出力信号（ＬＹ１）を出力する第１９ノード
（Ｎ１９）の間に結ばれたインバータ（Ｇ１６）と、前
記第１６ノード（Ｎ１６）及びサブカラムデコーダの出
力信号（Ｙ２）を出力する第２０ノード（Ｎ２０）の間
に結ばれたインバータ（Ｇ１７）と、前記第１７ノード
（Ｎ１７）及びサブカラムデコーダの出力信号（ＬＹ
３）を出力する第２１ノード（Ｎ２１）の間に結ばれた
インバータ（Ｇ１８）で構成される。
デコーダの第２実施回路図であり、アドレス信号Ｙ０及
びブロック選択信号（ＢＳ）を入力してＮＡＮＤ演算し
た値を第１４ノード（Ｎ１４）に出力するＮＡＮＤゲー
ト（Ｇ１１）と、アドレス信号Ｙ１及びブロック選択信
号（ＢＳ）を入力してＮＡＮＤ演算した値を第１５ノー
ド（Ｎ１５）に出力するＮＡＮＤゲート（Ｇ１２）と、
アドレス信号Ｙ２及びブロック選択信号（ＢＳ）を入力
してＮＡＮＤ演算した値を第１６ノード（Ｎ１６）に出
力するＮＡＮＤゲート（Ｇ１３）と、アドレス信号Ｙ３
及びブロック選択信号（ＢＳ）を入力してＮＡＮＤ演算
した値を第１７ノード（Ｎ１７）に出力するＮＡＮＤゲ
ート（Ｇ１４）と、前記第１４ノード（Ｎ１４）及びサ
ブカラムデコーダの出力信号（ＬＹ０）を出力する第１
８ノード（Ｎ１８）の間に結ばれたインバータ（Ｇ１
５）と、前記第１５ノード（Ｎ１５）及びサブカラムデ
コーダの出力信号（ＬＹ１）を出力する第１９ノード
（Ｎ１９）の間に結ばれたインバータ（Ｇ１６）と、前
記第１６ノード（Ｎ１６）及びサブカラムデコーダの出
力信号（Ｙ２）を出力する第２０ノード（Ｎ２０）の間
に結ばれたインバータ（Ｇ１７）と、前記第１７ノード
（Ｎ１７）及びサブカラムデコーダの出力信号（ＬＹ
３）を出力する第２１ノード（Ｎ２１）の間に結ばれた
インバータ（Ｇ１８）で構成される。
【００３４】各ＢＬＳＡアレイが２n 個ずつ分離されて
いる場合、ｎ個のカラムアドレスがデコーディングされ
Ｙｉ（０≦ｉ≦２n −１）を生成し全てのサブカラムデ
コーダ（ＳＣＤ）はカラムデコーダ出力信号（Ｙｉ）を
共有する。選択されたセルアレイの活性化したＢＳ信号
を入力するサブカラムデコーダのみカラムデコーダ出力
信号（Ｙｉ）（０≦ｉ≦２n −１）を入力されて動作す
る。
いる場合、ｎ個のカラムアドレスがデコーディングされ
Ｙｉ（０≦ｉ≦２n −１）を生成し全てのサブカラムデ
コーダ（ＳＣＤ）はカラムデコーダ出力信号（Ｙｉ）を
共有する。選択されたセルアレイの活性化したＢＳ信号
を入力するサブカラムデコーダのみカラムデコーダ出力
信号（Ｙｉ）（０≦ｉ≦２n −１）を入力されて動作す
る。
【００３５】図７は、本発明のデータリード経路の第１
実施例を示す回路図である。
実施例を示す回路図である。
【００３６】全体のデータバスセンスアンプ（ＤＢＳ
Ａ）アレイ（ｍ×ｎ個のＤＢＳＡ）は、カラムデコーダ
（１４）の出力ＧＹｉを共有するｎ個のＤＢＳＡにより
ｍ個のＤＢＳＡブロックＤｉ（１≦ｉ≦ｍ）に分離され
る。
Ａ）アレイ（ｍ×ｎ個のＤＢＳＡ）は、カラムデコーダ
（１４）の出力ＧＹｉを共有するｎ個のＤＢＳＡにより
ｍ個のＤＢＳＡブロックＤｉ（１≦ｉ≦ｍ）に分離され
る。
【００３７】従って、ＤＢＳＡブロックＤｉに属するｎ
個のＢＬＳＡはＧＹｉにより同時にグローバルデータバ
スに連結されプリフェッチしたデータを伝え、伝えられ
たデータはリードデータバッファ（１６）に入力された
後、データ出力ドライバ（１７）を経てデータピン（１
８）で出力される。
個のＢＬＳＡはＧＹｉにより同時にグローバルデータバ
スに連結されプリフェッチしたデータを伝え、伝えられ
たデータはリードデータバッファ（１６）に入力された
後、データ出力ドライバ（１７）を経てデータピン（１
８）で出力される。
【００３８】図８は、本発明のデータリード経路の第２
実施例を示す回路図である。
実施例を示す回路図である。
【００３９】全体のＤＢＳＡアレイ（ｍ×２n 個のＤＢ
ＳＡ）でカラムデコーダ（１４）の出力ＧＹｉを共有す
る２n 個のＤＢＳＡ（１２）によりｍ個のＤＢＳＡブロ
ックＤｉ（１≦ｉ≦ｍ）に分離される。従って、ＤＢＳ
ＡブロックＤｉに属する２n個のＢＬＳＡ中からｎ個の
ＤＢＳＡはＧＹｉとＯＳ信号により同時にグローバルデ
ータバスに連結され貯蔵したデータを伝え、伝えられた
データはリードデータバッファ（１６）に入力された
後、データ出力ドライバ（１７）を経てデータピン（１
８）で出力される。
ＳＡ）でカラムデコーダ（１４）の出力ＧＹｉを共有す
る２n 個のＤＢＳＡ（１２）によりｍ個のＤＢＳＡブロ
ックＤｉ（１≦ｉ≦ｍ）に分離される。従って、ＤＢＳ
ＡブロックＤｉに属する２n個のＢＬＳＡ中からｎ個の
ＤＢＳＡはＧＹｉとＯＳ信号により同時にグローバルデ
ータバスに連結され貯蔵したデータを伝え、伝えられた
データはリードデータバッファ（１６）に入力された
後、データ出力ドライバ（１７）を経てデータピン（１
８）で出力される。
【００４０】図８では、図７とは別に各地域データバス
毎に二つのＤＢＳＡが存在し、入力選択機（１９）と出
力選択機（２０）によりその連結が調整される。即ち、
ＤＢＳＡブロック毎にａグループとｂグループの二つの
ＤＢＳＡグループがあり、地域データバスからＤＢＳＡ
アレイへのプリフェッチ動作とＤＢＳＡアレイからグロ
ーバルデータバスへの連結が平行して行われることがで
きる。
毎に二つのＤＢＳＡが存在し、入力選択機（１９）と出
力選択機（２０）によりその連結が調整される。即ち、
ＤＢＳＡブロック毎にａグループとｂグループの二つの
ＤＢＳＡグループがあり、地域データバスからＤＢＳＡ
アレイへのプリフェッチ動作とＤＢＳＡアレイからグロ
ーバルデータバスへの連結が平行して行われることがで
きる。
【００４１】即ち、二つのＤＢＳＡグループは一方のＤ
ＢＳＡグループに対するリード動作が行われている間、
他のＤＢＳＡグループはデータの衝突なく地域データバ
スからデータを受けることができ、フルページモード
（Full Page Mode）でデータをリードすることができ
る。（フルページモードとは、ワードラインに連結され
た全てのセルデータをリード／ライトするモードであ
る。）
ＢＳＡグループに対するリード動作が行われている間、
他のＤＢＳＡグループはデータの衝突なく地域データバ
スからデータを受けることができ、フルページモード
（Full Page Mode）でデータをリードすることができ
る。（フルページモードとは、ワードラインに連結され
た全てのセルデータをリード／ライトするモードであ
る。）
【００４２】図９Ａは、本発明のデータリード経路の第
３実施例を示す回路図であり、他の部分は図８と同一の
ため差が有するＤＢＳＡ部分のみを示したものである。
３実施例を示す回路図であり、他の部分は図８と同一の
ため差が有するＤＢＳＡ部分のみを示したものである。
【００４３】図８では、地域データバス毎に二つずつの
ＤＢＳＡがあったが、図９ＡではＤＢＳＡ毎にラッチ
（２１）が二つずつありＩＳｉ（ｉ＝１，２）信号とＯ
Ｓｉ（ｉ＝１，２）によりその連結が調整される。図８
と同様に地域データバスからラッチアレイへのプリフェ
ッチ動作とラッチアレイからグローバルデータバスへの
連結が併行して行われることができる。即ち、ＩＳｉ信
号により各ＤＢＳＡと２個中の一つのラッチが連結され
プリフェッチ動作が進められ、ＯＳｉ信号により２個中
の一つのラッチがグローバルデータバスと連結される。
ＤＢＳＡがあったが、図９ＡではＤＢＳＡ毎にラッチ
（２１）が二つずつありＩＳｉ（ｉ＝１，２）信号とＯ
Ｓｉ（ｉ＝１，２）によりその連結が調整される。図８
と同様に地域データバスからラッチアレイへのプリフェ
ッチ動作とラッチアレイからグローバルデータバスへの
連結が併行して行われることができる。即ち、ＩＳｉ信
号により各ＤＢＳＡと２個中の一つのラッチが連結され
プリフェッチ動作が進められ、ＯＳｉ信号により２個中
の一つのラッチがグローバルデータバスと連結される。
【００４４】図９Ｂは、本発明のデータリード経路の第
４実施例を示す回路図である。一つのＤＢＳＡ毎にラッ
チが四つずつあり、ＩＳｉ（ｉ＝１，２，３，４）とＯ
Ｓｉ（ｉ＝１，２，３，４）によりその連結が調整され
る。同じように地域データバスからラッチアレイへのプ
リフェッチ動作とラッチアレイからグローバルデータバ
スへの連結が併行して行われることができる。
４実施例を示す回路図である。一つのＤＢＳＡ毎にラッ
チが四つずつあり、ＩＳｉ（ｉ＝１，２，３，４）とＯ
Ｓｉ（ｉ＝１，２，３，４）によりその連結が調整され
る。同じように地域データバスからラッチアレイへのプ
リフェッチ動作とラッチアレイからグローバルデータバ
スへの連結が併行して行われることができる。
【００４５】図１０は、本発明のデータライト経路の実
施例を示す回路図である。
施例を示す回路図である。
【００４６】ｍｎ個の地域データバスに対しｍｎ個のラ
イトデータドライバ（WRITE Data Driver ；以下“ＷＤ
Ｄ”と言う）があり、カラムデコーダの出力ＧＹｉ信号
を共有するｎ個のＷＤＤによりｍ個のＷＤＤブロックＷ
ｉ（１≦ｉ≦ｍ）に分離される。従って、ライトデータ
ドライバブロックＷｉに属するｎ個のＷＤＤは、ＧＹｉ
により同時にグローバルデータバスに連結され伝達され
たデータを地域データバスにドライビングしてライト動
作を行う。
イトデータドライバ（WRITE Data Driver ；以下“ＷＤ
Ｄ”と言う）があり、カラムデコーダの出力ＧＹｉ信号
を共有するｎ個のＷＤＤによりｍ個のＷＤＤブロックＷ
ｉ（１≦ｉ≦ｍ）に分離される。従って、ライトデータ
ドライバブロックＷｉに属するｎ個のＷＤＤは、ＧＹｉ
により同時にグローバルデータバスに連結され伝達され
たデータを地域データバスにドライビングしてライト動
作を行う。
【００４７】
【発明の効果】以上で説明した如く、本発明の高速バー
ストリード／ライトのため帯域幅を増加させたデータバ
スライン構造を有する半導体メモリ装置をギガビット
（Gigabit ）級の超高集積メモリ製品に適用する場合、
バースト長さ（Burst Length）が十分に長ければ、二つ
の連続的なローアドレスをアクセスする際にもバースト
データの間に中断なく連続してデータをリードすること
ができるとともにバーストリードの性能を向上させるこ
とができ、さらに、セルアレイの上にメタルラインで配
設されている地域データバスにより同時に多数のデータ
をカラムデコーダに近接したＤＢＳＡアレイにプリフェ
ッチさせることができるためカラムアドレスを速やかに
することができる（ここで、プリフェッチとは出力する
データの束を予めラッチングすることを指す）。
ストリード／ライトのため帯域幅を増加させたデータバ
スライン構造を有する半導体メモリ装置をギガビット
（Gigabit ）級の超高集積メモリ製品に適用する場合、
バースト長さ（Burst Length）が十分に長ければ、二つ
の連続的なローアドレスをアクセスする際にもバースト
データの間に中断なく連続してデータをリードすること
ができるとともにバーストリードの性能を向上させるこ
とができ、さらに、セルアレイの上にメタルラインで配
設されている地域データバスにより同時に多数のデータ
をカラムデコーダに近接したＤＢＳＡアレイにプリフェ
ッチさせることができるためカラムアドレスを速やかに
することができる（ここで、プリフェッチとは出力する
データの束を予めラッチングすることを指す）。
【００４８】そして、チップ面積を増加させず（何故か
と言えば、セルアレイ上をメタルラインで通過するた
め）Ｓディラム（ＳＤＲＡＭ）のデータバス構造に適用
されハイチャンネル幅のバーストリード／ライトが可能
である。
と言えば、セルアレイ上をメタルラインで通過するた
め）Ｓディラム（ＳＤＲＡＭ）のデータバス構造に適用
されハイチャンネル幅のバーストリード／ライトが可能
である。
【図１】通常のデータバス構造を有するＤＲＡＭの回路
図。
図。
【図２】二つの連続的なローアドレスに対する通常のバ
ーストリードタイミング図。
ーストリードタイミング図。
【図３】本発明の第１実施例に係るバーストリード／ラ
イトのため帯域幅を増加させたデータバスライン構造を
有するＤＲＡＭの回路図。
イトのため帯域幅を増加させたデータバスライン構造を
有するＤＲＡＭの回路図。
【図４】本発明の第２実施例に係るバーストリード／ラ
イトのため帯域幅を増加させたデータバスライン構造を
有するＤＲＡＭの回路図。
イトのため帯域幅を増加させたデータバスライン構造を
有するＤＲＡＭの回路図。
【図５】二つの連続的なローアドレスに対する本発明の
バーストリードタイミング図。
バーストリードタイミング図。
【図６Ａ】図３及び図４に示すサブカラムデコーダの第
１実施回路図。
１実施回路図。
【図６Ｂ】図３及び図４に示すサブカラムデコーダの第
２実施回路図。
２実施回路図。
【図７】本発明のデータリード経路の第１実施例を示す
回路図。
回路図。
【図８】本発明のデータリード経路の第２実施例を示す
回路図。
回路図。
【図９Ａ】本発明のデータリード経路の第３実施例を示
す回路図。
す回路図。
【図９Ｂ】本発明のデータリード経路の第４実施例を示
す回路図。
す回路図。
【図１０】本発明のデータライト経路の実施例を示す回
路図。
路図。
１０ セルアレイ １１ ビットラインセンスアンプ １２ データバスセンスアンプ １３ ローデコーダ １４ カラムデコーダ １５ サブカラムデコーダ １６ リードデータバッファ １７ データ出力ドライバ １８ データ入力／出力ピン １９ 入力選択機 ２０ 出力選択機 ２１ ラッチ回路 ２２ ライトデータドライバ ＢＬＳＡ ビットラインセンスアンプ（Bit Line Sense
Amplifier) ＤＢＳＡ データバスセンスアンプ（Data Bus Sense A
mplifier) ＳＣＤ サブカラムデコーダ（Sub Column Decoder) ＷＤＤ ライトデータドライバ（WRITE Data Driver) ＡＹｉ＆ＡＹｊ 一部分のカラムアドレス(Column Addr
ess)信号 ＢＳ ブロック選択(Block Selection) 信号、アクセス
するワードラインが属するセルアレイのＢＳ信号のみ活
性化される。 ＬＹｉ（０≦ｉ≦２n −１） ２n 個のＢＬＳＡで構成
されたグループから一つを選択するため、サブカラムデ
コーダの出力でｎ個のカラムアドレスを受けて生成す
る。 ＧＹｉ（０≦ｉ≦２n −１） メーンカラムデコーダ
（Main Column Decoder)の出力で残りのｎ個のカラムア
ドレスを受けて生成する。 ＱＡｉ（１≦ｉ≦Ｋ） ローアドレスＸａとカラムアド
レスＹａにより指定されたバーストリードデータ。 ＱＢｉ（１≦ｉ≦Ｋ） ローアドレスＸｂとカラムアド
レスＹｂにより指定されたバーストリードデータ。 Ｄｉ（１≦ｉ≦ｍ） ＤＢＳＡグループで各グループ内
のＤＢＳＡ等は、同一カラムデコーダ出力ＧＹｉを受け
グローバルデータバス(Global Data Bus) にデータを伝
える。 Ｗｉ（１≦ｉ≦ｍ） ＷＤＤグループで各グループ内の
ＷＤＤ等は、同一カラムデコーダ出力ＧＹｉを受け地域
データバス(Local Data Bus)にデータを伝える。 ＯＳａ＆ＯＳｂ 出力選択機(Output Selector) の出力
でＤＢＳＡとグローバルデータバスとの連結を調整す
る。 ＩＳｉ（ｉ＝１，２，３，４） ＤＢＳＡとラッチ等の
間の連結を調整する信号。 ＯＳｉ（ｉ＝１，２，３，４） ラッチ等とグローバル
データバスの間の連結を調整する信号。
Amplifier) ＤＢＳＡ データバスセンスアンプ（Data Bus Sense A
mplifier) ＳＣＤ サブカラムデコーダ（Sub Column Decoder) ＷＤＤ ライトデータドライバ（WRITE Data Driver) ＡＹｉ＆ＡＹｊ 一部分のカラムアドレス(Column Addr
ess)信号 ＢＳ ブロック選択(Block Selection) 信号、アクセス
するワードラインが属するセルアレイのＢＳ信号のみ活
性化される。 ＬＹｉ（０≦ｉ≦２n −１） ２n 個のＢＬＳＡで構成
されたグループから一つを選択するため、サブカラムデ
コーダの出力でｎ個のカラムアドレスを受けて生成す
る。 ＧＹｉ（０≦ｉ≦２n −１） メーンカラムデコーダ
（Main Column Decoder)の出力で残りのｎ個のカラムア
ドレスを受けて生成する。 ＱＡｉ（１≦ｉ≦Ｋ） ローアドレスＸａとカラムアド
レスＹａにより指定されたバーストリードデータ。 ＱＢｉ（１≦ｉ≦Ｋ） ローアドレスＸｂとカラムアド
レスＹｂにより指定されたバーストリードデータ。 Ｄｉ（１≦ｉ≦ｍ） ＤＢＳＡグループで各グループ内
のＤＢＳＡ等は、同一カラムデコーダ出力ＧＹｉを受け
グローバルデータバス(Global Data Bus) にデータを伝
える。 Ｗｉ（１≦ｉ≦ｍ） ＷＤＤグループで各グループ内の
ＷＤＤ等は、同一カラムデコーダ出力ＧＹｉを受け地域
データバス(Local Data Bus)にデータを伝える。 ＯＳａ＆ＯＳｂ 出力選択機(Output Selector) の出力
でＤＢＳＡとグローバルデータバスとの連結を調整す
る。 ＩＳｉ（ｉ＝１，２，３，４） ＤＢＳＡとラッチ等の
間の連結を調整する信号。 ＯＳｉ（ｉ＝１，２，３，４） ラッチ等とグローバル
データバスの間の連結を調整する信号。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ｆ (56)参考文献 特開 平７−130163（ＪＰ，Ａ) 特開 平６−131867（ＪＰ，Ａ) 特開 平６−275063（ＪＰ，Ａ) 特開 平７−320480（ＪＰ，Ａ) 特開 平９−82086（ＪＰ，Ａ) 特開 平９−139075（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/4097
Claims (9)
- 【請求項１】 半導体メモリ装置において、 カラム方向に２n個ずつ分離されたＫ個のビットライン
センスアンプで構成されたビットラインセンスアンプア
レイと、 同一のカラム方向のビットラインセンスアンプのグルー
プを、前記ビットラインセンスアンプアレイ毎に一つ置
きに共有され、セルアレイ及び前記ビットラインセンス
アンプアレイ上を通過するよう配設された全て２Ｋ／２
n個の地域データバスラインと、 前記各ビットラインセンスアンプアレイで２n個毎に一
つのビットラインセンスアンプが前記地域データバスラ
インと連結するよう、前記ビットラインセンスアンプア
レイに連結されたサブカラムデコーダと、 前記各ビットラインセンスアンプ毎に２n個ずつのサブ
カラムデコーダ出力により選択されたビットラインセン
スアンプが、前記地域データバスラインと連結されるよ
うにするスイッチ素子と、 前記カラムデコーダ出力により選択された２Ｋ／２n個
のビットラインセンスアンプデータを同時に予め読み取
るため、前記２Ｋ／２n 個の地域データラインに連結さ
れた２Ｋ／２n個のデータバスセンスアンプを備えたこ
とを特徴とする半導体メモリ装置。 - 【請求項２】 前記Ｋ個のビットラインセンスアンプで
構成されたビットラインセンスアンプアレイをカラム方
向に２n個ずつ分離する場合、ｎが０以上の正数である
ことを特徴とする請求項１記載の半導体メモリ装置。 - 【請求項３】 前記サブカラムデコーダは、前記Ｋ個の
ビットラインセンスアンプで構成されたビットラインセ
ンスアンプアレイをカラム方向に２n個ずつ分離する場
合、ブロック選択信号により選択され入力でｎ個のカラ
ムアドレスを受けてデコーディングすることを特徴とす
る請求項１記載の半導体メモリ装置。 - 【請求項４】 前記スイッチ素子は、前記Ｋ個のビット
ラインセンスアンプで構成されたビットラインセンスア
ンプアレイをカラム方向に２n個ずつ分離する場合、ブ
ロック選択信号により選択され入力でｎ個のカラムアド
レスがデコーディングされた２n個の信号を受け、サブ
カラムデコーダ毎にデコーディングされた２n個の信号
を共有することを特徴とする請求項１記載の半導体メモ
リ装置。 - 【請求項５】 前記サブカラムデコーダは、前記アクセ
スするワードラインが属するセルアレイの両側のビット
ラインセンスアンプアレイに連結されたサブデコーダが
全て活性化することを特徴とする請求項１記載の半導体
メモリ装置。 - 【請求項６】 ｍ×２ｎ個のデータバスセンスアンプで
構成されたデータバスセンスアンプアレイを含む半導体
メモリ装置において、 カラムデコーダの出力を共有する２ｎ個のデータバスセ
ンスアンプを有するデータバスセンスアンプブロックを
ｍ個備えており、このデータバスセンスアンプブロック
に属する２ｎ個のデータバスセンスアンプは地域データ
バスとそれぞれ連結され、 前記２ｎ個のデータバス センスアンプ中から、ｎ個のデ
ータバスセンスアンプは入力選択機の出力により前記地
域データバスからデータを入力され、 残りのｎ個のデータバスセンスアンプは 前記カラムデコ
ーダの出力と出力選択機の出力により同時にｎ個のグロ
ーバルデータバスに連結され貯蔵したデータを伝え、こ
の伝えられたデータはリードデータバッファに入力され
た後、データ出力ドライバを経てデータピンで出力され
るデータリード経路を備えたことを特徴とする半導体メ
モリ装置。 - 【請求項７】 前記データバスセンスアンプブロックの
うち二つのデータバスセンスアンプグループは、一方の
データセンスアンプグループがカラムデコーダの出力と
出力選択機の出力でｎ個のグローバルデータバスと連結
されバーストリード動作が行われるものと、 他のデータバスセンスアンプグループは、入力選択機の
出力によりｍ×ｎ個の地域データバスに連結され選択さ
れたｍ×ｎ個のビットラインセンスアンプのデータを受
取ることを同時に行うことを特徴とする請求項６記載の
半導体メモリ装置。 - 【請求項８】 前記データバスセンスアンプブロック
は、前記データバスセンスアンプブロックのそれぞれの
データバスセンスアンプ毎にラッチが２個ずつあり、入
力選択機により各データバスセンスアンプと２個中の一
個のラッチが連結されデータバスセンスアンプによりセ
ンシングされたデータをラッチングすることと、 出力選択機の出力とカラムデコーダの出力により、残り
のラッチがグローバルデータバスと連結されてバースト
リード動作を同時に行うことを特徴とする請求項６記載
の半導体メモリ装置。 - 【請求項９】 前記データバスセンスアンプブロック
は、前記データバスセンスアンプブロックのそれぞれの
データバスセンスアンプ毎にラッチが４個ずつあり、入
力選択機により各データバスセンスアンプと４個中の一
個のラッチが連結されデータバスセンスアンプによりセ
ンシングされたデータをラッチングすることと、 出力選択機の出力とカラムデコーダの出力により、残り
３個中の一個のラッチがグローバルデータバスと連結さ
れてバーストリード動作を同時に行うことを特徴とする
請求項６記載の半導体メモリ装置。
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