JPH09223394A - 高速バーストリード/ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置 - Google Patents

高速バーストリード/ライトのため帯域幅を増加させたデータバスライン構造を有する半導体メモリ装置

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JPH09223394A
JPH09223394A JP8356735A JP35673596A JPH09223394A JP H09223394 A JPH09223394 A JP H09223394A JP 8356735 A JP8356735 A JP 8356735A JP 35673596 A JP35673596 A JP 35673596A JP H09223394 A JPH09223394 A JP H09223394A
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Abstract

(57)【要約】 (修正有) 【課題】 多数のデータバスをセルアレイとセンスアン
プアレイ上の通過配設と、多数のセンスアンプのデータ
を地域データバスセンスアンプにプリフェッチして、高
速バーストリード/ライトのため帯域幅を増加させたデ
ータバスライン構造の半導体メモリ装置。 【解決手段】 ビットラインセンスアンプ11に共有の
セルアレイ10とビットラインセンスアンプ11上を通
過配設の全K/2n 個の地域データバスラインと、2n
個毎に1個のビットラインセンスアンプが地域データバ
スラインと連結されるセルアレイの両側に連結されたサ
ブカラムデコーダ15と、2n 個のサブカラムデコーダ
出力で選択されたビットラインセンスアンプが地域デー
タバスラインと連結されるスイッチ素子と、カラムデコ
ーダ出力で選択されたK/2n 個のビットラインセンス
アンプデータを同時に読み取る、地域データラインにK
/2n 個で連結されたデータバスセンスアンプ12を備
える。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、高速バーストリー
ド/ライトのため帯域幅を増加させたデータバスライン
構造を有する半導体メモリ装置に関し、さらに詳しくは
多数のデータバスをセルアレイ及びセンスアンプアレイ
の上に通過するよう配設するとともに、多数のセンスア
ンプのデータを地域データバスセンスアンプに予めデー
タを読み取るようにすることにより、高速バーストリー
ド/ライト動作が可能になるようにした半導体メモリ装
置に関する。
【0002】
【従来の技術】通常、マイクロプロセッサ(Microproce
ssor)の動作速度に比べメモリの動作は低速のため全シ
ステムの性能向上に制約を与えている。最近注目されて
いるランバスディラム(Rambus DRAM)や高速同期式ディ
ラム(Synchronous DRAM:以下‘SDRAM’という)
は、このような要求に対応して通常のディラム(Dynami
c Random Access Memory:以下‘DRAM’という)に
比べ、革新的に帯域幅(Bandwidth) 及び動作速度を増加
させている。(ここで、帯域幅とはバス動作周波数×デ
ータバス幅である。)
【0003】しかし、ギガビット(Gigabit)級DRAM
に対しラムバスディラムや高速SDRAMを現わすには
いろいろ問題点が予想される。そのうちの一つは、リー
ド(READ)ライト(WRITE)データバス構造であるが、現
在のデータバス構造ではハイスピード/ハイ帯域幅の要
求条件を満たすことが困難である。
【0004】通常の地域データバス(Local Data Bus)
構造は、一般に水平地域データバス(Horizontal Local
Data Bus) と垂直地域データバス(Vertical Local Data
Bus)で構成されており、メタルラインでセルアレイの
上を通過するメーンカラムデコーダの出力であるGYi
信号によりビットラインセンスアンプ(Bit Line Sense
Amplifier:以下‘BLSA’という)アレイに貯蔵さ
れたデータ中ごく一部分のデータのみ水平地域データバ
スを経てデータバスセンスアンプ(Data Bus Sense Amp
lifier:以下‘DBSA’という)に伝えられ、このD
BSAでセンシングされたデータは垂直地域データバス
を経てグローバルデータバス(Global Data Bus )に出
力される。
【0005】一方、64メガ−ビットディラム(64M
b DRAM)以降からは、メタルピッチ緩和のため必
須的に適用されだしたサブワードラインドライバ(Sub
WordLine Driver) の上に垂直地域データバスを配設す
るとともに、アクセスするBLSAの数は制限される。
さらに、メモリの集積度が増加するほど垂直地域データ
バス及びメーンカラムデコーダの出力であるGYi信号
ラインの長さが長くなりカラムアクセス時間減少の制限
要因となっている。
【0006】
【発明が解決しようとする課題】では、図1に示す通常
のデータバス構造を有する半導体メモリ装置を見ながら
さらに詳細に説明することにする。
【0007】カラムデコーダ(14)の出力であるGY
i信号により選択されたBLSAはデータを水平地域デ
ータバスに伝え、DBSAは伝えられたデータをセンシ
ングして貯蔵する。DBSAに貯蔵されたデータは垂直
地域データバスを介しグローバルデータバスに伝えられ
る。従って、通常の地域データバス構造ではそれぞれの
活性化したワードライン毎に同時にアクセスするBLS
Aの数が2又は4に制限される。
【0008】図2は、二つの連続的なローアドレス(X
a&Xb)に対する通常のバーストリード(READ)タイ
ミング図である。
【0009】現在のSDRAMでは、同一バンク(Ban
k)内の二つのローアドレス(Xa&Xb)を連続的に
アクセスする場合には、ローアドレスXaとカラムアド
レスYaによるバーストデータ(QAi,1≦i≦k)
と、ローアドレスXbとカラムアドレスYbによるバー
ストデータ(QBi,1≦i≦k)の間にフリーチャー
ジ+ローアクセスタイムが求められDRAMのバースト
リード性能を低下させる。
【0010】従って、本発明では多数のデータバスをセ
ルアレイ及びセンスアンプアレイ上に通過するよう配設
するとともに、多数のセンスアンプのデータを地域デー
タバスセンスアンプに予め読み取るようにすることによ
り、高速バーストリード/ライト動作が可能となるよう
にした半導体メモリ装置を提供することにその目的を有
する。
【0011】
【課題を解決するための手段】前記目的を達成するため
に、本発明の高速バーストリード/ライトのため帯域幅
を増加させたデータバスライン構造を有する半導体メモ
リ装置では、カラム方向に2n 個ずつ分離されたK個の
ビットラインセンスアンプで構成されたビットラインセ
ンスアンプアレイと、前記と同様のカラム方向のビット
ラインセンスアンプアレイに共有され、セルアレイ及び
前記ビットラインセンスアンプアレイ上を通過するよう
配設された全てK/2n 個の地域データバスラインと、
前記各ビットラインセンスアンプアレイで2n 個毎に一
つのビットラインセンスアンプが前記地域データバスラ
インと連結するよう前記セルアレイの両側に連結された
サブカラムデコーダと、前記各ビットラインセンスアン
プアレイ毎に2n 個ずつサブカラムデコーダ出力により
選択されたビットラインセンスアンプが前記地域データ
バスラインと連結されるようにするスイッチ素子と、前
記カラムデコーダ出力により選択されたK/2n 個のビ
ットラインセンスアンプデータを同時に予め読取るため
に、前記地域データラインにK/2n 個で連結されたデ
ータセンスアンプアレイを備えている。
【0012】前記目的の達成のために、本発明の他の高
速バーストリード/ライトのため帯域幅を増加させたデ
ータバスライン構造を有する半導体メモリ装置では、カ
ラム方向に2n 個ずつ分離されたK個のビットラインセ
ンスアンプで構成されたビットラインセンスアンプアレ
イと、同一のカラム方向のビットラインセンスアンプの
グループを前記ビットラインセンスアンプアレイ毎に一
つ置きに共有され、セルアレイ及び前記ビットラインセ
ンスアンプアレイ上に通過するよう配設された全て2K
/2n 個の地域データバスラインと、前記各ビットライ
ンセンスアンプアレイで2n 個毎に一つのビットライン
センスアンプが前記地域データバスラインと連結するよ
う、前記セルアレイの両側に連結されたサブカラムデコ
ーダと、前記各ビットラインセンスアンプアレイ毎に2
n 個ずつのサブカラムデコーダ出力により選択されたビ
ットラインセンスアンプが前記地域データバスラインと
連結されるようにするスイッチ素子と、前記カラムデコ
ーダ出力により選択された2K/2n 個のビットライン
センスアンプデータを同時に予め読み取るため、前記地
域データラインに2K/2n 個の連結されたデータバス
センスアンプアレイを備えている。
【0013】前記目的を達成するために、本発明のさら
に他の高速バーストリード/ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、二つの連続的なローアドレスに対するバーストリ
ード過程において先行するローアドレスと、次のローア
ドレスによるバーストデータの間に中断なく連続的にバ
ーストリード動作が可能になるようにするため、先行す
るローアドレスのデータをデータバスセンスアンプに予
め読み取りバーストリード動作をする間、直ちにフリー
チャージ状態を経て次のローアドレスデータをアクセス
することにより初めのバーストリードの後に中断なく次
のバーストリード動作を行うよう備えている。
【0014】前記の目的を達成するために、本発明のさ
らに他の高速バーストリード/ライトのため帯域幅を増
加させたデータバスライン構造を有する半導体メモリ装
置では、m×n個のデータバスセンスアンプで構成され
たデータバスセンスアンプアレイからカラムデコーダの
出力を共有するn個のデータバスセンスアンプ等を一つ
のブロックにし、m個のデータバスセンスアンプブロッ
クに分離してそのデータバスセンスアンプブロックに属
するn個のビットラインセンスアンプは、前記カラムデ
コーダの出力により同時にn個のグローバルデータバス
に連結し貯蔵されたデータを伝え、この伝えられたデー
タはリードデータバッファに入力された後、データ出力
ドライバを経てデータピンに出力されるデータリード経
路を有するよう備えている。
【0015】前記目的を達成するために、本発明のさら
に他の高速バーストリード/ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、m×2n 個のデータバスセンスアンプから構成さ
れたデータバスセンスアンプアレイでカラムデコーダの
出力を共有する2n 個のデータバスセンスアンプ等を一
つのブロックにし、m個のデータバスセンスアンプブロ
ックに分離してこのデータバスセンスアンプブロックに
属する2n 個のビットラインセンスアンプ中から、n個
のデータバスセンスアンプは前記カラムデコーダの出力
と出力選択機の出力により同時にn個のグローバルデー
タバスに連結し貯蔵されたデータを伝え、この伝えられ
たデータはリードデータバッファに入力された後、デー
タ出力ドライバを経てデータピンで出力されるデータリ
ード経路を有するよう備えている。
【0016】前記目的を達成するために、本発明のさら
に他の高速バーストリード/ライトのため帯域幅を増加
させたデータバスライン構造を有する半導体メモリ装置
では、m×n個の地域データバスに対しm×n個のライ
トデータドライバでカラムデコーダの出力を共有するn
個のライトデータドライバが一つのブロックになり、m
個のライトデータドライバブロックに分離され、このラ
イトデータドライバブロックに属するn個のライトデー
タドライバは、前記カラムデコーダの出力により同時に
グローバルデータバスに連結されデータピンからグロー
バルデータバスを経て伝えられたデータを地域データバ
スにドライビングし、ライト動作を連続的に行われるよ
う備えている。
【0017】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施例をさらに詳細に説明することにする。
【0018】図3は、本発明の第1実施例に係る高速バ
ーストリード/ライトのため帯域幅を増加させたデータ
バスライン構造を有するDRAMの回路図であり、各B
LSA(11)アレイをカラム方向に2n 個ずつ分離し
その上に各1対(2個のライン)の地域データバスを配
設した構造である。
【0019】図3では、各BLSA(11)アレイを4
(=2n )個ずつに分離したが、必要に従い1(=2
0 )、2(=21 )又は8(=23 )個にも分離するこ
とができる。各地域データバス(2個ラインに構成)は
同一のカラム方向のBLSA(11)のグループに共有
されてセルアレイ(10)の上を通過し、水平方向に通
過するサブカラムデコーダ(Sub Column Decoder;以下
“SCD”と言う)(15)の出力(LYi)により選
択されたBLSA(11)のみ地域データバスと連結さ
れる。
【0020】地域データバスに伝えられたデータは、各
地域データバスに連結されたDBSA(12)によりセ
ンシング後にラッチングされる。ここで、DBSA(1
2)は地域データバスに乗せられたデータをセンシング
する部分と、そのデータをラッチングしている部分に構
成され一種のカシー(cache)メモリの役割をはたす。
(DBSA(12)の回路は種々な方法の具現が可能の
ため、本明細書では具体的な回路を提示しない。)
【0021】従って、本発明ではワードラインに連結さ
れたセルの数が2K個の場合、K/2n 個(図3では、
K/4個)の地域データバスを介しBLSA(11)ア
レイに貯蔵されたデータをK/2n 個のDBSAに同時
にプリフェッチ(Prefetch)する。次にカラムデコーダ
(14)の出力により指定されたDBSA(12)のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
【0022】通常のデータバス構造では、必要なデータ
がBLSAアレイに貯蔵されているため長いメタルライ
ンになっているメーンカラムデコーダ出力のGYi信号
に必要なBLSA(11)を選択した後、長い垂直地域
データバスを介してデータをリード(READ)するためカ
ラムアクセス時間が長くなる。
【0023】しかし、本発明では必要なデータがカラム
デコーダ(14)に近接したDBSA(12)アレイに
プリフェッチされており速やかにカラムアクセスするこ
とができ、高速でバーストリードが可能である。
【0024】図4は、本発明の第2実施例に係る高速バ
ーストリード/ライトのため帯域幅を増加させたデータ
バスライン構造を有するDRAMの回路図であり、各B
LSA(11)アレイをカラム方向に2n 個ずつに分離
しその上に各4対(4個のライン)の地域データバスを
配設した構造である。
【0025】図4では、各BLSA(11)アレイを4
(=22 )個ずつに分離したが、必要に従い2(=2
1 )、又は8(=23 )個にも分離することができる。
【0026】2対の地域データバスは、同一のカラム方
向のBLSA(11)のグループをアレイごとに一つ置
きに共有してセルアレイの上を通過し、水平方向を通過
するサブカラムデコーダ(SCD)(15)の出力(L
Yi)により選択されたBLSAのみ地域データバスに
連結される。
【0027】図3では、アクセスするワードラインが属
するセルアレイ(10)の両側SCD(15)中から一
つのSCDのみ活性化するが、図4では両側のSCDが
同時に活性化する。即ち、活性化したワードラインが属
するセルアレイの両側BLSAアレイにデータがラッチ
ングされているため地域データバスが公有されている図
3の実施例では一方のSCDのみ活性化されなければな
らず、図4では、地域データバスが2対に互いに共有さ
れていないため両側のSCDが活性化する。地域データ
バスに伝えられたデータは各地域データバスに連結され
たDBSA(12)によりセンシング後にラッチングさ
れる。
【0028】従って、本発明ではワードラインに連結さ
れたセルの数が2K個の場合、2K/2n 個(図4では
2K/4)の地域データバスを介してBLSAアレイに
貯蔵されたデータを2K/2n 個のDBSAに同時にプ
リフェッチする。その次に、カラムデコーダ(14)の
出力GYiによれば、選択されたDBSA(12)のデ
ータのみをグローバルデータバスを介してデータ出力ド
ライバに伝える。
【0029】図5は、二つの連続的なローアドレス(X
a&Xb)に対する本発明のバーストリードタイミング
図である。通常のタイミング図(図2)とは別にローア
ドレスXaとカラムアドレスYaによるバーストデータ
(QAi,1≦i≦k)と、ローアドレスXbとカラム
アドレスYbによるバーストデータ(QBi,1≦i≦
k)の間に中断なく連続的にバーストリード動作が可能
である。
【0030】これを、ローアドレスXaのデータをDB
SAアレイにプリフェッチした後、直ちにフリーチャー
ジ状態を経てローアドレスXbのデータをアクセスする
ことができるためである。そのようなバーストリード動
作は同一バンク(Bank)内のローアドレスを連続的にア
クセスする場合にも可能なため、連続的なローアドレス
のアクセスによる性能低下がない。
【0031】図6Aは、図3及び図4に示すサブカラム
デコーダの第1実施回路図であり、カラムアドレス信号
AYi,AYjをそれぞれ入力する第1,第2ノード
(N1,N2)と、ブロック選択信号(BS)を入力す
る第3ノード(N3)と、前記第1ノード(N1)及び
第ノード(N4)の間に結ばれたインバータ(G1)
と、前記第2ノード(N2)及び第5ノード(N5)の
間に結ばれたインバータ(G2)と、前記第4,第5,
第3ノード(N4,N5,N3)の信号をNAND演算
して第6ノード(N6)に出力するNANDゲート(G
3)と、前記第1,第5,第3ノード(N1,N5,N
3)の信号をNAND演算して第7ノード(N7)に出
力するNANDゲート(G4)と、前記第4,第2,第
3ノード(N4,N2,N3)の信号をNAND演算し
て第8ノード(N8)に出力するNANDゲート(G
5)と、前記第1,第2,第3ノード(N1,N2,N
3)の信号をNAND演算して第9ノード(G4)に出
力するNANDゲート(G6)と、前記第6ノード(N
6)及びサブカラムデコーダの出力であるLYO信号を
出力する第10ノード(N10)の間に結ばれたインバ
ータ(G7)と、前記第7ノード(N7)及びサブカラ
ムデコーダの出力であるLY1信号を出力する第11ノ
ード(N11)の間に結ばれたインバータ(G8)と、
前記第8ノード(N8)及びサブカラムデコーダの出力
であるLY2信号を出力する第12ノード(N12)の
間に結ばれたインバータ(G9)と、前記第9ノード
(N9)及びサブカラムデコーダの出力であるLY3信
号を出力する第13ノード(N13)の間に結ばれたイ
ンバータ(G10)で構成される。
【0032】各BLSAアレイが2n 個ずつ分離されて
いる場合、n個のカラムアドレスが入力されLYi(0
≦i≦2n −1)を生成する。選択されたセルアレイの
活性化したブロック選択信号(Block Selection ;以下
“BS”と言う)を入力とするサブカラムデコーダであ
るSCDのみ選別的に動作する。
【0033】図6Bは、図3及び図4に示すサブカラム
デコーダの第2実施回路図であり、アドレス信号Y0及
びブロック選択信号(BS)を入力してNAND演算し
た値を第14ノード(N14)に出力するNANDゲー
ト(G11)と、アドレス信号Y1及びブロック選択信
号(BS)を入力してNAND演算した値を第15ノー
ド(N15)に出力するNANDゲート(G12)と、
アドレス信号Y2及びブロック選択信号(BS)を入力
してNAND演算した値を第16ノード(N16)に出
力するNANDゲート(G13)と、アドレス信号Y3
及びブロック選択信号(BS)を入力してNAND演算
した値を第17ノード(N17)に出力するNANDゲ
ート(G14)と、前記第14ノード(N14)及びサ
ブカラムデコーダの出力信号(LY0)を出力する第1
8ノード(N18)の間に結ばれたインバータ(G1
5)と、前記第15ノード(N15)及びサブカラムデ
コーダの出力信号(LY1)を出力する第19ノード
(N19)の間に結ばれたインバータ(G16)と、前
記第16ノード(N16)及びサブカラムデコーダの出
力信号(Y2)を出力する第20ノード(N20)の間
に結ばれたインバータ(G17)と、前記第17ノード
(N17)及びサブカラムデコーダの出力信号(LY
3)を出力する第21ノード(N21)の間に結ばれた
インバータ(G18)で構成される。
【0034】各BLSAアレイが2n 個ずつ分離されて
いる場合、n個のカラムアドレスがデコーディングされ
Yi(0≦i≦2n −1)を生成し全てのサブカラムデ
コーダ(SCD)はカラムデコーダ出力信号(Yi)を
共有する。選択されたセルアレイの活性化したBS信号
を入力するサブカラムデコーダのみカラムデコーダ出力
信号(Yi)(0≦i≦2n −1)を入力されて動作す
る。
【0035】図7は、本発明のデータリード経路の第1
実施例を示す回路図である。
【0036】全体のデータバスセンスアンプ(DBS
A)アレイ(m×n個のDBSA)は、カラムデコーダ
(14)の出力GYiを共有するn個のDBSAにより
m個のDBSAブロックDi(1≦i≦m)に分離され
る。
【0037】従って、DBSAブロックDiに属するn
個のBLSAはGYiにより同時にグローバルデータバ
スに連結されプリフェッチしたデータを伝え、伝えられ
たデータはリードデータバッファ(16)に入力された
後、データ出力ドライバ(17)を経てデータピン(1
8)で出力される。
【0038】図8は、本発明のデータリード経路の第2
実施例を示す回路図である。
【0039】全体のDBSAアレイ(m×2n 個のDB
SA)でカラムデコーダ(14)の出力GYiを共有す
る2n 個のDBSA(12)によりm個のDBSAブロ
ックDi(1≦i≦m)に分離される。従って、DBS
AブロックDiに属する2n個のBLSA中からn個の
DBSAはGYiとOS信号により同時にグローバルデ
ータバスに連結され貯蔵したデータを伝え、伝えられた
データはリードデータバッファ(16)に入力された
後、データ出力ドライバ(17)を経てデータピン(1
8)で出力される。
【0040】図8では、図7とは別に各地域データバス
毎に二つのDBSAが存在し、入力選択機(19)と出
力選択機(20)によりその連結が調整される。即ち、
DBSAブロック毎にaグループとbグループの二つの
DBSAグループがあり、地域データバスからDBSA
アレイへのプリフェッチ動作とDBSAアレイからグロ
ーバルデータバスへの連結が平行して行われることがで
きる。
【0041】即ち、二つのDBSAグループは一方のD
BSAグループに対するリード動作が行われている間、
他のDBSAグループはデータの衝突なく地域データバ
スからデータを受けることができ、フルページモード
(Full Page Mode)でデータをリードすることができ
る。(フルページモードとは、ワードラインに連結され
た全てのセルデータをリード/ライトするモードであ
る。)
【0042】図9Aは、本発明のデータリード経路の第
3実施例を示す回路図であり、他の部分は図8と同一の
ため差が有するDBSA部分のみを示したものである。
【0043】図8では、地域データバス毎に二つずつの
DBSAがあったが、図9AではDBSA毎にラッチ
(21)が二つずつありISi(i=1,2)信号とO
Si(i=1,2)によりその連結が調整される。図8
と同様に地域データバスからラッチアレイへのプリフェ
ッチ動作とラッチアレイからグローバルデータバスへの
連結が併行して行われることができる。即ち、ISi信
号により各DBSAと2個中の一つのラッチが連結され
プリフェッチ動作が進められ、OSi信号により2個中
の一つのラッチがグローバルデータバスと連結される。
【0044】図9Bは、本発明のデータリード経路の第
4実施例を示す回路図である。一つのDBSA毎にラッ
チが四つずつあり、ISi(i=1,2,3,4)とO
Si(i=1,2,3,4)によりその連結が調整され
る。同じように地域データバスからラッチアレイへのプ
リフェッチ動作とラッチアレイからグローバルデータバ
スへの連結が併行して行われることができる。
【0045】図10は、本発明のデータライト経路の実
施例を示す回路図である。
【0046】mn個の地域データバスに対しmn個のラ
イトデータドライバ(WRITE Data Driver ;以下“WD
D”と言う)があり、カラムデコーダの出力GYi信号
を共有するn個のWDDによりm個のWDDブロックW
i(1≦i≦m)に分離される。従って、ライトデータ
ドライバブロックWiに属するn個のWDDは、GYi
により同時にグローバルデータバスに連結され伝達され
たデータを地域データバスにドライビングしてライト動
作を行う。
【0047】
【発明の効果】以上で説明した如く、本発明の高速バー
ストリード/ライトのため帯域幅を増加させたデータバ
スライン構造を有する半導体メモリ装置をギガビット
(Gigabit )級の超高集積メモリ製品に適用する場合、
バースト長さ(Burst Length)が十分に長ければ、二つ
の連続的なローアドレスをアクセスする際にもバースト
データの間に中断なく連続してデータをリードすること
ができるとともにバーストリードの性能を向上させるこ
とができ、さらに、セルアレイの上にメタルラインで配
設されている地域データバスにより同時に多数のデータ
をカラムデコーダに近接したDBSAアレイにプリフェ
ッチさせることができるためカラムアドレスを速やかに
することができる(ここで、プリフェッチとは出力する
データの束を予めラッチングすることを指す)。
【0048】そして、チップ面積を増加させず(何故か
と言えば、セルアレイ上をメタルラインで通過するた
め)Sディラム(SDRAM)のデータバス構造に適用
されハイチャンネル幅のバーストリード/ライトが可能
である。
【図面の簡単な説明】
【図1】通常のデータバス構造を有するDRAMの回路
図。
【図2】二つの連続的なローアドレスに対する通常のバ
ーストリードタイミング図。
【図3】本発明の第1実施例に係るバーストリード/ラ
イトのため帯域幅を増加させたデータバスライン構造を
有するDRAMの回路図。
【図4】本発明の第2実施例に係るバーストリード/ラ
イトのため帯域幅を増加させたデータバスライン構造を
有するDRAMの回路図。
【図5】二つの連続的なローアドレスに対する本発明の
バーストリードタイミング図。
【図6A】図3及び図4に示すサブカラムデコーダの第
1実施回路図。
【図6B】図3及び図4に示すサブカラムデコーダの第
2実施回路図。
【図7】本発明のデータリード経路の第1実施例を示す
回路図。
【図8】本発明のデータリード経路の第2実施例を示す
回路図。
【図9A】本発明のデータリード経路の第3実施例を示
す回路図。
【図9B】本発明のデータリード経路の第4実施例を示
す回路図。
【図10】本発明のデータリード経路の実施例を示す回
路図。
【符号の説明】
10 セルアレイ 11 ビットラインセンスアンプ 12 データバスセンスアンプ 13 ローデコーダ 14 カラムデコーダ 15 サブカラムデコーダ 16 リードデータバッファ 17 データ出力ドライバ 18 データ入力/出力ピン 19 入力選択機 20 出力選択機 21 ラッチ回路 22 ライトデータドライバ BLSA ビットラインセンスアンプ(Bit Line Sense
Amplifier) DBSA データバスセンスアンプ(Data Bus Sense A
mplifier) SCD サブカラムデコーダ(Sub Column Decoder) WDD ライトデータドライバ(WRITE Data Driver) AYi&AYj 一部分のカラムアドレス(Column Addr
ess)信号 BS ブロック選択(Block Selection) 信号、アクセス
するワードラインが属するセルアレイのBS信号のみ活
性化される。 LYi(0≦i≦2n −1) 2n 個のBLSAで構成
されたグループから一つを選択するため、サブカラムデ
コーダの出力でn個のカラムアドレスを受けて生成す
る。 GYi(0≦i≦2n −1) メーンカラムデコーダ
(Main Column Decoder)の出力で残りのn個のカラムア
ドレスを受けて生成する。 QAi(1≦i≦K) ローアドレスXaとカラムアド
レスYaにより指定されたバーストリードデータ。 QBi(1≦i≦K) ローアドレスXbとカラムアド
レスYbにより指定されたバーストリードデータ。 Di(1≦i≦m) DBSAグループで各グループ内
のDBSA等は、同一カラムデコーダ出力GYiを受け
グローバルデータバス(Global Data Bus) にデータを伝
える。 Wi(1≦i≦m) WDDグループで各グループ内の
WDD等は、同一カラムデコーダ出力GYiを受け地域
データバス(Local Data Bus)にデータを伝える。 OSa&OSb 出力選択機(Output Selector) の出力
でDBSAとグローバルデータバスとの連結を調整す
る。 ISi(i=1,2,3,4) DBSAとラッチ等の
間の連結を調整する信号。 OSi(i=1,2,3,4) ラッチ等とグローバル
データバスの間の連結を調整する信号。

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 半導体メモリ装置において、 カラム方向に2n 個ずつ分離されたK個のビットライン
    センスアンプで構成されたビットラインセンスアンプア
    レイと、 前記同様のカラム方向のビットラインセンスアンプアレ
    イに共有され、セルアレイ及び前記ビットラインセンス
    アンプアレイ上を通過するよう配設された全てK/2n
    個の地域データバスラインと、 前記各ビットラインセンスアンプアレイで、2n 個毎に
    一つのビットラインセンスアンプが前記地域データバス
    ラインと連結するよう前記ビットラインセンスアンプア
    レイに連結されたサブカラムデコーダと、 前記各ビットラインセンスアンプアレイ毎に、2n 個ず
    つのサブカラムデコーダ出力により選択されたビットラ
    インセンスアンプが前記地域データバスラインと連結さ
    れるようにするスイッチ素子と、 前記カラムデコーダ出力により選択されたK/2n 個の
    ビットラインセンスアンプデータを同時に予め読取るた
    めに、前記K/2n 地域データラインに連結されたK/
    n 個のデータバスセンスアンプを備えることを特徴と
    する高速バーストリード/ライトのため、帯域幅を増加
    させたデータバスライン構造を有する半導体メモリ装
    置。
  2. 【請求項2】 前記K個のビットラインセンスアンプで
    構成されたビットラインセンスアンプアレイをカラム方
    向に2n 個ずつ分離する場合、nが0以上の正数である
    ことを特徴とする請求項1記載の半導体メモリ装置。
  3. 【請求項3】 前記サブカラムデコーダは、前記K個の
    ビットラインセンスアンプで構成されたビットラインセ
    ンスアンプアレイをカラム方向に2n 個ずつ分離する場
    合、ブロック選択信号により選択され入力でn個のカラ
    ムアドレスを受けデコーディングすることを特徴とする
    請求項1記載の半導体メモリ装置。
  4. 【請求項4】 前記スイッチ素子は、前記K個のビット
    ラインセンスアンプで構成されたビットラインセンスア
    ンプアレイをカラム方向に2n 個ずつ分離する場合、ブ
    ロック選択信号により選択され入力でn個のカラムアド
    レスがデコーディングされた2n 個の信号を受け、サブ
    カラムデコーダ毎にデコーディングした2n 個の信号を
    共有することを特徴とする請求項1記載の半導体メモリ
    装置。
  5. 【請求項5】 前記サブカラムデコーダは、前記ビット
    ラインセンスアンプアレイに連結されたサブカラムデコ
    ーダ中から一つのサブカラムデコーダのみ活性化される
    ことを特徴とする請求項1記載の半導体メモリ装置。
  6. 【請求項6】 半導体メモリ装置において、 カラム方向に2n 個ずつ分離されたK個のビットライン
    センスアンプで構成されたビットラインセンスアンプア
    レイと、 同一のカラム方向のビットラインセンスアンプのグルー
    プを、前記ビットラインセンスアンプアレイ毎に一つ置
    きに共有され、セルアレイ及び前記ビットラインセンス
    アンプアレイ上を通過するよう配設された全て2K/2
    n 個の地域データバスラインと、 前記各ビットラインセンスアンプアレイで2n 個毎に一
    つのビットラインセンスアンプが前記地域データバスラ
    インと連結するよう、前記セルアレイの両側に連結され
    たサブカラムデコーダと、 前記各ビットラインセンスアンプ毎に2n 個ずつのサブ
    カラムデコーダ出力により選択されたビットラインセン
    スアンプが、前記地域データバスラインと連結されるよ
    うにするスイッチ素子と、 前記カラムデコーダ出力により選択された2K/2n
    のビットラインセンスアンプデータを同時に予め読み取
    るため、前記2K/2n 地域データラインに連結された
    2K/2n 個のデータバスセンスアンプを備えたことを
    特徴とする半導体メモリ装置。
  7. 【請求項7】 前記K個のビットラインセンスアンプで
    構成されたビットラインセンスアンプアレイをカラム方
    向に2n 個ずつ分離する場合、nが0以上の正数である
    ことを特徴とする請求項6記載の半導体メモリ装置。
  8. 【請求項8】 前記サブカラムデコーダは、前記K個の
    ビットラインセンスアンプで構成されたビットラインセ
    ンスアンプアレイをカラム方向に2n 個ずつ分離する場
    合、ブロック選択信号により選択され入力でn個のカラ
    ムアドレスを受けてデコーディングすることを特徴とす
    る請求項6記載の半導体メモリ装置。
  9. 【請求項9】 前記スイッチ素子は、前記K個のビット
    ラインセンスアンプで構成されたビットラインセンスア
    ンプアレイをカラム方向に2n 個ずつ分離する場合、ブ
    ロック選択信号により選択され入力でn個のカラムアド
    レスがデコーディングされた2n 個の信号を受け、サブ
    カラムデコーダ毎にデコーディングされた2n 個の信号
    を共有することを特徴とする請求項6記載の半導体メモ
    リ装置。
  10. 【請求項10】 前記サブカラムデコーダは、前記アク
    セスするワードラインが属するセルアレイの両側のビッ
    トラインセンスアンプアレイに連結されたサブデコーダ
    が全て活性化することを特徴とする請求項6記載の半導
    体メモリ装置。
  11. 【請求項11】 二つの連続的なローアドレスに対する
    バーストリード動作のための半導体メモリ装置におい
    て、 先行のローアドレスと、次のローアドレスによるバース
    トデータの間に中断なく連続的にバーストリード動作が
    可能となるようにするため、 先行するローアドレスデータをデータバスセンスアンプ
    に予め読み取りバーストリード動作を行う間、直ちにフ
    リーチャージ状態を経由して次にローアドレスのデータ
    をアクセスすることにより初めのバーストリード後に中
    断なく次のバーストリード動作を行うことを特徴とする
    半導体メモリ装置。
  12. 【請求項12】 m×n個のデータバスセンスアンプで
    構成されたデータバスセンスアンプアレイを含む半導体
    メモリ装置において、 カラムデコーダの出力を共有するn個のデータバスセン
    スアンプを、一つのブロックにしてm個のデータバスセ
    ンスアンプブロックに分離し、このデータバスセンスア
    ンプブロックに属するn個のビットラインセンスアンプ
    は、前記カラムデコーダの出力により同時にn個のグロ
    ーバルデータバスに連結され貯蔵したデータを伝え、こ
    の伝えられたデータはリードデータバッファに入力され
    た後、データ出力ドライバを経てデータピンで出力され
    るデータリード経路を備えることを特徴とする半導体メ
    モリ装置。
  13. 【請求項13】 m×2n 個のデータバスセンスアンプ
    で構成されたデータバスセンスアンプアレイを含む半導
    体メモリ装置において、 カラムデコーダの出力を共有する2n 個のデータバスセ
    ンスアンプ等を、一つのブロックとしてm個のデータバ
    スセンスアンプブロックに分離し、このデータバスセン
    スアンプブロックに属する2n 個のビットラインセンス
    アンプ中から、n個のデータバスセンスアンプは前記カ
    ラムデコーダの出力と出力選択機の出力により同時にn
    個のグローバルデータバスに連結され貯蔵したデータを
    伝え、この伝えられたデータはリードデータバッファに
    入力された後、データ出力ドライバを経てデータピンで
    出力されるデータリード経路を備えたことを特徴とする
    半導体メモリ装置。
  14. 【請求項14】 前記データバスセンスアンプブロック
    のうち二つのデータバスセンスアンプグループは、一方
    のデータセンスアンプグループがカラムデコーダの出力
    と出力選択機の出力でn個のグローバルデータバスと連
    結されバーストリード動作が行われるものと、 他のデータバスセンスアンプグループは、入力選択機の
    出力によりm×n個の地域データバスに連結され選択さ
    れたm×n個のビットラインセンスアンプのデータを受
    取ることを同時に行うことを特徴とする請求項13記載
    の半導体メモリ装置。
  15. 【請求項15】 前記データバスセンスアンプブロック
    は、前記データバスセンスアンプブロックのそれぞれの
    データバスセンスアンプ毎にラッチが2個ずつあり、入
    力選択機により各データバスセンスアンプと2個中の一
    個のラッチが連結されデータバスセンスアンプによりセ
    ンシングされたデータをラッチングすることと、 出力選択機の出力とカラムデコーダの出力により、残り
    のラッチがグローバルデータバスと連結されてバースト
    リード動作を同時に行うことを特徴とする請求項13記
    載の半導体メモリ装置。
  16. 【請求項16】 前記データバスセンスアンプブロック
    は、前記データバスセンスアンプブロックのそれぞれの
    データバスセンスアンプ毎にラッチが4個ずつあり、入
    力選択機により各データバスセンスアンプと4個中の一
    個のラッチが連結されデータバスセンスアンプによりセ
    ンシングされたデータをラッチングすることと、 出力選択機の出力とカラムデコーダの出力により、残り
    3個中の一個のラッチがグローバルデータバスと連結さ
    れてバーストリード動作を同時に行うことを特徴とする
    請求項13記載の半導体メモリ装置。
  17. 【請求項17】 m×n個の地域データバスによりm×
    n個のライトデータドライバを含む半導体メモリ装置に
    おいて、 カラムデコーダの出力を共有するn個のライトデータド
    ライバが、一個のブロックとなってm個のライトデータ
    ドライバブロックに分離され、このライトデータドライ
    バブロックに属するn個のライトデータドライバは、前
    記カラムデコーダの出力により同時にグローバルデータ
    バスに連結され、データピンでグローバルデータバスを
    経て伝えられたデータを地域データバスでドライビング
    してライト動作を連続的に行うことを特徴とする半導体
    メモリ装置。
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