KR20080042435A - 반도체 메모리 장치 및 그의 레이아웃 방법 - Google Patents

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Abstract

본 발명은 주변 회로 영역을 사이에 두고 제1 방향으로 분할된 제1 영역과 제2 영역을 구비하는 반도체 메모리 장치에 관한 것으로서, 그러한 반도체 메모리 장치는, 상기 제1 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제1 뱅크 및 제2 뱅크, 상기 제2 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제3 뱅크 및 제4 뱅크를 구비하고, 상기 제1 내지 제4 뱅크 각각은 컬럼 디코더가 형성된 영역을 사이에 두고 2 개씩의 메모리 매트들로 분할되어 상기 제1 방향과 교차하는 제2 방향으로 배치된다. 그리하여, 본 발명은 데이터 입출력 경로가 길어지는 문제점을 해결하고, 뱅크 내에서의 메모리 블록들의 개수가 증가하면 할수록 데이터 출력 경로의 길이가 더욱 길어지는 문제점을 해결할 수 있다.
Figure P1020060110884
레이아웃, 라인 배치, 에지 패드, 입출력 센스앰프(IOSA)

Description

반도체 메모리 장치 및 그의 레이아웃 방법{Semiconductor memory device and method for layout of the same}
도 1은 일반적인 SDRAM의 개략적인 구성도.
도 2는 도 1의 일부분을 확대하여 보인 도면.
도 3은 도 1에서의 데이터 입출력 경로를 상세히 보인 블록도.
도 4는 도 3에서의 데이터 출력 경로에서 비트라인 센스앰프 부분까지 구체적으로 도시한 블록도.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 구성도.
도 6은 본 발명의 일 실시예에 따른 라인 배치 구조를 갖는 반도체 메모리 장치의 개략적인 구성도.
도 7은 도 6에서 같은 라인 배치 구조를 갖는 반도체 메모리 장치에서의 데이터 출력 경로 및 데이터 입력 경로의 일례를 보인 블록도.
도 8은 도 7에서의 데이터 출력 경로에서 비트라인 센스앰프 부분까지 구체적으로 도시한 블록도.
<도면의 주요부분에 대한 부호의 설명>
102 ~ 109, 202 ~ 209 : 뱅크 101 : 주변 회로 영역
112 ~ 119, 212 ~ 219 : 컬럼 디코더
122 ~ 129, 222 ~ 229 : 로우 디코더
PG1 ~ PG4 : 패드 그룹 GIO, /GIO : 글로벌 입출력 라인
UIO, /UIO : 유니버셜 입출력 라인 LIO, /LIO : 로컬 입출력 라인
FDIO, DOIB_1, DOIB_2 : 데이터 라인 300 : 데이터 출력 경로
301 : 로컬 입출력 멀티플렉서 302 : 글로벌 입출력 멀티플렉서
303 : 입출력 센스앰프(IOSA) 304 : 데이터 버스 멀티플렉서
305 : 데이터 출력 버퍼 306, 307 : 리피터(repeater)
400 : 데이터 입력 경로 BL, /BL : 비트라인
500 : 데이터용 패드 401 : 데이터 입력 버퍼
402 : 데이터 입력 멀티플렉서 403 : 데이터 입력 드라이버
601 : 셀 어레이 영역 602 : 리피터 형성 영역
603 : 주변 회로 영역
본 발명은 반도체 메모리 장치에 관한 것으로서, 보다 상세하게는 에지 패드를 갖는 반도체 메모리 장치에서 데이터 경로를 줄일 수 있는 레이아웃 구조 및 그 를 갖는 반도체 메모리 장치에 관한 것이다.
중앙처리장치(CPU)의 처리 속도 향상과 더불어, 중앙처리장치가 요구하는 데이터 또는 프로그램 등을 저장하기 위한 반도체 메모리 장치도 성능 향상이 요구된다. 반도체 메모리 장치의 성능을 향상시키기 위해서는 단위 시간당 전송되는 입출력 데이터량을 증가시켜야 한다. 입출력 데이터량을 증가시키는 방법으로는 입출력 데이터 비트수를 증가시키거나 억세스 속도를 증가시키는 방법이 있다. 전자의 방법으로 구현되는 예는 EDO DRAM(Extended Data Output DRAM), SDRAM(Synchronous DRAM)을 들 수 있고, 후자의 방법으로 구현되는 예는 Rambus DRAM을 들 수 있다.
SDRAM은 특히 다수 개의 뱅크들로 구성되어 클럭 신호에 동기되어 동작하는 멀티뱅크(multi bank) SDRAM이 일반적이다. 상기 멀티뱅크 SDRAM은 현재의 데이터를 처리하는 동안 다음에 억세스(access)할 메모리 셀의 어드레스를 미리 입력시킬 수 있어 다수 개의 뱅크들에서 연속적으로 데이터를 입출력하는 방식으로 동작된다. 따라서, SDRAM은 동작 속도가 비교적 빠른 편이다.
그러한 SDRAM에 있어서, 비트라인 센스앰프(bit line sense amp.)로부터 감지 및 증폭된 데이터를 외부로 읽어내는 입출력 라인(I/O line)은 특정 데이터 입출력 패드까지 데이터를 전송하여야 하기 때문에 그 전송 경로가 길어져 고속화가 어렵다.
따라서, 그러한 문제점을 해결하고자 계층형 입출력 라인 구조가 많이 사용된다.
도 1은 그러한 구조의 SDRAM의 개략적인 구성도이다.
도 1을 참조하면, 복수 개의 뱅크들(2, 4, 6, 8), 데이터 입출력 센스앰프(IOSA), 그리고 상기 뱅크들 각각에 대응되는 로우 디코더(RD ; 12, 14, 16, 18) 및 컬럼 디코더(CD ; 22, 24, 26, 28)가 도시되어 있다. 그리고, 상기 SDRAM은 각각이 복수 개의 패드들로 구성된 복수 개의 패드 그룹들(PG1, PG2, PG3, PG4)을 구비한다. 상기 패드 그룹들(PG1, PG2, PG3, PG4)은 데이터용 패드들 그리고 그 밖의 패드들인 어드레스용 패드들 또는 커맨드용 패드들 등을 구비한다.
도 1에서 패드 그룹(PG1, PG2)은 데이터용 패드들로 구성되고, 나머지 패드 그룹(PG3, PG4)은 기타 패드들로 구성된 경우를 예로 들었다.
그리고, 도 1에 상세히 도시되어 있지는 않으나, 일반적으로 반도체 메모리 장치는 크게 뱅크들, 주변 회로들 및 패드들로 분류해 볼 수 있다.
경우에 따라서는 다르게 분류될 수 있으나, 여기서는 디코더들은 뱅크에 포함되는 개념으로 설명하고, 주변 회로들(peripheral circuits)에는 반도체 메모리 장치의 동작에 요구되는 다양한 회로들, 예를 들면, 입출력 버퍼, DLL 회로, 파워 제너레이터 등이 포함된다. 그리고, 뱅크 내의 메모리 블록은 셀 어레이, 비트라인 센스앰프, 서브 워드라인 드라이버, LA 드라이버 등을 구비한다.
화살표로 도시된 라인은 데이터 출력 경로(path)로서, 글로벌 워드라인(global word line) 이후의 데이터 출력 경로를 나타낸 것이고, 그 중 특히, 데이터 출력 경로가 가장 긴 경우를 예로 들었다.
도 2는 도 1의 일부분을 확대하여 보인 도면이다.
도 2를 참조하면, 도 1에서의 A 뱅크(2)와 C 뱅크(6) 및 그들 각각에 대응되 는 로우 디코더(RD), 컬럼 디코더(CD) 및 입출력 센스앰프들(IOSA)이 도시되어 있다. 그리고, 데이터 라인들(GIO, FDIO, DOIB_1, DOIB_2) 및 데이터 출력 경로가 도시되어 있다.
도 1에서와 마찬가지로, 화살표로 표시된 라인은 데이터 출력 경로 중 가장 긴 경로를 나타낸 것이다.
글로벌 입출력 라인(GIO) 앞단의 로컬 입출력 라인(LIO, 미도시) 및 비트라인(BL, 미도시)은 도시되지 않았다. 보다 상세한 데이터 입출력 경로는 도 3에 도시되어 있다.
즉, 도 3은 도 1에서의 데이터 입출력 경로를 상세히 보인 블록도로서, 도 3을 참조하면, 데이터 출력 경로(Data Read Path, 30) 및 데이터 입력 경로(Data write Path, 40)가 도시되어 있다.
먼저, 데이터 출력 경로(30)를 살펴보면, 비트라인 센스앰프(미도시)로부터 감지 및 증폭된 데이터가 로컬 입출력 라인(LIO, /LIO)을 거쳐 로컬 입출력(LIO) 멀티플렉서(31)로 인가된다. 상기 로컬 입출력 멀티플렉서(31)는 상기 로컬 입출력 라인(LIO, /LIO)과 상기 글로벌 입출력 라인(GIO, /GIO)을 선택적으로 연결시킨다. 그리고, 데이터는 상기 글로벌 입출력 라인(GIO, /GIO)을 경유하여 글로벌 입출력(GIO) 멀티플렉서(32)로 인가된다. 상기 글로벌 입출력 멀티플렉서(32)로부터 출력된 데이터는 데이터 입출력 라인(DIO, /DIO)을 통해 입출력 센스앰프(IOSA, 33)로 전송된다. 상기 입출력 센스앰프(33)로부터 감지 및 증폭된 데이터는 데이터 라인(FDIO)을 통해 데이터 버스(DB) 멀티플렉서(34)로 인가된다. 상기 데이터 버스 멀티플렉서(34)로부터 출력되는 데이터는 데이터 라인(DOIB_1)을 통해 데이터 출력 버퍼(35)로 전송되고, 상기 데이터 출력 버퍼(35)에 의해 버퍼링된 데이터는 데이터 라인(DOIB_2)을 통해 데이터용 패드(DQ 패드, 50)로 전송된다.
상기 데이터 출력 경로(30)에서, 데이터가 전송되는 라인을 살펴보면, 글로벌 입출력 라인(GIO, /GIO) 및 데이터 라인(FDIO)는 제3 배선층에 배치된다. 그리고, 데이터 버스 멀티플렉서(34)로부터의 데이터를 데이터 출력 버퍼(35)로 전송하는 데이터 라인(DOIB_1)도 제3 배선층에 배치된다. 한편, 상기 데이터 출력 버퍼(35)로부터 데이터용 패드(50)까지의 데이터 라인(DOIB_2)은 상기 제3 배선층의 하부인 제2 배선층에 배치된다. 상기 데이터 라인(FDIO)과 상기 데이터 라인(DOIB_1)은 서로 평행이다.
다음으로, 데이터 입력 경로(40)를 살펴보면, 데이터용 패드(50)로 인가된 데이터는 데이터 입력 버퍼(41)에 의해 버퍼링된 후 데이터 입력 멀티플렉서(42)로 인가된다. 그리고, 상기 데이터 입력 멀티플렉서(42)로부터 출력된 데이터는 데이터 입력 라인(DID)를 통해 데이터 입출력 드라이버(DIO 드라이버, 43)에 인가된다. 상기 데이터 입출력 드라이버(43)는 데이터를 데이터 입출력 라인(DIO, /DIO)을 통해 글로벌 입출력 멀티 플렉서(32)로 전송한다. 상기 글로벌 입출력 멀티플렉서(32)는 글로벌 입출력 라인(GIO, /GIO)을 통해 입력 데이터를 로컬 입출력 멀티플렉서(31) 측으로 전송한다. 그 후, 입력 데이터는 로컬 입출력 라인(LIO, /LIO)을 통해 비트라인(미도시) 측으로 전송되어 메모리 셀에 쓰여지게 된다.
상기 데이터 입력 경로(40)에서, 데이터가 전송되는 라인을 살펴보면, 앞서 의 데이터 출력 경로(30)에서와 마찬가지로, 글로벌 입출력 라인(GIO, /GIO) 및 데이터 입력 라인(DID)은 제3 배선층에 배치된다. 그리고, 데이터 입력 버퍼(41)로부터의 데이터를 데이터 입력 멀티플렉서(42)로 전송하는 데이터 라인(DI)도 제3 배선층에 배치된다. 한편, 데이터용 패드(50)로부터 데이터 입력 버퍼(41)로의 데이터 전송 라인(Din)은 상기 제3 배선층의 하부인 제2 배선층에 배치된다.
도 4는 도 3에서의 데이터 출력 경로에서 비트라인 센스앰프(BLSA) 부분까지 구체적으로 도시한 블록도이다.
도 4를 참조하여 다시 한번 데이터 출력 경로를 설명하면, 메모리 셀(미도시)의 데이터는 비트라인 센스앰프(BLSA)에 의해 디벨롭(develop)된 후 로컬 입출력 라인(LIO, /LIO)을 통해 로컬 입출력 멀티플렉서(31)로 전송된다. 그 후, 데이터는 글로벌 입출력 라인(GIO, /GIO)을 통해 글로벌 입출력 멀티플렉서(32)로 전송되고, 데이터 입출력 라인(DIO, /DIO)을 통해 입출력 센스앰프(33)로 인가된다. 상기 입출력 센스앰프(33)로부터 출력되는 데이터는 데이터 라인(FDIO)을 통해 데이터 버스 멀티플렉서(34)로 전송되고, 데이터 라인(DOIB_1)을 통해 데이터 출력 버퍼(35)로 전송된다. 상기 데이터 버스 멀티플렉서(34)와 상기 데이터 출력 버퍼(35)의 사이에는 출력 감쇠를 방지하기 위한 소정의 리피터(37)가 더 구비된다. 그리고, 상기 데이터 출력 버퍼에 의해 버퍼링된 데이터는 데이터 라인(DOIB_2)를 통해 데이터용 패드(50)로 전송된다.
그러나, 위와 같이 도 1 내지 도 4에 도시된 바와 같은 구조를 갖는 반도체 메모리 장치는, 데이터 입출력 경로가 매우 길다.
예를 들어, 도 2에서의 데이터 출력 경로에서 데이터 출력 경로로 표시된 글로벌 입출력 라인(GIO) 및 데이터 라인들(FDIO, DOIB_1 and DOIB_2)로 연결된 라인들을 살펴보면, 입출력 센스앰프(IOSA)가 뱅크 A와 뱅크 C의 사이에 배치되어 있음으로 인해, 데이터 출력 경로가 길어지는 구조임을 알 수 있다.
더욱이, 하나의 뱅크 내에서의 메모리 블록들의 개수가 증가하면 증가할수록 데이터 출력 경로의 길이는 더욱 길어질 수 있다.
이는 데이터 입력 경로의 경우에도 마찬가지이다.
또한, 도 4에서 보여지는 바와 같이 신호의 감쇠를 위해 데이터 버스 멀티플렉서(34)와 데이터 출력 버퍼(35) 사이에 배치되는 리피터(36, 37) 등의 회로가 셀 어레이와 컬럼 디코더 사이의 주변 회로 영역에 배치되어져야 하는 어려움이 있다.
이와 같이, 데이터 입출력 경로의 길이의 증가는 데이터의 왜곡 현상이나 억세스 타임(tAA)의 증가를 초래하여, 반도체 메모리 장치의 동작 불량이나 동작 속도를 저하시키는 주 원인이 된다.
또한, 에지 패드 구조의 반도체 메모리 장치는 데이터 입출력 및 관련 컨트롤 신호들이 모두 칩의 에지 영역까지 가야 하며, 로컬 입출력 라인 및 글로블 입출력 라인 이외의 입출력 라인들이 셀 어레이 위로 배선되지 않았기 때문에, 에지 영역으로 가는 신호라인들이 주변 회로 영역에 존재하므로 그 만큼 칩의 사이즈를 증가시키는 요인으로 작용하는 문제점이 있다.
따라서, 본 발명의 목적은 종래의 반도체 메모리 장치의 데이터 입출력 경로가 긴 문제점을 개선하기 위한 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
본 발명의 다른 목적은 입출력 센스앰프(IOSA)의 위치로 인해 데이터 입출력 경로가 길어지는 문제점을 개선하기 위한 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
본 발명의 또 다른 목적은 뱅크 내에서의 메모리 블록들의 개수가 증가하면 할수록 데이터 출력 경로의 길이가 더욱 길어지는 문제점을 개선하기 위한 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
본 발명의 또 다른 목적은 데이터 입출력 길이의 증가로 인해 데이터의 왜곡 현상이나 억세스 타임(tAA)의 증가를 초래하여, 반도체 메모리 장치의 동작 불량이나 동작 속도를 저하시키는 원인이 되는 문제점을 개선하기 위한 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
본 발명의 또 다른 목적은 종래의 에지 패드 구조의 반도체 메모리 장치에 있어서는 데이터 입출력 및 관련 컨트롤 신호들이 모두 칩의 에지 영역까지 가야 하며, 로컬 입출력 라인 및 글로블 입출력 라인 이외의 입출력 라인들이 셀 어레이 위로 배선되지 않았기 때문에 에지 영역으로 가는 신호라인들이 주변 회로 영역에 존재하므로 그 만큼 칩의 사이즈를 증가시키는 요인으로 작용하는 문제점을 개선하기 위한 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
본 발명의 또 다른 목적은 종래에 비해 입출력 센스앰프 회로의 숫자를 대체로 반으로 줄일 수 있는 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함에 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른, 주변 회로 영역을 사이에 두고 제1 방향으로 분할된 제1 영역과 제2 영역을 구비하는 반도체 메모리 장치는, 상기 제1 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제1 뱅크 및 제2 뱅크; 상기 제2 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제3 뱅크 및 제4 뱅크를 구비하고, 상기 제1 내지 제4 뱅크 각각은 컬럼 디코더가 형성된 영역을 사이에 두고 2 개씩의 메모리 매트들로 분할되어 상기 제1 방향과 교차하는 제2 방향으로 배치되는 것을 특징으로 한다.
여기서, 상기 주변 회로 영역에는 데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프가 배치될 수 있다.
또한, 상기 반도체 메모리 장치는 상기 제1 내지 제4 뱅크가 배치되는 영역 및 상기 주변 회로 영역이 아닌 에지 영역에 배치된 복수 개의 데이터용 패드들을 구비할 수 있다.
또한, 상기 패드들은 상기 컬럼 디코더가 형성된 영역을 사이에 두고 각각 2 개씩 나눠진 메모리 매트들에 대응되게 2 개의 패드 그룹인 상위 패드 그룹과 하위 패드 그룹으로 구별되며, 상기 상위 패드 그룹에 대응되는 메모리 매트들은 상기 상위 패드 그룹을 통해 데이터를 전송하고, 상기 하위 패드 그룹에 대응되는 메모 리 매트들은 상기 하위 패드 그룹을 통해 데이터를 전송할 수 있다.
또한, 상기 4개의 뱅크들은 상기 입출력 센스앰프를 공유할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치의 레이아웃 구조는, 데이터를 감지 및 증폭하기 위한 입출력 센스앰프가 형성된 영역을 사이에 두고 4 개의 뱅크들이 2 개의 그룹으로 분할 배치되고, 상기 4 개의 뱅크들은 각각 2 개씩의 메모리 매트들로 분할되어 컬럼 디코더가 형성된 영역을 사이에 두고 배치되며, 상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더가 형성된 영역을 사이에 두고 분할 배치됨을 특징으로 한다.
상기 반도체 메모리 장치에서 상기 뱅크들 및 상기 입출력 센스앰프가 형성되지 않은 영역인 에지 영역에는 복수 개의 데이터용 패드들이 배치될 수 있다.
또한, 상기 패드들은 상기 컬럼 디코더가 형성된 영역을 사이에 두고 각각 2 개씩 분할된 메모리 매트들에 대응되게 2 개의 패드 그룹인 상위 패드 그룹과 하위 패드 그룹으로 구별되며, 상기 상위 패드 그룹에 대응되는 메모리 매트들은 상기 상위 패드 그룹을 통해 데이터를 전송하고, 상기 하위 패드 그룹에 대응되는 메모리 매트들은 상기 하위 패드 그룹을 통해 데이터를 전송할 수 있다.
또한, 상기 4개의 뱅크들은 상기 입출력 센스앰프를 공유할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 다른 양상에 따른, 복수 개의 에지 패드들을 구비하며 제1 배선층에 비트라인 센스앰프로부터 출력되는 데이터를 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치는, 상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 배치 되어 로컬 입출력 멀티플렉서를 통해 상기 로컬 입출력 라인과 선택적으로 연결되는 글로벌 입출력 라인; 상기 글로벌 입출력 라인의 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인과 교차하는 방향으로 상기 제2 배선층의 상부인 제3 배선층에 배치되는 유니버셜 입출력 라인; 상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 입출력 센스앰프로 전송하기 위해 상기 제3 배선층에 배치되는 데이터 입출력 라인; 상기 입출력 센스앰프로부터 출력되는 데이터를 데이터 버스 멀티플렉서로 전송하기 위해 상기 제3 배선층에 배치되는 제1 데이터 라인; 상기 데이터 버스 멀티플렉서로부터 출력되는 데이터를 데이터 출력 버퍼로 전송하기 위해 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치되는 제2 데이터 라인; 및 상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 배치되어 상기 데이터 출력 버퍼의 출력을 상기 데이터용 패드들로 전송하기 위한 제3 데이터 라인을 구비함을 특징으로 한다.
여기서, 상기 제2 데이터 라인은 상기 유니버셜 입출력 라인과 대체로 평행하게 배치될 수 있다.
또한, 상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 파워 라인을 더 구비할 수 있다.
또한, 상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 컨트롤 신호 라인을 더 구비 할 수 있다.
또한, 상기 반도체 메모리 장치는 상기 데이터 버스 멀티플렉서와 상기 데이터 출력 버퍼 사이에 리피터를 더 구비할 수 있다.
또한, 상기 반도체 메모리 장치는 상기 셀 어레이 영역과 주변 회로 영역 사이에 상기 리피터를 배치하기 위한 리피터 영역을 더 구비할 수 있다.
상기의 목적들을 갖는 본 발명의 또 다른 양상에 따른, 복수 개의 에지 패드들을 구비하며 제1 배선층에 메모리 셀 측으로 데이터를 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치는, 상기 에지 패드들로부터 제공되는 데이터를 데이터 입력 버퍼로 전송하기 위해, 상기 제1 배선층의 상부층인 제2 배선층에 배치되는 제1 데이터 라인; 상기 데이터 입력 버퍼에서 출력된 데이터를 데이터 입력 멀티 플렉서로 전송하기 위해, 상기 반도체 메모리 장치의 셀 어레이의 상부이면서 상기 제2 배선층의 상부층인 제3 배선층에 배치되는 제2 데이터 라인; 상기 데이터 입력 멀티 플렉서에서 출력된 데이터를 데이터 입력 드라이버로 전송하기 위해, 상기 제3 배선층에 배치되는 제3 데이터 라인; 상기 데이터 입력 드라이버에서 출력되는 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해, 상기 제3 배선층에 배치되는 데이터 입출력 라인; 상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 글로벌 입출력 라인으로 전송하기 위해, 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치되는 유니버셜 입출력 라인; 상기 셀 어레이의 상부이면서 상기 제2 배선층에서 상기 유니버셜 입출력 라인과 교차하는 방향으로 배치되어 상기 유니버셜 입출력 라인으로부터 전송된 데이터를 로컬 입출력 멀티플렉서로 전송 하기 위한 글로벌 입출력 라인을 구비함을 특징으로 한다.
여기서, 상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 파워 라인을 더 구비할 수 있다.
또한, 상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 컨트롤 신호 라인을 더 구비할 수 있다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른 반도체 메모리 장치의 레이아웃 방법은, 데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프가 형성된 영역을 사이에 두고 4 개의 뱅크들을 2 개의 그룹으로 분할 배치하고, 상기 4 개의 뱅크들은 각각 2 개의 메모리 매트들로 나누어 컬럼 디코더가 형성된 영역을 사이에 두고 분할 배치하며, 상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더가 형성된 영역을 사이에 두고 분할 배치함을 특징으로 한다.
상기의 목적들을 달성하기 위한 본 발명의 일 양상에 따른, 복수 개의 에지 패드들을 구비하며 제1 배선층에 비트라인 센스앰프로부터 출력되는 데이터를 출력단으로 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치의 라인 배치 방법은, 상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 로컬 입출력 멀티플렉서를 통해 상기 로컬 입출력 라인과 선택적으로 연결되는 글로벌 입출력 라인을 배치하는 단계; 상기 글로벌 입출력 라인 의 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인과 교차하고 상기 제2 배선층의 상부인 제3 배선층에 유니버셜 입출력 라인을 배치하는 단계; 상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 입출력 센스앰프로 전송하기 위해 상기 제3 배선층에 데이터 입출력 라인을 배치하는 단계; 상기 입출력 센스앰프로부터 출력되는 데이터를 데이터 버스 멀티플렉서로 전송하기 위해 상기 제3 배선층에 제1 데이터 라인을 배치하는 단계; 상기 데이터 버스 멀티플렉서의 출력을 데이터 출력 버퍼로 전송하기 위해 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 제2 데이터 라인을 배치하는 단계; 및 상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 상기 데이터 출력 버퍼로부터 출력되는 데이터를 상기 데이터용 패드들로 전송하기 위한 제3 데이터 라인을 배치하는 단계를 구비함을 특징으로 한다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 첨부된 도면 및 이하의 설명들은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게 본 발명에 대한 이해를 돕기 위한 의도로 예를 들어 도시되고 한정된 것에 불과하다. 그러므로, 이하의 설명들이 본 발명의 범위를 제한하는 것으로 사용되어서는 아니 될 것이다.
도 5는 본 발명의 일 실시예에 따른 반도체 메모리 장치의 개략적인 구성도 이다.
도 5를 참조하면, 상기 반도체 메모리 장치는 주변 회로 영역(101)과, 상기 주변 회로 영역(101)을 사이에 두고 제1 방향으로 분할된 제1 영역과 제2 영역을 구비한다.
상기 제1 영역에는 뱅크 A(102, 103) 및 그에 대응되는 디코더들(112, 122, 113, 123), 뱅크 C(106, 107) 및 그에 대응되는 디코더들(116, 126, 117, 127) 및 패드그룹(PG1, PG2) 등이 배치된다. 그리고, 상기 제2 영역에는 뱅크 B(104, 105) 및 그에 대응되는 디코더들(114, 124, 115, 125), 뱅크 D(108, 109) 및 그에 대응되는 디코더들(118, 128, 119, 129) 및 패드그룹(PG3, PG4) 등이 배치된다.
제1 뱅크 즉 뱅크 A(102, 103)와 제2 뱅크 즉 뱅크 C(106, 107)는 로우 디코더(122, 123, 126, 127)가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된다.
제3 뱅크 즉 뱅크 B(104, 105)와 제4 뱅크 즉 뱅크 D(108, 109)는 로우 디코더(124, 125, 128, 129)가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된다.
상기 제1 내지 제4 뱅크(102, 103, 104, 105, 106, 107, 108, 109) 각각은 컬럼 디코더(112, 113, 114, 115, 116, 117, 118, 119)가 형성된 영역을 사이에 두고 2 개씩의 메모리 매트들로 분할되어 상기 제1 방향과 교차하는 제2 방향으로 배치된다.
도 5에서 제1 방향은 Y축 방향이고, 제2 방향은 X축 방향으로 볼 수 있다.
상기 주변 회로 영역(101)에는 데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프(IOSA, 미도시)가 배치될 수 있다.
상기 반도체 메모리 장치는 에지 영역에 배치되고 각각이 복수 개의 패드들로 구성되는 패드그룹들(PG1, PG2, PG3, PG4)을 구비한다. 상기 에지 영역은 도 5상에서는 구체적으로 한정되지는 않았지만, 상기 제1 내지 제4 뱅크(102 ~ 109)가 배치되는 영역 및 상기 주변 회로 영역(101)이 아닌 영역으로서, 상기 반도체 메모리 장치의 외곽 부분이다.
상기 패드그룹들(PG1, PG2, PG3, PG4) 중 패드그룹(PG1) 및 패드그룹(PG2)은 커맨드용 패드들로 구성되고, 패드그룹(PG3) 및 패드그룹(PG4)은 어드레스용 패드 또는 커맨드용 패드들 등으로 구성될 수 있다.
상기 패드그룹(PG1, PG2)은, 상기 컬럼 디코더(112 ~ 119)가 형성된 영역을 사이에 두고 각각 2 개씩 나눠진 메모리 매트들에 대응되게, 2 개의 패드 그룹인 상위 패드 그룹(PG1)과 하위 패드 그룹(PG2)으로 나눠볼 수 있다.
뱅크 A(102, 103)의 경우를 예로 들어 보면, 상기 뱅크 A(102, 103)는 컬럼 디코더(112, 113)가 형성된 영역을 사이에 두고 두 개의 메모리 매트들(102, 103)로 나뉜다. 따라서 종래의 반도체 메모리 장치와 비교해 보면, 종래의 뱅크 단위는 하나의 컬럼 디코더와 하나의 로우 어드레스에 의해 구별되었지만, 본 발명에서는 하나의 뱅크가 두 개의 메모리 매트들로 나눠져 횡으로 배치되는 형태이다.
그리고, 하나의 뱅크가 두 개의 메모리 매트들로 나눠진 경우, 예를 들어 뱅 크 A(102, 103)가 메모리 매트(102)와 메모리 매트(103)로 나눠진 경우, 상기 메모리 매트(102)는 상기 패드들 중 상위 패드 그룹(PG1)의 패드들을 통해 데이터를 전송하고, 상기 메모리 매트(103)는 상기 패드들 중 하위 패드 그룹(PG2)의 패드들을 통해 데이터를 전송한다.
위와 같은 구성을 통해, 본 발명에 따른 반도체 메모리 장치는 상기 주변 회로 영역(101)에 입출력 센스앰프를 배치할 수 있고, 상기 입출력 센스앰프를 모든 뱅크들이 공유할 수 있게 된다. 즉, 각각의 뱅크에서의 메모리 매트들(102, 106, 104, 108)끼리 입출력 센스앰프를 공유할 수 있고, 메모리 매트들(103, 107, 105, 109)끼리 입출력 센스앰프를 공유할 수 있다. 따라서, 종래와 비교할 경우, 센스앰프의 개수를 대체로 반으로 줄일 수 있으므로, 면적 면에서 이점이 있다.
다시 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃 구조를 살펴보면, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃 구조는, 먼저 데이터를 감지 및 증폭하기 위한 입출력 센스앰프(IOSA)가 형성된 영역(101)을 사이에 두고 4 개의 뱅크들(A, B, C, D)이 2 개의 그룹으로 분할 배치된다. 예를 들면, 뱅크 A(102, 103) 및 뱅크 C(106, 107)가 제1 그룹을 구성하고 뱅크 B(104, 105) 및 뱅크 D(108, 109)가 제2 그룹을 구성한다.
상기 4 개의 뱅크들(A, B, C, D)은 각각 2 개씩의 메모리 매트들로 분할되어 컬럼 디코더(112 ~ 119)가 형성된 영역을 사이에 두고 배치된다. 예를 들면, 뱅크 A(102, 103)는 컬럼 디코더(112, 113)가 형성된 영역을 사이에 두고 분할 배치된 2 개의 메모리 매트들(102, 103)을 구비한다.
상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더(122 ~ 129)가 형성된 영역을 사이에 두고 분할 배치된다. 예를 들면, 메모리 매트(102)와 메모리 매트(106)는 로우 디코더(122, 126)가 형성된 영역을 사이에 두고 분할 배치된다.
상기 반도체 메모리 장치에서 상기 뱅크들(102 ~ 109) 및 상기 입출력 센스앰프가 형성되지 않은 영역인 에지 영역에는 각각 복수 개의 패드들로 구성된 복수 개의 패드그룹들(PG1, PG2, PG3, PG4)이 구비된다.
상기 패드그룹들(PG1, PG2, PG3, PG4)은, 상기 컬럼 디코더(112 ~ 119)가 형성된 영역을 사이에 두고 각각 2 개씩 분할된 메모리 매트들에 대응되게 2 개의 패드 그룹인 상위 패드 그룹과 하위 패드 그룹으로 구별된다. 예를 들어, 패드그룹(PG1, PG2)에서 뱅크 A의 메모리 매트(102)에 상위 패드 그룹(PG1)이 대응되고, 뱅크 A의 메모리 매트(103)에 하위 패드 그룹(PG2)이 대응된다.
그리고, 상기 상위 패드 그룹(PG1)에 대응되는 메모리 매트들(102, 106)은 상기 상위 패드 그룹(PG1)을 통해 데이터를 전송하고, 상기 하위 패드 그룹(PG2)에 대응되는 메모리 매트들(103, 107)은 상기 하위 패드 그룹(PG2)을 통해 데이터를 전송한다.
나아가, 상기 4개의 뱅크들(A, B, C, D)이 상기 입출력 센스앰프를 공유할 수 있다. 예를 들면, 뱅크들(A, B, C, D) 중 메모리 매트들(102, 106, 104, 108) 끼리 입출력 센스앰프를 공유할 수 있고, 메모리 매트들(103, 107, 105, 109) 끼리 입출력 센스앰프를 공유할 수 있다.
도 6은 본 발명의 일 실시예에 따른 라인 배치 구조를 갖는 반도체 메모리 장치의 개략적인 구성도이다.
도 6을 참조하면, 상기 반도체 메모리 장치는 각각이 복수 개의 에지 패드들을 구비하는 복수 개의 패드그룹들(PG1, PG2, PG3, PG4)을 구비하고, 상기 반도체 메모리 장치의 제1 배선층에는 비트라인 센스앰프로부터 출력되는 데이터를 전송하기 위한 로컬 입출력 라인(미도시)이 배치된다.
상기 반도체 메모리 장치는, 글로벌 입출력 라인(GIO), 유니버셜 입출력 라인(UIO), 제1 데이터 라인(FDIO), 제2 데이터 라인(DOIB_1) 및 제3 데이터 라인(DOIB_2)을 구비한다.
상기 글로벌 입출력 라인(GIO)은 상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 배치되어 로컬 입출력 라인(미도시)과 연결된다.
상기 유니버셜 입출력 라인(UIO)은 상기 글로벌 입출력 라인(GIO)의 데이터를 입출력 센스앰프(IOSA) 측으로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인(GIO)과 교차하는 방향으로 상기 제2 배선층의 상부인 제3 배선층에 배치된다.
상기 제1 데이터 라인(FDIO)은 상기 입출력 센스앰프(IOSA)로부터 출력되는 데이터를 제2 데이터 라인(DOIB_1) 측으로 전송하기 위해 상기 제3 배선층에 배치된다.
상기 제2 데이터 라인(DOIB_1)은 상기 제1 데이터 라인(FDIO)의 데이터를 제 3 데이터 라인(DOIB_2) 측으로 전송하기 위해 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인(UIO)과 평행하게 상기 제3 배선층에 배치된다.
상기 제3 데이터 라인(DOIB_2)은 상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 배치되어 상기 데이터 출력 버퍼의 출력을 상기 데이터용 패드들로 전송한다.
상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인(UIO)과 평행하게 배치되는 파워 라인을 더 구비할 수 있다. 상기 파워 라인은 상기 반도체 메모리 장치의 동작에 요구되는 파워를 공급하기 위한 라인이다.
또한, 상기 반도체 메모리 장치는 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인(UIO)과 평행하게 배치되는 컨트롤 신호 라인을 더 구비할 수 있다.
도 7은 도 6에서 같은 라인 배치 구조를 갖는 반도체 메모리 장치에서의 데이터 출력 경로 및 데이터 입력 경로의 일례를 보인 블록도이다.
도 7을 참조하면, 데이터 출력 경로(300)에서는, 로컬 입출력 라인(LIO, /LIO), 로컬 입출력 멀티플렉서(301), 글로벌 입출력 라인(GIO, /GIO), 유니버셜 입출력 라인(UIO, /UIO), 글로벌 입출력 멀티플렉서(302), 데이터 입출력 라인(DIO, /DIO), 입출력 센스앰프(303), 제1 데이터 라인(FDIO), 데이터 버스 멀티플렉서(304), 제2 데이터 라인(DOIB_1), 데이터 출력 버퍼(305), 제3 데이터 라인(DOIB_2) 및 데이터용 패드(500)가 도시되어져 있다.
그리고, 데이터 입력 경로(400)에서는, 데이터용 패드(500), 제1 데이터 라인(Din, 데이터 출력 경로에서의 제1 데이터 라인과의 구별을 위해 이하에서는 제4 데이터 라인이라고 함), 데이터 입력 버퍼(401), 제2 데이터 라인(DI, 데이터 출력 경로에서의 제2 데이터 라인과의 구별을 위해 이하에서는 제5 데이터 라인이라고 함), 데이터 입력 멀티플렉서(402), 제3 데이터 라인(DID, 데이터 출력 경로에서의 제3 데이터 라인과의 구별을 위해 이하에서는 제6 데이터 라인이라고 함), 데이터 입출력 드라이버(403), 데이터 입출력 라인(DIO, /DIO), 글로벌 입출력 멀티플렉서(302), 유니버셜 입출력 라인(UIO, /UIO), 글로벌 입출력 라인(GIO, /GIO), 로컬 입출력 멀티플렉서(301) 및 로컬 입출력 라인(LIO, /LIO)가 도시되어져 있다.
먼저, 데이터 출력 경로(300)를 살펴보면 이하와 같다.
상기 로컬 입출력 라인(LIO, /LIO)은 제1 배선층에 배치될 수 있고, 비트라인 센스앰프(미도시)로부터 출력되는 데이터를 로컬 입출력 멀티플렉서(301)로 전송하기 위한 라인이다.
상기 글로벌 입출력 라인(GIO, /GIO)은 상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 배치되어 상기 로컬 입출력 멀티플렉서(301)를 통해 상기 로컬 입출력 라인(LIO, /LIO)과 선택적으로 연결된다. 따라서, 상기 글로벌 입출력 라인(GIO, /GIO)과 상기 로컬 입출력 라인(LIO, /LIO)은 상기 로컬 입출력 멀티플렉서(301)를 구성하는 전송 트랜지스터에 의해 연결되는 구조일 수 있다.
상기 유니버셜 입출력 라인(UIO, /UIO)은 상기 글로벌 입출력 라인(GIO, /GIO)의 데이터를 글로벌 입출력 멀티플렉서(302)로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인(GIO, /GIO)과 교차하는 방향으로 상기 제2 배선층의 상부인 제3 배선층에 배치된다. 상기 글로벌 입출력 라인(GIO, /GIO)은 제2 배선층에 배치되고 상기 유니버셜 입출력 라인(UIO, /UIO)은 제3 배선층에 배치되므로, 상기 글로벌 입출력 라인(GIO, /GIO)과 상기 유니버셜 입출력 라인(UIO, /UIO) 간은 비아 콘택(VIA contact)될 수 있다.
각 배선층들의 사이에는 절연층이 배치되는 것은 본 발명의 분야에서 통상의 지식을 가진 자에게는 자명한 사항이고, 상기 비아 콘택은 상부 배선과 하부 배선이 층간 절연층을 관통한 메탈에 의해 콘택되는 형태를 말하는 것 또한 자명한 사항이므로 상기 비아 콘택에 관한 상세한 설명은 생략한다.
상기 데이터 입출력 라인(DIO, /DIO)은 상기 글로벌 입출력 멀티플렉서(302)로부터 출력되는 데이터를 입출력 센스앰프(303)로 전송하기 위해 상기 제3 배선층에 배치된다.
상기 제1 데이터 라인(FDIO)은 상기 입출력 센스앰프(303)로부터 출력되는 데이터를 데이터 버스 멀티플렉서(304)로 전송하기 위해 상기 제3 배선층에 배치된다.
상기 제2 데이터 라인(DIOB_1)은 상기 데이터 버스 멀티플렉서(304)로부터 출력되는 데이터를 데이터 출력 버퍼(305)로 전송하기 위해 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치된다.
상기 제3 데이터 라인(DOIB_2)은 상기 셀 어레이와 상기 에지 패드들 중 일 부인 데이터용 패드들을 포함하는 패드 그룹(도 6의 PG1 or PG2) 사이의 영역에서 상기 제2 배선층에 배치된다. 그리하여, 상기 제3 데이터 라인(DOIB_2)은 상기 데이터 출력 버퍼(305)의 출력을 상기 데이터용 패드(500)로 전송한다.
본 발명의 일 실시예에 따른 반도체 메모리 장치에서 데이터 출력 경로에서의 라인 배치 구조는 상술한 바와 같고, 이하에서는 본 발명의 일 실시예에 따른 반도체 메모리 장치에서 데이터 라이트 경로에서의 라인 배치 구조를 도 7을 참조하여 설명한다.
상기 반도체 메모리 장치는 복수 개의 에지 패드들을 구비하며, 제1 배선층에 배치되고 셀 어레이 내의 메모리 셀(미도시) 측으로 데이터를 전송하기 위한 로컬 입출력 라인(LIO)을 구비한다.
상기 제4 데이터 라인(Din)은 상기 에지 패드들로부터 제공되는 데이터를 데이터 입력 버퍼(401)로 전송하기 위해, 상기 제1 배선층의 상부층인 제2 배선층에 배치된다.
상기 제5 데이터 라인(DI)은 상기 데이터 입력 버퍼(401)에서 출력된 데이터를 데이터 입력 멀티 플렉서(402)로 전송하기 위해, 상기 반도체 메모리 장치의 셀 어레이(미도시)의 상부이면서 상기 제2 배선층의 상부층인 제3 배선층에 배치된다.
상기 제6 데이터 라인(DID)은 상기 데이터 입력 멀티 플렉서(402)에서 출력된 데이터를 데이터 입력 드라이버(403)로 전송하기 위해, 상기 제3 배선층에 배치된다.
상기 데이터 입출력 라인(DIO, /DIO)은 상기 데이터 입력 드라이버(403)에서 출력되는 데이터를 글로벌 입출력 멀티플렉서(302)로 전송하기 위해, 상기 제3 배선층에 배치된다.
상기 유니버셜 입출력 라인(UIO, /UIO)은 상기 글로벌 입출력 멀티플렉서(302)로부터 출력되는 데이터를 글로벌 입출력 라인으로 전송하기 위해, 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치된다.
상기 글로벌 입출력 라인(GIO, /GIO)은 상기 셀 어레이의 상부이면서 상기 제2 배선층에서 상기 유니버셜 입출력 라인(UIO, /UIO)과 교차하는 방향으로 배치되어 상기 유니버셜 입출력 라인(UIO, /UIO)으로부터 전송된 데이터를 로컬 입출력 멀티플렉서(LIO, /LIO)로 전송한다.
도 8은 도 7에서의 데이터 출력 경로에서 비트라인 센스앰프(BLSA) 부분까지 구체적으로 도시한 블록도이다.
도 8을 참조하여 다시 한번 데이터 출력 경로를 설명하면, 메모리 셀(미도시)의 데이터는 비트라인 센스앰프(BLSA)에 의해 디벨롭(develop)된 후 로컬 입출력 라인(LIO, /LIO)을 통해 로컬 입출력 멀티플렉서(301)로 전송된다. 그 후, 데이터는 글로벌 입출력 라인(GIO, /GIO)을 통해 글로벌 입출력 멀티플렉서(302)로 전송되고, 데이터 입출력 라인(DIO, /DIO)을 통해 입출력 센스앰프(303)로 인가된다. 상기 입출력 센스앰프(303)로부터 출력되는 데이터는 데이터 라인(FDIO)을 통해 데이터 버스 멀티플렉서(304)로 전송되고, 데이터 라인(DOIB_1)을 통해 데이터 출력 버퍼(305)로 전송된다. 상기 데이터 버스 멀티플렉서(304)와 상기 데이터 출력 버퍼(305)의 사이에는 출력 감쇠를 방지하기 위한 소정의 리피터(306, 307)가 더 구 비된다. 그리고, 상기 데이터 출력 버퍼에 의해 버퍼링된 데이터는 데이터 라인(DOIB_2)을 통해 데이터용 패드(500)로 전송된다.
여기서, 상기 반도체 메모리 장치는 셀 어레이 영역(601)과 주변 회로 영역(603) 사이에 상기 리피터(306)를 배치하기 위한 리피터 영역(602)을 구비할 수 있다.
그리하여, 본 발명은 종래의 반도체 메모리 장치에서는 신호의 감쇠를 위해 데이터 버스 멀티플렉서와 데이터 출력 버퍼 사이에 배치되는 리피터 등의 회로가 셀 어레이와 컬럼 디코더 사이의 주변 회로 영역에 배치되어져야 하는 어려움을 해결한다.
다시 도 5를 참조하여, 본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃 방법을 설명하면 이하와 같다.
본 발명의 일 실시예에 따른 반도체 메모리 장치의 레이아웃 방법은, 데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프가 형성된 영역(101)을 사이에 두고 4 개의 뱅크들(A, B, C, D)을 2 개의 그룹으로 분할 배치하고(예를 들어, 뱅크 A와 뱅크 C가 하나의 그룹이고, 뱅크 B와 뱅크 D가 다른 하나의 그룹임), 상기 4 개의 뱅크들(A, B, C, D)은 각각 2 개의 메모리 매트들로 나누어(예를 들면, 뱅크 A의 경우 102와 103으로 나눔) 컬럼 디코더(CD, 112 ~ 119)가 형성된 영역을 사이에 두고 분할 배치하며, 상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더가 형성된 영역을 사이에 두고 분할 배치하는 방법이다.
다시 도 6 및 도 7을 참조하여, 본 발명의 일 실시예에 따라 복수 개의 에지 패드들(PG1, PG2, PG3, PG4)을 구비하며 제1 배선층에 비트라인 센스앰프로부터 출력되는 데이터를 출력단으로 전송하기 위한 로컬 입출력 라인(LIO, /LIO)이 배치되는 반도체 메모리 장치의 라인 배치 방법은, 상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 로컬 입출력 멀티플렉서(301)를 통해 상기 로컬 입출력 라인(301)과 선택적으로 연결되는 글로벌 입출력 라인(GIO, /GIO)을 배치하는 단계를 구비한다. 그리고, 상기 라인 배치 방법은, 상기 글로벌 입출력 라인(GIO, /GIO)의 데이터를 글로벌 입출력 멀티플렉서(302)로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인(GIO, /GIO)과 교차하고 상기 제2 배선층의 상부인 제3 배선층에 유니버셜 입출력 라인(UIO, /UIO)을 배치하는 단계를 구비한다. 그리고, 상기 라인 배치 방법은, 상기 글로벌 입출력 멀티플렉서(302)로부터 출력되는 데이터를 입출력 센스앰프(303)로 전송하기 위해 상기 제3 배선층에 데이터 입출력 라인(DIO, /DIO)을 배치하는 단계를 구비한다. 그리고, 상기 라인 배치 방법은, 상기 입출력 센스앰프(303)로부터 출력되는 데이터를 데이터 버스 멀티플렉서(304)로 전송하기 위해 상기 제3 배선층에 제1 데이터 라인(FDIO)을 배치하는 단계를 구비한다. 그리고, 상기 라인 배치 방법은, 상기 데이터 버스 멀티플렉서(304)의 출력을 데이터 출력 버퍼(305)로 전송하기 위해 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인(UIO, /UIO)과 평행하게 제2 데이터 라인(DIOB_1)을 배치하는 단계를 구비한다. 그리고, 상기 라인 배치 방법은, 상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 상기 데이터 출력 버퍼(305)로부터 출력되는 데이터를 상기 데이터용 패드들로 전송하기 위한 제3 데이터 라인(DOIB_2)을 배치하는 단계를 구비한다.
그리하여, 본 발명은 데이터 입출력 경로를 줄이고, 입출력 센스앰프의 배치에 요구되는 영역을 줄임으로써 동작 속도를 개선시킬 수 있고, 칩의 집적도 향상을 가져올 수 있다.
본 발명에 따른 반도체 메모리 장치의 레이아웃 구조, 라인 배치 구조, 레이아웃 방법 및 라인 배치 방법은 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.
상술한 바와 같이, 본 발명은 개선된 반도체 메모리 장치의 레이아웃 구조, 레이아웃 방법 및 라인 배치 방법을 제공함으로써, 종래의 반도체 메모리 장치의 데이터 입출력 경로가 길어짐으로 인한 문제점을 해결하는 효과를 갖는다.
또한, 본 발명은 입출력 센스앰프(IOSA)가 컬럼 디코더가 배치된 영역 사이에 배치됨으로 인해 데이터 입출력 경로가 길어지는 문제점을 해결하고, 뱅크 내에서의 메모리 블록들의 개수가 증가하면 할수록 데이터 출력 경로의 길이가 더욱 길어지는 문제점을 해결하는 효과를 갖는다.
또한, 본 발명은 데이터 입출력 길이의 증가로 인해 데이터의 왜곡 현상이나 억세스 타임(tAA)의 증가를 초래하여, 반도체 메모리 장치의 동작 불량이나 동작 속도를 저하시키는 원인이 되는 문제점을 해결하는 효과를 갖는다.
또한, 본 발명은 셀 어레이 위로 데이터 버스가 배선됨으로 인해, 종래에 비해 버싱 공간이 줄어드는 효과를 갖는다.
또한, 본 발명은 종래의 에지 패드 구조의 반도체 메모리 장치에 있어서는 데이터 입출력 및 관련 컨트롤 신호들이 모두 칩의 에지 영역까지 가야 하며, 로컬 입출력 라인 및 글로블 입출력 라인 이외의 입출력 라인들이 셀 어레이 위로 배선되지 않았기 때문에 에지 영역으로 가는 신호라인들이 주변 회로 영역에 존재하므로 그 만큼 칩의 사이즈를 증가시키는 요인으로 작용하는 문제점을 개선하고, 종래에 비해 입출력 센스앰프의 배치에 요구되는 영역을 대체로 반으로 줄일 수 있어 반도체 메모리 장치의 집적도를 향상시키는 효과를 갖는다.

Claims (20)

  1. 주변 회로 영역을 사이에 두고 제1 방향으로 분할된 제1 영역과 제2 영역을 구비하는 반도체 메모리 장치에 있어서:
    상기 제1 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제1 뱅크 및 제2 뱅크;
    상기 제2 영역 내에서 로우 디코더가 형성된 영역을 사이에 두고 상기 제1 방향으로 분할 배치된 제3 뱅크 및 제4 뱅크를 구비하고,
    상기 제1 내지 제4 뱅크 각각은 컬럼 디코더가 형성된 영역을 사이에 두고 2 개씩의 메모리 매트들로 분할되어 상기 제1 방향과 교차하는 제2 방향으로 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서,
    상기 주변 회로 영역에는 데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프가 배치됨을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서,
    상기 반도체 메모리 장치는 상기 제1 내지 제4 뱅크가 배치되는 영역 및 상기 주변 회로 영역이 아닌 에지 영역에 배치된 복수 개의 데이터용 패드들을 구비함을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서,
    상기 패드들은 상기 컬럼 디코더가 형성된 영역을 사이에 두고 각각 2 개씩 나눠진 메모리 매트들에 대응되게 2 개의 패드 그룹인 상위 패드 그룹과 하위 패드 그룹으로 구별되며, 상기 상위 패드 그룹에 대응되는 메모리 매트들은 상기 상위 패드 그룹을 통해 데이터를 전송하고, 상기 하위 패드 그룹에 대응되는 메모리 매트들은 상기 하위 패드 그룹을 통해 데이터를 전송함을 특징으로 하는 반도체 메모리 장치.
  5. 제2항에 있어서,
    상기 4개의 뱅크들이 상기 입출력 센스앰프를 공유함을 특징으로 하는 반도체 메모리 장치.
  6. 반도체 메모리 장치의 레이아웃 구조에 있어서:
    데이터를 감지 및 증폭하기 위한 입출력 센스앰프가 형성된 영역을 사이에 두고 4 개의 뱅크들이 2 개의 그룹으로 분할 배치되고, 상기 4 개의 뱅크들은 각각 2 개씩의 메모리 매트들로 분할되어 컬럼 디코더가 형성된 영역을 사이에 두고 배치되며, 상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더가 형성된 영역을 사이에 두고 분할 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  7. 제6항에 있어서,
    상기 반도체 메모리 장치에서 상기 뱅크들 및 상기 입출력 센스앰프가 형성되지 않은 영역인 에지 영역에는 복수 개의 데이터용 패드들이 배치됨을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  8. 제7항에 있어서,
    상기 패드들은 상기 컬럼 디코더가 형성된 영역을 사이에 두고 각각 2 개씩 분할된 메모리 매트들에 대응되게 2 개의 패드 그룹인 상위 패드 그룹과 하위 패드 그룹으로 구별되며, 상기 상위 패드 그룹에 대응되는 메모리 매트들은 상기 상위 패드 그룹을 통해 데이터를 전송하고, 상기 하위 패드 그룹에 대응되는 메모리 매트들은 상기 하위 패드 그룹을 통해 데이터를 전송함을 특징으로 하는 반도체 메모 리 장치의 레이아웃 구조.
  9. 제6항에 있어서,
    상기 4개의 뱅크들이 상기 입출력 센스앰프를 공유함을 특징으로 하는 반도체 메모리 장치의 레이아웃 구조.
  10. 복수 개의 에지 패드들을 구비하며 제1 배선층에 비트라인 센스앰프로부터 출력되는 데이터를 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치에 있어서:
    상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 배치되어 로컬 입출력 멀티플렉서를 통해 상기 로컬 입출력 라인과 선택적으로 연결되는 글로벌 입출력 라인;
    상기 글로벌 입출력 라인의 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인과 교차하는 방향으로 상기 제2 배선층의 상부인 제3 배선층에 배치되는 유니버셜 입출력 라인;
    상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 입출력 센스앰프로 전송하기 위해 상기 제3 배선층에 배치되는 데이터 입출력 라인;
    상기 입출력 센스앰프로부터 출력되는 데이터를 데이터 버스 멀티플렉서로 전송하기 위해 상기 제3 배선층에 배치되는 제1 데이터 라인;
    상기 데이터 버스 멀티플렉서로부터 출력되는 데이터를 데이터 출력 버퍼로 전송하기 위해 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치되는 제2 데이터 라인; 및
    상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 배치되어 상기 데이터 출력 버퍼의 출력을 상기 데이터용 패드들로 전송하기 위한 제3 데이터 라인을 구비함을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서,
    상기 제2 데이터 라인은 상기 유니버셜 입출력 라인과 대체로 평행하게 배치됨을 특징으로 하는 반도체 메모리 장치.
  12. 제10항에 있어서,
    상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 파워 라인을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서,
    상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 컨트롤 신호 라인을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  14. 제10항에 있어서,
    상기 반도체 메모리 장치는 상기 데이터 버스 멀티플렉서와 상기 데이터 출력 버퍼 사이에 리피터를 더 구비함을 특징으로 하는 반도체 메모리 장치.
  15. 제14항에 있어서,
    상기 반도체 메모리 장치는 상기 셀 어레이 영역과 주변 회로 영역 사이에 상기 리피터를 배치하기 위한 리피터 영역을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  16. 복수 개의 에지 패드들을 구비하며 제1 배선층에 메모리 셀 측으로 데이터를 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치에 있어서:
    상기 에지 패드들로부터 제공되는 데이터를 데이터 입력 버퍼로 전송하기 위 해, 상기 제1 배선층의 상부층인 제2 배선층에 배치되는 제1 데이터 라인;
    상기 데이터 입력 버퍼에서 출력된 데이터를 데이터 입력 멀티 플렉서로 전송하기 위해, 상기 반도체 메모리 장치의 셀 어레이의 상부이면서 상기 제2 배선층의 상부층인 제3 배선층에 배치되는 제2 데이터 라인;
    상기 데이터 입력 멀티 플렉서에서 출력된 데이터를 데이터 입력 드라이버로 전송하기 위해, 상기 제3 배선층에 배치되는 제3 데이터 라인;
    상기 데이터 입력 드라이버에서 출력되는 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해, 상기 제3 배선층에 배치되는 데이터 입출력 라인;
    상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 글로벌 입출력 라인으로 전송하기 위해, 상기 셀 어레이의 상부에서 상기 제3 배선층에 배치되는 유니버셜 입출력 라인;
    상기 셀 어레이의 상부이면서 상기 제2 배선층에서 상기 유니버셜 입출력 라인과 교차하는 방향으로 배치되어 상기 유니버셜 입출력 라인으로부터 전송된 데이터를 로컬 입출력 멀티플렉서로 전송하기 위한 글로벌 입출력 라인을 구비함을 특징으로 하는 반도체 메모리 장치.
  17. 제16항에 있어서,
    상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 파워 라인을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서,
    상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 배치되는 컨트롤 신호 라인을 더 구비함을 특징으로 하는 반도체 메모리 장치.
  19. 반도체 메모리 장치의 레이아웃 방법에 있어서:
    데이터를 감지 및 증폭하여 상기 반도체 메모리 장치의 출력단으로 전송하기 위한 입출력 센스앰프가 형성된 영역을 사이에 두고 4 개의 뱅크들을 2 개의 그룹으로 분할 배치하고, 상기 4 개의 뱅크들은 각각 2 개의 메모리 매트들로 나누어 컬럼 디코더가 형성된 영역을 사이에 두고 분할 배치하며, 상기 2 개의 그룹 각각에서 뱅크를 달리하는 메모리 매트들은 로우 디코더가 형성된 영역을 사이에 두고 분할 배치함을 특징으로 하는 반도체 메모리 장치의 레이아웃 방법.
  20. 복수 개의 에지 패드들을 구비하며 제1 배선층에 비트라인 센스앰프로부터 출력되는 데이터를 출력단으로 전송하기 위한 로컬 입출력 라인이 배치되는 반도체 메모리 장치의 라인 배치 방법에 있어서:
    상기 반도체 메모리 장치의 셀 어레이의 상부에서 상기 제1 배선층의 상부인 제2 배선층에 로컬 입출력 멀티플렉서를 통해 상기 로컬 입출력 라인과 선택적으로 연결되는 글로벌 입출력 라인을 배치하는 단계;
    상기 글로벌 입출력 라인의 데이터를 글로벌 입출력 멀티플렉서로 전송하기 위해 상기 셀 어레이의 상부에서 상기 글로벌 입출력 라인과 교차하고 상기 제2 배선층의 상부인 제3 배선층에 유니버셜 입출력 라인을 배치하는 단계;
    상기 글로벌 입출력 멀티플렉서로부터 출력되는 데이터를 입출력 센스앰프로 전송하기 위해 상기 제3 배선층에 데이터 입출력 라인을 배치하는 단계;
    상기 입출력 센스앰프로부터 출력되는 데이터를 데이터 버스 멀티플렉서로 전송하기 위해 상기 제3 배선층에 제1 데이터 라인을 배치하는 단계;
    상기 데이터 버스 멀티플렉서의 출력을 데이터 출력 버퍼로 전송하기 위해 상기 제3 배선층에 상기 셀 어레이의 상부에서 상기 유니버셜 입출력 라인과 평행하게 제2 데이터 라인을 배치하는 단계; 및
    상기 셀 어레이와 상기 에지 패드들 중 일부인 데이터용 패드들 사이의 영역에서 상기 제2 배선층에 상기 데이터 출력 버퍼로부터 출력되는 데이터를 상기 데이터용 패드들로 전송하기 위한 제3 데이터 라인을 배치하는 단계를 구비함을 특징으로 하는 반도체 메모리 장치의 라인 배치 방법.
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