KR100734323B1 - 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치 - Google Patents

분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치 Download PDF

Info

Publication number
KR100734323B1
KR100734323B1 KR1020060058878A KR20060058878A KR100734323B1 KR 100734323 B1 KR100734323 B1 KR 100734323B1 KR 1020060058878 A KR1020060058878 A KR 1020060058878A KR 20060058878 A KR20060058878 A KR 20060058878A KR 100734323 B1 KR100734323 B1 KR 100734323B1
Authority
KR
South Korea
Prior art keywords
output
input
data
sense amplifier
circuit
Prior art date
Application number
KR1020060058878A
Other languages
English (en)
Inventor
서승영
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020060058878A priority Critical patent/KR100734323B1/ko
Priority to US11/819,529 priority patent/US7684279B2/en
Application granted granted Critical
Publication of KR100734323B1 publication Critical patent/KR100734323B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/066—Means for reducing external access-lines for a semiconductor memory clip, e.g. by multiplexing at least address and data signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/08—Control thereof
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load

Landscapes

  • Dram (AREA)

Abstract

계층형 입출력 라인 구조를 포함하는 반도체 메모리 장치는, 제1 코어 블락, 제2 코어 블락, 제3 코어 블락, 및 제4 코어 블락을 포함한다. 제1 코어 블락은 제1 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하고, 제2 코어 블락은 제2 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하고, 제3 코어 블락은 제3 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하며, 제4 코어 블락은 제4 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제4 코어 블락을 포함한다. 제1 입출력 센스 앰프의 출력 데이터, 제2 입출력 센스 앰프의 출력 데이터, 제3 입출력 센스 앰프의 출력 데이터, 및 제4 입출력 센스 앰프의 출력 데이터를 각각 전달하는 제1, 제2, 제3, 및 제4 데이터 입출력 라인들은, 제1, 제2, 제3, 및 제4 코어 블락들의 위에 배치된다.

Description

분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리 장치{Semiconductor memory device including data input/output lines distributed}
본 발명의 상세한 설명에서 사용되는 도면을 보다 충분히 이해하기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 비교예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치(10)의 레이아웃 다이어그램이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(20)의 레이아웃 다이어그램이다.
< 도면의 주요 부분에 대한 부호의 설명>
22: 제1 코어 블락 24: 제2 코어 블락
26: 제3 코어 블락 28: 제4 코어 블락
IOSA1: 제1 입출력 센스 앰프 IOSA2: 제2 입출력 센스 앰프
IOSA3: 제3 입출력 센스 앰프 IOSA4: 제4 입출력 센스 앰프
23: 제2 주변 회로 영역
본 발명은 반도체 메모리 장치의 데이터 라인 레이아웃(layout)에 관한 것으로, 보다 상세하게는, 분산 배치된 데이터 입출력 라인을 가지는 반도체 메모리 장치에 관한 것이다.
통상적으로, 반도체 메모리 장치(예를 들어, 다이내믹 랜덤 액세스 반도체 메모리 장치(DRAM: Dynamic Random Access Memory))의 메모리 셀 어레이(memory cell array) 상에서 워드 라인(word line)과 비트 라인(bit line)은 서로 수직으로 교차하여 배치(arrangement)되고, 상기 비트 라인은 스위치 회로(switch circuit)를 통해 데이터가 입출력되는 입출력 라인에 연결된다. 그리고, 상기 비트 라인과 워드 라인의 교차 영역에 데이터를 저장하는 메모리 셀이 배치된다. 반도체 메모리 장치가 대용량화됨에 따라, 상기 메모리 셀과, 상기 메모리 셀에 데이터를 기입(write)하거나 또는 상기 메모리 셀의 데이터를 독출(read)하도록 제어하는 주변 회로(peripheral circuit)는 고집적화되고 있다.
상기 입출력 라인의 고속 동작을 위하여, 반도체 메모리 장치에 포함된 입출력 라인은 로컬(local) 입출력 라인과 글로벌(global) 입출력 라인으로 분할(division)되는 계층형 입출력 라인 구조(hierarchical I/O line structure)를 사용하고 있다. 계층형 입출력 라인 구조는 입출력 라인의 부하(loading)를 감소시키고, 고집적화된 반도체 메모리 장치의 대역폭(bandwidth)을 증가시킬 수 있다. 상기 대역폭은 1초 동안 전송할 수 있는 데이터의 양을 의미한다.
본 발명이 이루고자 하는 기술적 과제는, 고대역폭(high bandwidth) 동작 (즉, 고속 동작)이 가능하고 데이터 입출력 라인 레이아웃(layout)의 효율(efficiency)을 향상시키기 위한 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리 장치는, 계층형 입출력 라인 구조를 포함하는 장치에 관한 것으로, 제1 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제1 코어 블락; 제2 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제2 코어 블락; 제3 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제3 코어 블락; 및 제4 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제4 코어 블락을 구비하며, 상기 제1 입출력 센스 앰프의 출력 데이터, 상기 제2 입출력 센스 앰프의 출력 데이터, 상기 제3 입출력 센스 앰프의 출력 데이터, 및 상기 제4 입출력 센스 앰프의 출력 데이터를 각각 전달하는 제1, 제2, 제3, 및 제4 데이터 입출력 라인들은, 상기 제1, 제2, 제3, 및 제4 코어 블락들의 위에 배치되는 것을 특징으로 한다.
바람직한 실시예에 따르면, 상기 제1, 제2, 제3, 및 제4 데이터 입출력 라인들은, 제3 메탈 층으로 형성된다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는, 상기 제1 입출력 센스 앰프를 활성화시키는 제1 활성화 신호들과, 상기 제2 입출력 센스 앰프를 활성화시키는 제2 활성화 신호들을 발생하는 제1 제어 회로; 상기 제3 입출력 센스 앰프를 활성화시키는 제3 활성화 신호들과, 상기 제4 입출력 센스 앰프를 활성화시키 는 제4 활성화 신호들을 발생하는 제2 제어 회로를 더 구비하며, 상기 제1 제어 회로는 상기 제1 코어 블락 및 상기 제2 코어 블락 사이에 위치하는 영역을 포함하는 제1 주변 회로 영역에 배치되고, 상기 제2 제어 회로는 상기 제3 코어 블락 및 상기 제4 코어 블락 사이에 위치하는 영역을 포함하는 상기 제1 주변 회로 영역에 배치된다.
바람직한 실시예에 따르면, 상기 반도체 메모리 장치는, 상기 제1 제어 회로로부터 발생되는 제1 제어 신호들에 응답하여, 상기 제1 입출력 센스 앰프에 의해 증폭된 제1 및 제2 메모리 뱅크들의 출력 데이터를 출력하는 제1 출력 전달 회로; 상기 제1 제어 회로로부터 발생되는 제2 제어 신호들에 응답하여, 상기 제2 입출력 센스 앰프에 의해 증폭된 제3 및 제4 메모리 뱅크들의 출력 데이터를 출력하는 제2 출력 전달 회로; 상기 제2 제어 회로로부터 발생되는 제3 제어 신호들에 응답하여, 상기 제3 입출력 센스 앰프에 의해 증폭된 제5 및 제6 메모리 뱅크들의 출력 데이터를 출력하는 제3 출력 전달 회로; 상기 제2 제어 회로로부터 발생되는 제4 제어 신호들에 응답하여, 상기 제4 입출력 센스 앰프에 의해 증폭된 제7 및 제8 메모리 뱅크들의 출력 데이터를 출력하는 제4 출력 전달 회로; 상기 제1 출력 전달 회로 및 상기 제3 출력 전달 회로로부터 출력되는 데이터의 순서를 변경하는 제1 오더링 회로; 및 상기 제2 출력 전달 회로 및 상기 제4 출력 전달 회로로부터 출력되는 데이터의 순서를 변경하는 제2 오더링 회로를 더 구비하며, 상기 제1 및 제3 출력 전달 회로들과 상기 제1 오더링 회로는 상기 제1 코어 블락 및 상기 제3 코어 블락 사이에 위치하는 영역을 포함하는 제2 주변 회로 영역에 배치되고, 상기 제2 및 제 4 출력 전달 회로들과 상기 제2 오더링 회로는 상기 제2 코어 블락 및 상기 제4 코어 블락 사이에 위치하는 영역을 포함하는 상기 제2 주변 회로 영역에 배치된다.
바람직한 실시예에 따르면, 상기 제1 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제1 입출력 센스 앰프와 상기 제1 출력 전달 회로 사이의 제1 데이터 입출력 라인들의 길이에 상기 제1 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고, 상기 제2 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제2 입출력 센스 앰프와 상기 제2 출력 전달 회로 사이의 제2 데이터 입출력 라인들의 길이에 상기 제2 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고, 상기 제3 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제3 입출력 센스 앰프와 상기 제3 출력 전달 회로 사이의 제3 데이터 입출력 라인들의 길이에 상기 제3 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고, 상기 제4 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제4 입출력 센스 앰프와 상기 제4 출력 전달 회로 사이의 제4 데이터 입출력 라인들의 길이에 상기 제4 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하다.
바람직한 실시예에 따르면, 상기 제1, 제2, 제3, 및 제4 제어 신호들을 전달하는 신호 라인들 각각은, 제3 메탈 층으로 형성된다.
바람직한 실시예에 따르면, 상기 제1, 제2, 제3, 및 제4 활성화 신호들을 전달하는 신호 라인들 각각은, 제3 메탈 층으로 형성된다.
이러한 본 발명에 따른 반도체 메모리 장치는 모든 메모리 뱅크들에 의해 공 유되지 않는 입출력 센스 앰프의 분할(division) 배치 구조에 의해 글로벌 입출력 라인의 길이가 감소된 구조를 포함하므로, 고대역폭 동작이 가능하다.
또한, 본 발명에 따른 반도체 메모리 장치는 데이터 입출력 라인과 출력 전달 회로와 오더링 회로가 분산 배치된 구조를 포함하므로, 데이터 입출력 라인 레이아웃의 효율을 향상시킬 수 있고, 데이터의 출력 타이밍에 상기 데이터의 출력을 제어하는 제어 신호의 타이밍을 일치시킬 수 있으며, 데이터 입출력 라인들을 통해 전달되는 데이터 사이에 스큐(skew)를 제거할 수 있다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명을 설명하기 전에, 본 발명에 대한 비교예가 도 1을 참조하여 설명된다. 도 1은 본 발명의 비교예에 따른 계층형 입출력 라인 구조를 가지는 반도체 메모리 장치(10)의 레이아웃 다이어그램(layout diagram)이다. 도 1을 참조하면, 반도체 메모리 장치(10)는 높은 집적도(high density)를 가지며, 8개의 메모리 뱅크들(BANK1 ~ BANK8)을 포함한다. 메모리 뱅크들(BANK1 ~ BANK8)과, 제1 내지 제4 입출력 센스 앰프들(I/O sense amplifiers)(IOSA1 ~ IOSA4)은 반도체 메모리 장치(10)의 코어 영역(core region)에 배치된다.
상기 메모리 뱅크들 중 제1 메모리 뱅크(BANK1)는, 제1 메모리 블락(memory block)(BLK1), 제2 메모리 블락(BLK2), 로우 디코더들(row decoders)(RD), 및 제1 메모리 블락(BLK1)과 제2 메모리 블락(BLK2)에 의해 공유되는 칼럼 디코더(column decoder)(CD)를 포함한다. 로우 디코더들(RD)과 칼럼 디코더(CD)는, 로우 어드레스(address) 신호 및 칼럼 어드레스 신호에 각각 응답하여, 제1 메모리 블락(BLK1)의 메모리 셀들 및 제2 메모리 블락(BLK2)의 메모리 셀들을 선택한다.
제1 메모리 블락(BLK1)은, 다수의 메모리 셀들, 상기 메모리 셀들에 비트 라인들(bit lines)을 통해 연결되는 비트 라인 센스 앰프들(bit line sense amplifiers), 스위치들을 통해 상기 비트 라인들에 연결되는 로컬 입출력 라인들(LIO), 및 스위치들을 통해 로컬 입출력 라인들(LIO)에 연결되는 글로벌 입출력 라인들(GIO)을 포함한다. 제2 메모리 블락(BLK2)은 제1 메모리 블락(BLK1)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 메모리 블락(BLK2)의 구성 요소에 대한 설명은 생략된다.
로컬 입출력 라인들(LI0)이 제1 메모리 블락(BLK1) 및 제2 메모리 블락(BLK2) 위에 배치되고 제1 메탈 공정(metal process)에 의해 제1 메탈 층(metal layer)으로 형성된다. 글로벌 입출력 라인들(GIO)은 상기 제1 메탈 층 위에 로컬 입출력 라인들(LIO)에 대해 수직 방향으로 배치되고 제2 메탈 공정에 의해 제2 메탈 층으로 형성된다.
제2 내지 제8 메모리 뱅크들(BANK2 ~ BANK8)은 제1 메모리 뱅크(BANK1)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 내지 제8 메모리 뱅크들(BANK2 ~ BANK8)의 구성 요소에 대한 설명은 생략된다.
제1 입출력 센스 앰프(IOSA1)는 다수의 단위(unit) 센스 앰프들을 포함한다. 제1 입출력 센스 앰프(IOSA1)는 제1 메모리 뱅크(BANK1)의 글로벌 입출력 라인들(GIO)을 통해 전달되는 데이터를 증폭하여 제1 데이터 입출력 라인들(DL1)을 통해 제1 출력 전달(transfer) 회로(OT1)로 출력한다. 또한, 제1 입출력 센스 앰프(IOSA1)는 제2 메모리 뱅크(BANK2)의 글로벌 입출력 라인들(GIO)을 통해 전달되는 데이터를 증폭하여 제1 데이터 입출력 라인들(DL1)을 통해 제1 출력 전달 회로(OT1)로 출력한다. 제1 데이터 입출력 라인들(DL1)은 제2 메탈 공정에 의해 제2 메탈 층으로 형성된다. 제2 내지 제4 입출력 센스 앰프들(IOSA2 ~ IOSA4)은 제1 입출력 센스 앰프(IOSA1)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 내지 제4 입출력 센스 앰프들(IOSA2 ~ IOSA4)의 구성 요소에 대한 설명은 생략된다.
제1 입출력 센스 앰프(IOSA1)는 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK2)에 의해 공유되고 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK2) 사이에 배치된다. 마찬가지로, 제2 내지 제4 입출력 센스 앰프들(IOSA2 ~ IOSA4)도 제1 입출력 센스 앰프(IOSA1)의 배치 구조와 동일한 배치 구조를 가진다. 이러한 제1 내지 제4 입출력 센스 앰프들(IOSA1 ~ IOSA4)의 배치 구조는 반도체 메모리 장치의 중앙에 모든 메모리 뱅크들에 의해 공유되는 입출력 센스 앰프의 배치 구조에 비해 글로벌 입출력 라인들(GIO)의 길이를 감소시킨다. 따라서, 메모리 셀들을 포함하는 코어 블락(core block)의 대역폭이 증가되거나 또는 tRCD(RAS-to-CAS Delay time)가 감소된다.
상기 tRCD은 로우 어드레스 스트로브(strobe) 신호(RAS)의 활성화 시점으로부터 칼럼 어드레스 스트로브 신호(CAS)의 활성화 시점까지의 지연 시간을 지시한다. 로우 어드레스 스트로브 신호(RAS)는 로우 어드레스 신호가 인가되고 있음을 알려주는 신호이고, 칼럼 어드레스 스트로브 신호(CAS)는 칼럼 어드레스 신호가 인가되고 있음을 알려주는 신호이다.
제1 제어 회로(CC1), 제1 출력 전달 회로(OT1), 제2 출력 전달 회로(OT2), 오더링 회로(OC), 제2 제어 회로(CC2), 데이터 멀티플렉서(DMUX), 및 출력 버퍼(output buffer)는 반도체 메모리 장치(10)의 주변 회로 영역(peripheral circuit region)(12)에 배치된다. 주변 회로 영역(12)에는 반도체 메모리 장치(10)의 데이터 기입 동작(write operation)에 관련된 회로들(미도시)이 배치될 수 있다.
제1 제어 회로(CC1)는 제1 입출력 센스 앰프(IOSA1)를 인에이블(enable)시키는 제1 인에이블 신호들과, 제2 입출력 센스 앰프(IOSA2)를 인에이블시키는 제2 인에이블 신호들을 발생한다. 상기 제1 및 제2 인에이블 신호들을 각각 전달하는 신호 라인들(EN1, EN2)은 제2 메탈 공정에 의해 제2 메탈 층으로 형성된다. 또한, 제1 제어 회로(CC1)는 제1 출력 전달 회로(OT1)를 제어하는 제1 제어 신호들과, 제2 출력 전달 회로(OT2)를 제어하는 제2 제어 신호들을 발생한다.
제1 출력 전달 회로(OT1)는, 상기 제1 제어 신호들에 응답하여, 제1 입출력 센스 앰프(IOSA1)에 의해 증폭된 데이터를 제1 데이터 입출력 라인들(DL1)을 통해 오더링 회로(OC)로 전달한다. 또한, 제1 출력 전달 회로(OT1)는, 상기 제2 제어 신 호들에 응답하여, 제2 입출력 센스 앰프(IOSA2)에 의해 증폭된 데이터를 제2 데이터 입출력 라인들(DL2)을 통해 오더링 회로(OC)로 전달한다. 상기 제1 및 제2 제어 신호들을 각각 전달하는 신호 라인들(CN1, CN2)은 제2 메탈 공정에 의해 제2 메탈 층으로 형성된다.
오더링 회로(ordering circuit)(OC)는 제1 출력 전달 회로(OT1)로부터 출력되는 데이터의 순서를 변경한다.
데이터 멀티플렉서(multiplexer)(DMUX)는 오더링 회로(OC)로부터 출력되는 데이터를 직렬 데이터로 변환하여 출력 버퍼로 출력한다. 출력 버퍼는 상기 직렬 데이터를 버퍼링(buffering)하여 데이터 입출력 패드(미도시)로 출력한다.
제5 내지 제8 메모리 뱅크들(BANK5 ~ BANK8)의 데이터 독출 동작(data read operation)은 전술한 제1 내지 제4 메모리 뱅크들(BANK1 ~ BANK4)의 데이터 독출 동작과 유사하다. 즉, 제5 내지 제8 메모리 뱅크들(BANK5 ~ BANK8)의 데이터 독출 동작은 제3 및 제4 데이터 입출력 라인들(DL3, DL4)을 통해 수행되고, 제3 입출력 센스 앰프(IOSA3)와 제4 입출력 센스 앰프(IOSA4), 제2 출력 전달 회로(OT2), 오더링 회로(OC), 데이터 멀티플렉서(DMUX), 및 출력 버퍼를 통해 순차적으로 수행된다.
반도체 메모리 장치(10)는 다음과 같은 문제점을 가진다.
첫째, 입출력 센스 앰프들(IOSA1 ~ IOSA4)의 출력에 연결된 제1 내지 제4 데이터 입출력 라인들(DL1 ~ DL4)은 제2 메탈 공정에 의해 형성되고, 주변 회로 영역(12) 위에 배치된다. 따라서, 독출 동작을 위해 메모리 뱅크에서 프리페 취(prefetch)되는 데이터의 수가 많아질 때(즉, 데이터 입출력 라인들의 수가 증가할 때), 주변 회로 영역(12) 위에 데이터 입출력 라인들의 배치가 어려워질 수 있다.
둘째, 출력 전달 회로들(OT1, OT2) 및 오더링 회로(OC)가 주변 회로 영역(12)에 배치되므로, 출력 전달 회로들(OT1, OT2) 및 오더링 회로(OC)에 각각 연결되는 신호 라인을 배치하기 위한 주변 회로 영역(12)의 면적(area)이 증가할 수 있다.
셋째, 입출력 센스 앰프에 포함된 단위 센스 앰프의 위치에 따라 데이터 입출력 라인들의 길이가 달라지므로, 데이터 입출력 라인들을 통해 전달되는 데이터 사이에 스큐(skew)가 발생할 수 있다.
넷째, 입출력 센스 앰프(예를 들어, IOSA1)와 출력 전달 회로(예를 들어, OT1) 사이의 데이터 입출력 라인들(DL1)의 길이에 인에이블 신호들을 전달하는 신호 라인들(EN1)의 길이를 가산(addition)한 길이와, 제어 신호들을 전달하는 신호 라인들(CN1)의 길이가 다르므로, 제어 신호들을 별도의 지연(delay) 회로를 통해 지연하는 것에 의해, 출력 전달 회로(OT1)에 각각 입력되는 입출력 센스 앰프(IOSA1)의 출력 데이터의 타이밍(timing)과 제어 신호들(CN1)의 타이밍을 일치시킬 필요가 있다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치(20)의 레이아웃 다이어그램이다.
도 2를 참조하면, 반도체 메모리 장치(20)는 높은 집적도를 가지며, 제1 코 어 블락(22), 제2 코어 블락(24), 제3 코어 블락(26), 및 제4 코어 블락(28)을 구비한다. 제1, 제2, 제3, 및 제4 코어 블락들(22, 24, 26, 28)은 반도체 메모리 장치(20)의 코어 영역에 배치된다.
제1 코어 블락(22)은, 제1 메모리 블락(BLK1) 및 제2 메모리 블락(BLK2)을 포함하는 제1 메모리 뱅크(BANK1), 제3 메모리 블락(BLK3) 및 제4 메모리 블락(BLK4)을 포함하는 제2 메모리 뱅크(BANK2), 및 제1 입출력 센스 앰프(IOSA1)를 구비한다.
제1 메모리 뱅크(BANK1)는, 로우 디코더들(RD), 및 제1 메모리 블락(BLK1)과 제2 메모리 블락(BLK2)에 의해 공유되는 칼럼 디코더(CD)를 더 포함한다. 로우 디코더들(RD)과 칼럼 디코더(CD)는, 로우 어드레스 신호 및 칼럼 어드레스 신호에 각각 응답하여, 제1 메모리 블락(BLK1)의 메모리 셀들 및 제2 메모리 블락(BLK2)의 메모리 셀들을 선택한다.
제1 메모리 블락(BLK1)은, 다수의 메모리 셀들, 상기 메모리 셀들에 비트 라인들을 통해 연결되는 비트 라인 센스 앰프들, 스위치들을 통해 상기 비트 라인들에 연결되는 로컬 입출력 라인들(LIO), 및 스위치들을 통해 로컬 입출력 라인들(LIO)에 연결되는 글로벌 입출력 라인들(GIO)을 포함한다. 제2, 제3, 및 제4 메모리 블락들(BLK2, BLK3, BLK4)은 제1 메모리 블락(BLK1)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2, 제3, 및 제4 메모리 블락들(BLK2, BLK3, BLK4)의 구성 요소에 대한 설명은 생략된다. 따라서, 제1 메모리 뱅크(BANK1)는 계층형 입출력 라인 구조를 가진다.
로컬 입출력 라인들(LI0)이 제1 메모리 블락(BLK1) 및 제2 메모리 블락(BLK2) 위에 배치되고 제1 메탈 공정에 의해 제1 메탈 층으로 형성된다. 글로벌 입출력 라인들(GIO)은 상기 제1 메탈 층 위에 로컬 입출력 라인들(LIO)에 대해 수직 방향으로 배치되고 제2 메탈 공정에 의해 제2 메탈 층으로 형성된다.
제2 내지 제8 메모리 뱅크들(BANK2 ~ BANK8)은 제1 메모리 뱅크(BANK1)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 내지 제8 메모리 뱅크들(BANK2 ~ BANK8)의 구성 요소에 대한 설명은 생략된다. 제1 내지 제8 메모리 뱅크들(BANK1 ~ BANK8) 각각의 데이터 독출 동작은, 입출력 센스 앰프들(IOSA1 ~ IOSA4) 중 하나, 제1 내지 제4 출력 전달 회로들 중 하나, 제1 및 제2 오더링 회로들 중 하나, 데이터 멀티플렉서, 및 출력 버퍼를 통해 순차적으로 수행된다.
제1 입출력 센스 앰프(IOSA1)는 다수의 단위 센스 앰프들(예를 들어, 64개의 단위 센스 앰프들)을 포함한다. 제1 입출력 센스 앰프(IOSA1)는 제1 메모리 뱅크(BANK1)의 글로벌 입출력 라인들(GIO)을 통해 전달되는 데이터를 증폭하여 제1 데이터 입출력 라인들(DL1)을 통해 제1 출력 전달 회로로 출력한다. 또한, 제1 입출력 센스 앰프(IOSA1)는 제2 메모리 뱅크(BANK2)의 글로벌 입출력 라인들(GIO)을 통해 전달되는 데이터를 증폭하여 제1 데이터 입출력 라인들(DL1)을 통해 제1 출력 전달 회로로 출력한다.
제1 데이터 입출력 라인들(DL1)은 제1 코어 블락(22)에 포함되는 제2 메모리 뱅크(BANK2) 위에 배치되고, 제3 메탈 공정에 의해 제3 메탈 층으로 형성된다. 제1 데이터 입출력 라인들(DL1)로 전달되는 데이터는 CMOS(complimentary metal-oxide semiconductor) 레벨(level) 신호이고, CMOS 레벨 신호는 전원 전압(power supply voltage)(VDD) 레벨 및 접지 전압(VSS) 레벨을 가진다. 제2 내지 제4 데이터 입출력 라인들(DL2, DL3, DL4)에 대한 설명은 전술한 제1 데이터 입출력 라인(DL1)에 대한 설명과 유사하므로, 그것에 대한 설명은 본 명세서에서는 생략된다.
제1 입출력 센스 앰프(IOSA1)는 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK2)에 의해 공유되고 제1 메모리 뱅크(BANK1) 및 제2 메모리 뱅크(BANK) 사이에 배치된다. 제2 내지 제4 입출력 센스 앰프들(IOSA2 ~ IOSA4)도 제1 입출력 센스 앰프의 배치 구조와 동일한 배치 구조를 가진다. 이러한 제1 내지 제4 입출력 센스 앰프들(IOSA2 ~ IOSA4)의 배치 구조는 반도체 메모리 장치의 중앙에 모든 메모리 뱅크들에 의해 공유되는 입출력 센스 앰프의 배치 구조에 비해 글로벌 입출력 라인들(GIO)의 길이를 감소시킨다. 따라서, 코어 블락의 대역폭이 증가되거나 또는 tRCD가 감소된다. 즉, 반도체 메모리 장치(20)는 고대역폭 동작이 가능하다.
제2 내지 제4 코어 블락들(24, 26, 28)은 제1 코어 블락(22)의 구성 요소와 동일한 구성 요소를 포함하므로, 제2 내지 제4 코어 블락들(24, 26, 28)의 구성 요소에 대한 설명은 생략된다.
전술한 바와 같이, 제1 입출력 센스 앰프(IOSA1)의 출력 데이터, 제2 입출력 센스 앰프(IOSA2)의 출력 데이터, 제3 입출력 센스 앰프(IOSA3)의 출력 데이터, 및 제4 입출력 센스 앰프(IOSA4)의 출력 데이터를 각각 전달하는 제1, 제2, 제3, 및 제4 데이터 입출력 라인들(DL1, DL2, DL3, DL4)은, 제1, 제2, 제3, 및 제4 코어 블락들(22, 24, 26, 28)의 위에 분산 배치된다. 따라서, 독출 동작을 위해 메모리 뱅 크에서 프리페취되는 데이터의 수가 많아지더라도, 데이터 입출력 라인을 용이하게 배치할 수 있다. 즉, 반도체 메모리 장치(20)는 데이터 입출력 라인 레이아웃의 효율을 향상시킬 수 있다.
제1 제어 회로, 제1 출력 전달 회로, 제2 출력 전달 회로, 제2 제어 회로, 제3 출력 전달 회로, 제4 출력 전달 회로, 제1 오더링 회로, 제2 오더링 회로, 데이터 멀티플렉서(DMUX), 및 출력 버퍼는 반도체 메모리 장치(20)의 주변 회로 영역에 배치된다. 보다 구체적으로 설명하면, 제1 제어 회로, 제2 제어 회로, 데이터 멀티플렉서(DMUX), 출력 버퍼는 제1 주변 회로 영역(21)에 배치된다. 제1 주변 회로 영역(21)에는 반도체 메모리 장치(20)의 데이터 기입 동작에 관련된 회로들(미도시)이 배치될 수 있다. 제1 출력 전달 회로, 제2 출력 전달 회로, 제3 출력 전달 회로, 제4 출력 전달 회로, 제1 오더링 회로, 및 제2 오더링 회로는 제2 주변 회로 영역(23)에 배치된다.
제1 제어 회로는 제1 입출력 센스 앰프(IOSA1)를 활성화(activation)시키는 제1 활성화 신호들과, 제2 입출력 센스 앰프(IOSA2)를 활성화시키는 제2 활성화 신호들을 발생한다. 제1 제어 회로는 제1 코어 블락(22) 및 제2 코어 블락(24) 사이에 위치하는 영역을 포함하는 제1 주변 회로 영역(21)에 배치된다. 상기 제1 및 제2 활성화 신호들을 각각 전달하는 신호 라인들(AT1, AT2)은 제3 메탈 공정에 의해 제3 메탈 층으로 형성된다.
또한, 제1 제어 회로는 제1 출력 전달 회로를 제어하는 제1 제어 신호들과, 제2 출력 전달 회로를 제어하는 제2 제어 신호들을 발생한다. 상기 제1 및 제2 제 어 신호들을 각각 전달하는 신호 라인들(CT1, CT2)은 제3 메탈 공정에 의해 제3 메탈 층으로 형성된다. 제2 제어 회로에 대한 설명은, 전술한 제1 제어 회로에 대한 설명과 유사하므로, 본 명세서에서는 생략된다.
도 2에 도시된 바와 같이, 제1 제어 신호들을 전달하는 신호 라인들(CT1)의 길이와, 제1 입출력 센스 앰프(IOSA1)와 제1 출력 전달 회로 사이의 제1 데이터 입출력 라인들(DL1)의 길이에 제1 활성화 신호들을 전달하는 신호 라인들(AT1)의 길이에 가산(addition)한 길이는 실질적으로 동일하다. 제2, 제3, 및 제4 제어 신호 라인들(CT2, CT3, CT4)의 길이에 대한 설명도, 전술한 제1 제어 신호 라인들(CT1)의 길이에 대한 설명과 동일하므로, 그것에 대한 설명은 생략된다.
따라서, 출력 전달 회로(예를 들어, 제1 출력 전달 회로)에 각각 입력되는 입출력 센스 앰프(IOSA1)의 출력 데이터의 타이밍과 제어 신호들(CT1)의 타이밍이 일치할 수 있다.
제1 출력 전달 회로는, 상기 제1 제어 신호들에 응답하여, 제1 입출력 센스 앰프(IOSA1)에 의해 증폭된 제1 메모리 뱅크(BANK1)의 출력 데이터를 제1 데이터 입출력 라인들(DL1)을 통해 제1 오더링 회로로 출력한다. 또한, 제1 출력 전달 회로는, 상기 제1 제어 신호들에 응답하여, 제1 입출력 센스 앰프(IOSA1)에 의해 증폭된 제2 메모리 뱅크(BANK2)의 출력 데이터를 제1 데이터 입출력 라인들(DL1)을 통해 제1 오더링 회로로 출력한다. 제1 출력 전달 회로는 3 상태 버퍼들(tri-state buffers)로 구현될 수 있다. 제3 출력 전달 회로는 제1 출력 전달 회로의 구성 요소와 동일한 구성요소를 포함하며, 전술한 제1 출력 전달 회로의 동작과 유사한 동 작을 수행한다.
제2 출력 전달 회로는, 상기 제2 제어 신호들에 응답하여, 제2 입출력 센스 앰프(IOSA2)에 의해 증폭된 제3 메모리 뱅크(BANK3)의 데이터를 제2 데이터 입출력 라인들(DL2)을 통해 제2 오더링 회로로 전달한다. 또한, 제2 출력 전달 회로는, 상기 제2 제어 신호들에 응답하여, 제2 입출력 센스 앰프(IOSA2)에 의해 증폭된 제4 메모리 뱅크(BANK4)의 데이터를 제2 데이터 입출력 라인들(DL2)을 통해 제2 오더링 회로로 전달한다. 제2 출력 전달 회로는 3 상태 버퍼들로 구현될 수 있다. 제4 출력 전달 회로는 제2 출력 전달 회로의 구성 요소와 동일한 구성요소를 포함하며, 전술한 제2 출력 전달 회로의 동작과 유사한 동작을 수행한다.
제1 오더링 회로는 제1 출력 전달 회로 및 제3 출력 전달 회로들로부터 전달되는 데이터의 순서를 변경한다. 예를 들어, 제1 오더링 회로는 시퀀셜 타입(sequential type) 또는 인터리브 타입(interleave type)으로 데이터의 순서를 변경한다.
제2 오더링 회로는 제2 출력 전달 회로 및 제4 출력 전달 회로들로부터 전달되는 데이터의 순서를 변경한다. 예를 들어, 제2 오더링 회로는 시퀀셜 타입 또는 인터리브 타입으로 데이터의 순서를 변경한다.
도 2에 도시된 바와 같이, 상기 제1 및 제3 출력 전달 회로들과 상기 제1 오더링 회로는 제1 코어 블락(22) 및 제3 코어 블락(26) 사이에 위치하는 영역을 포함하는 제2 주변 회로 영역(23)에 분산 배치되고, 상기 제2 및 제4 출력 전달 회로들과 상기 제2 오더링 회로는 제2 코어 블락(24) 및 제4 코어 블락(28) 사이에 위 치하는 영역을 포함하는 제2 주변 회로 영역(23)에 분산 배치된다. 따라서, 상기 기입 동작에 관련된 회로들이 배치될 수 있는 제1 주변 회로 영역(21)의 면적이 감소될 수 있다. 또한, 상기 출력 전달 회로와 오더링 회로의 분산 배치 구조에 의해, 입출력 센스 앰프에 포함된 단위 센스 앰프의 위치에 따라 데이터 입출력 라인들의 길이가 달라지지 않으므로, 데이터 입출력 라인들을 통해 전달되는 데이터 사이에 스큐(skew)가 제거될 수 있다.
데이터 멀티플렉서(DMUX)는 제1 및 제2 오더링 회로들로부터 제1 내지 제4 데이터 입출력 라인들(DL1 ~ DL4)을 통해 전달되는 데이터를 직렬 데이터로 변환하여 출력 버퍼로 출력한다. 출력 버퍼는 상기 직렬 데이터를 버퍼링하여 데이터 입출력 패드(미도시)로 출력한다.
이상에서와 같이 도면과 명세서에서 최적의 실시예들이 개시되었다. 여기서, 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 따른 반도체 메모리 장치는 모든 메모리 뱅크들에 의해 공유되지 않는 입출력 센스 앰프의 분할 배치 구조에 의해 글로벌 입출력 라인의 길이가 감 소된 구조를 포함하므로, 고대역폭 동작이 가능하다.
또한, 본 발명에 따른 반도체 메모리 장치는 데이터 입출력 라인과 출력 전달 회로와 오더링 회로가 분산 배치된 구조를 포함하므로, 데이터 입출력 라인 레이아웃의 효율을 향상시킬 수 있고, 데이터의 출력 타이밍에 상기 데이터의 출력을 제어하는 제어 신호의 타이밍을 일치시킬 수 있으며, 데이터 입출력 라인들을 통해 전달되는 데이터 사이에 스큐(skew)를 제거할 수 있다.

Claims (11)

  1. 계층형 입출력 라인 구조를 포함하는 반도체 메모리 장치에 있어서,
    제1 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제1 코어 블락;
    제2 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제2 코어 블락;
    제3 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제3 코어 블락; 및
    제4 입출력 센스 앰프를 공유하는 메모리 뱅크들을 포함하는 제4 코어 블락을 구비하며,
    상기 제1 입출력 센스 앰프의 출력 데이터, 상기 제2 입출력 센스 앰프의 출력 데이터, 상기 제3 입출력 센스 앰프의 출력 데이터, 및 상기 제4 입출력 센스 앰프의 출력 데이터를 각각 전달하는 제1, 제2, 제3, 및 제4 데이터 입출력 라인들은, 상기 제1, 제2, 제3, 및 제4 코어 블락들의 위에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1, 제2, 제3, 및 제4 데이터 입출력 라인들은,
    제3 메탈 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 반도체 메모리 장치는,
    상기 제1 입출력 센스 앰프를 활성화시키는 제1 활성화 신호들과, 상기 제2 입출력 센스 앰프를 활성화시키는 제2 활성화 신호들을 발생하는 제1 제어 회로;
    상기 제3 입출력 센스 앰프를 활성화시키는 제3 활성화 신호들과, 상기 제4 입출력 센스 앰프를 활성화시키는 제4 활성화 신호들을 발생하는 제2 제어 회로를 더 구비하며,
    상기 제1 제어 회로는 상기 제1 코어 블락 및 상기 제2 코어 블락 사이에 위치하는 영역을 포함하는 제1 주변 회로 영역에 배치되고,
    상기 제2 제어 회로는 상기 제3 코어 블락 및 상기 제4 코어 블락 사이에 위치하는 영역을 포함하는 상기 제1 주변 회로 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제3항에 있어서, 상기 반도체 메모리 장치는,
    상기 제1 제어 회로로부터 발생되는 제1 제어 신호들에 응답하여, 상기 제1 입출력 센스 앰프에 의해 증폭된 제1 및 제2 메모리 뱅크들의 출력 데이터를 출력하는 제1 출력 전달 회로;
    상기 제1 제어 회로로부터 발생되는 제2 제어 신호들에 응답하여, 상기 제2 입출력 센스 앰프에 의해 증폭된 제3 및 제4 메모리 뱅크들의 출력 데이터를 출력하는 제2 출력 전달 회로;
    상기 제2 제어 회로로부터 발생되는 제3 제어 신호들에 응답하여, 상기 제3 입출력 센스 앰프에 의해 증폭된 제5 및 제6 메모리 뱅크들의 출력 데이터를 출력하는 제3 출력 전달 회로;
    상기 제2 제어 회로로부터 발생되는 제4 제어 신호들에 응답하여, 상기 제4 입출력 센스 앰프에 의해 증폭된 제7 및 제8 메모리 뱅크들의 출력 데이터를 출력하는 제4 출력 전달 회로;
    상기 제1 출력 전달 회로 및 상기 제3 출력 전달 회로로부터 출력되는 데이터의 순서를 변경하는 제1 오더링 회로; 및
    상기 제2 출력 전달 회로 및 상기 제4 출력 전달 회로로부터 출력되는 데이터의 순서를 변경하는 제2 오더링 회로를 더 구비하며,
    상기 제1 및 제3 출력 전달 회로들과 상기 제1 오더링 회로는 상기 제1 코어 블락 및 상기 제3 코어 블락 사이에 위치하는 영역을 포함하는 제2 주변 회로 영역에 배치되고,
    상기 제2 및 제4 출력 전달 회로들과 상기 제2 오더링 회로는 상기 제2 코어 블락 및 상기 제4 코어 블락 사이에 위치하는 영역을 포함하는 상기 제2 주변 회로 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서,
    상기 제1 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제1 입출력 센스 앰프와 상기 제1 출력 전달 회로 사이의 제1 데이터 입출력 라인들의 길이에 상기 제1 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고,
    상기 제2 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제2 입출력 센스 앰프와 상기 제2 출력 전달 회로 사이의 제2 데이터 입출력 라인들의 길이에 상기 제2 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고,
    상기 제3 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제3 입출력 센스 앰프와 상기 제3 출력 전달 회로 사이의 제3 데이터 입출력 라인들의 길이에 상기 제3 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일하고,
    상기 제4 제어 신호들을 전달하는 신호 라인들의 길이와, 상기 제4 입출력 센스 앰프와 상기 제4 출력 전달 회로 사이의 제4 데이터 입출력 라인들의 길이에 상기 제4 활성화 신호들을 전달하는 신호 라인들의 길이를 가산한 길이는 동일한 것을 특징으로 하는 반도체 메모리 장치.
  6. 제5항에 있어서,
    상기 제1, 제2, 제3, 및 제4 제어 신호들을 전달하는 신호 라인들 각각은, 제3 메탈 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제5항에 있어서,
    상기 제1, 제2, 제3, 및 제4 활성화 신호들을 전달하는 신호 라인들 각각은, 제3 메탈 층으로 형성되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제4항에 있어서,
    상기 제1, 상기 제2, 상기 제3, 및 상기 제4 출력 전달 회로들 각각은, 3 상태 버퍼들을 포함하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제4항에 있어서, 상기 반도체 메모리 장치는,
    상기 제1 오더링 회로 및 상기 제2 오더링 회로로부터 상기 제1 내지 제4 데이터 입출력 라인들을 통해 전달되는 데이터를 직렬 데이터로 변환하는 데이터 멀티플렉서; 및
    상기 직렬 데이터를 버퍼링하여 데이터 입출력 패드로 출력하는 출력 버퍼를 더 구비하며,
    상기 데이터 멀티플렉서 및 상기 출력 버퍼는 상기 제1 주변 회로 영역에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 제1항에 있어서, 상기 메모리 뱅크들 각각은,
    비트 라인들에 연결된 메모리 셀들을 각각 포함하고, 상기 비트 라인들에 스위치들을 통해 연결되는 로컬 입출력 라인들을 포함하는 메모리 블락들; 및
    상기 로컬 입출력 라인들에 스위치들을 통해 연결되는 글로벌 입출력 라인들을 구비하며,
    상기 글로벌 입출력 라인들은 상기 제1, 제2, 제3, 또는 제4 입출력 센스 앰프들의 입력에 각각 연결되는 것은 특징으로 하는 반도체 메모리 장치.
  11. 제1항에 있어서,
    상기 제1, 제2, 제3, 및 제4 데이터 입출력 라인들로 전달되는 데이터는 CMOS 레벨 신호인 것을 특징으로 하는 반도체 메모리 장치.
KR1020060058878A 2006-06-28 2006-06-28 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치 KR100734323B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020060058878A KR100734323B1 (ko) 2006-06-28 2006-06-28 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
US11/819,529 US7684279B2 (en) 2006-06-28 2007-06-28 Semiconductor memory device including distributed data input/output lines

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020060058878A KR100734323B1 (ko) 2006-06-28 2006-06-28 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치

Publications (1)

Publication Number Publication Date
KR100734323B1 true KR100734323B1 (ko) 2007-07-02

Family

ID=38502879

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020060058878A KR100734323B1 (ko) 2006-06-28 2006-06-28 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치

Country Status (2)

Country Link
US (1) US7684279B2 (ko)
KR (1) KR100734323B1 (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010257552A (ja) * 2009-04-28 2010-11-11 Elpida Memory Inc 半導体記憶装置
US9842630B2 (en) 2013-10-16 2017-12-12 Rambus Inc. Memory component with adjustable core-to-interface data rate ratio

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267271A (ja) * 1993-03-16 1994-09-22 Hitachi Ltd 半導体集積回路
JP2000188381A (ja) 1998-12-22 2000-07-04 Toshiba Corp 半導体記憶装置
KR20000054884A (ko) * 1999-02-01 2000-09-05 윤종용 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
KR20010002116A (ko) * 1999-06-11 2001-01-05 윤종용 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로
KR20190000990U (ko) * 2017-04-12 2019-04-26 상하이 춘미 일렉트로닉스 테크놀러지 컴퍼니 리미티드 전자조리기의 노브 구조

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04362592A (ja) * 1991-06-08 1992-12-15 Hitachi Ltd 半導体記憶装置
JP3666671B2 (ja) * 1994-12-20 2005-06-29 株式会社日立製作所 半導体装置
KR20000059888A (ko) 1999-03-09 2000-10-16 윤종용 반도체 메모리 장치의 데이터라인 레이아웃 구조
JP2002093160A (ja) 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
KR100431331B1 (ko) 2002-08-21 2004-05-12 삼성전자주식회사 반도체 메모리장치의 입출력 센스 앰프 구동방법 및 그구동제어회로

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06267271A (ja) * 1993-03-16 1994-09-22 Hitachi Ltd 半導体集積回路
JP2000188381A (ja) 1998-12-22 2000-07-04 Toshiba Corp 半導体記憶装置
KR20000054884A (ko) * 1999-02-01 2000-09-05 윤종용 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
KR20010002116A (ko) * 1999-06-11 2001-01-05 윤종용 스태틱 랜덤 액세스 메모리를 다이내믹 랜덤 액세스 메모리와 로직회로 사이에서 버퍼로 사용하는 반도체 집적회로
KR20190000990U (ko) * 2017-04-12 2019-04-26 상하이 춘미 일렉트로닉스 테크놀러지 컴퍼니 리미티드 전자조리기의 노브 구조

Also Published As

Publication number Publication date
US20080043564A1 (en) 2008-02-21
US7684279B2 (en) 2010-03-23

Similar Documents

Publication Publication Date Title
US9640233B2 (en) Semiconductor memory device having inverting circuit and controlling method there of
KR100855586B1 (ko) 반도체 메모리 장치 및 그의 레이아웃 방법
KR100363079B1 (ko) 이웃한 메모리 뱅크들에 의해 입출력 센스앰프가 공유된 멀티 뱅크 메모리장치
US6396766B1 (en) Semiconductor memory architecture for minimizing input/output data paths
US9978438B2 (en) Device having multiple switching buffers for data paths controlled based on IO configuration modes
US20060262631A1 (en) Bank selection signal control circuit for use in semiconductor memory device, and bank selection control method
KR100890381B1 (ko) 반도체 메모리 소자
US7580313B2 (en) Semiconductor memory device for reducing cell area
US7577038B2 (en) Data input/output multiplexer of semiconductor device
KR100734323B1 (ko) 분산 배치된 데이터 입출력 라인들을 가지는 반도체 메모리장치
CN1941179B (zh) 半导体存储装置
KR100687866B1 (ko) 메모리장치의 데이터 입출력 장치
US8395947B2 (en) Increased DRAM-array throughput using inactive bitlines
US20020105849A1 (en) Semiconductor memory device with improved data propagation characteristics of a data bus
US7428168B2 (en) Semiconductor memory device sharing a data line sense amplifier and a write driver in order to reduce a chip size
US20090273365A1 (en) Data input/output multiplexer of semiconductor device
KR100314129B1 (ko) 데이터 입출력 라인의 부하를 줄이는 뱅크 구성방법 및 데이터입출력 라인 배치방법으로 구현된 반도체 메모리 장치
KR100968443B1 (ko) 반도체 메모리 장치
KR100703834B1 (ko) 고속 동작을 위한 메모리 칩 아키텍쳐
KR20080029309A (ko) 반도체 메모리 장치
Fujisawa et al. 1-Gb/s/pin multi-gigabit DRAM design with low impedance hierarchical I/O architecture
JP5036856B2 (ja) 半導体記憶装置
KR20050087014A (ko) 다중화 출력 반도체 메모리장치
KR19990057718A (ko) 데이터 입출력 제어 블록이 로직 회로부에 포함된 복합화 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130531

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140530

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150601

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160531

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20190530

Year of fee payment: 13