KR100304712B1 - 효율적인 배치를 갖는 반도체 메모리장치 - Google Patents

효율적인 배치를 갖는 반도체 메모리장치 Download PDF

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Abstract

칩 면적을 감소시키기 위해 각 기능블록들이 효율적으로 배치되는 램버스 디램이 개시된다. 입출력라인 감지증폭기들이 제1 및 제2 메모리 코아 블록에 공유되고 입출력라인 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 공유되거나 상기 제1 및 제2 메모리 코아 블록에 별도로 구비된다. 상기 제1 또는 제2 메모리 코아 블록들과 데이터를 파이프라인 방식으로 주고받는 파이프라인 블록이 상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 상기 입출력라인 감지증폭기들과 상기 입출력라인 드라이버들은 상기 파이프라인 블록에 배치된다. 또한 외부로부터 패킷 방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 인터페이스 로직 블록이 상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 상기 제1 및 제2 메모리 코아 블록의 로우디코더 및 칼럼디코더를 제어하는 랜덤회로들이 상기 인터페이스 로직 블록에 배치된다.

Description

효율적인 배치를 갖는 반도체 메모리장치{Semiconductor memory device having effective arrangement for reducing chip size}
본 발명은 반도체 메모리장치에 관한 것으로서, 특히 램버스 디램에 있어서 각 기능블락들의 배치에 관한 것이다.
반도체 메모리장치는 고집적화, 저전력화, 및 고속화되어 가는 추세이다. 즉 좀더 많은 데이터를 좀더 빠른 속도로 처리하고 좀더 적은 전력을 소모하는 반도체 메모리장치가 요구되고 있다. 이에 따라 반도체 메모리장치의 고속동작을 위해 시스템 클럭에 동기되어 동작하는 싱크로너스 디램이 개발되었다. 또한 근래에는 더 높은 동작속도의 요구에 따라, 클럭의 상승에지 및 하강에지에 모두 동기되어 데이터가 입출력되는 DDR(Dual Data Rate) 방식의 램버스(Rambus) 디램이 개발되었다.
그런데 램버스 디램에는 800MHz 이상의 고속 동작을 실현하기 위해 기존의 일반적인 디램에 비하여 여러가지 회로들이 추가되며 이 때문에 일반적인 디램에 비하여 대체로 칩 면적이 커진다. 따라서 램버스 디램을 설계할 경우에는 동작속도 및 전력소모에 대한 고려뿐만 아니라 칩 면적에 대한 고려도 필요하다.
도 1은 종래의 램버스 디램에서의 각 기능블락들의 배치를 나타내는 블록도이고, 이는 칩 레이아웃에서의 각 기능블록들의 배치를 나타낸다. 도 2는 도 1에 도시된 블록도의 일부를 좀더 상세히 도시한 블록도이고, 도 3은 도 1에 도시된 로우 제어 블록을 좀더 상세히 도시한 블록도이다.
도 1을 참조하면, 제1 메모리 코아 블록은, 두개의 메모리셀어레이들(101,102)과, 상기 두개의 메모리셀 어레이들(101,102)의 로우를 제어하는 로우 제어 블록(111)과, 상기 메모리셀 어레이(101)의 칼럼을 제어하는 칼럼 제어 블록(107), 및 상기 메모리셀 어레이(102)의 칼럼을 제어하는 칼럼 제어 블록(108)을 포함한다.
제2 메모리 코아 블록은, 상기 제1 메모리 코아 블록과 동일한 구성을 가지며, 두개의 메모리셀 어레이들(103,104)과, 상기 두개의 메모리셀 어레이들(103,104)의 로우를 제어하는 로우 제어 블록(112)과, 상기 메모리셀 어레이(103)의 칼럼을 제어하는 칼럼 제어 블록(109), 및 상기 메모리셀 어레이(104)의 칼럼을 제어하는 칼럼 제어 블록(110)을 포함한다.
상기 제1 메모리 코아 블록과 상기 제2 메모리 코아 블록 사이의 인터페이스 블록에는, 램버스 디램의 외부로부터 패킷방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 인터페이스 로직 블록(105)과, 상기 제1 메모리 코아 블록의 메모리셀 어레이들(101,102) 또는 상기 제2 메모리 코아 블록의 메모리셀 어레이들(103,104)와 데이터를 파이프라인 방식으로 주고받는 파이프라인 블록(106)이 배치된다.
도 2를 참조하면, 종래의 램버스 디램의 칼럼 제어 블록들(107 내지 110)에는 칼럼 디코더(107a,109a), 칼럼을 리페어하기 위한 퓨즈박스 및 칼럼과 관련된 랜덤회로들을 포함하는 블록(107b,109b), 입출력라인(IO) 감지증폭기들 및 입출력라인 드라이버들을 포함하는 블록(107c,109c)이 배치된다. 한편 제1 메모리 코아 블록을 위한 입출력라인 감지증폭기들(S11 내지 S1n)과 제2 메모리 코아 블록을 위한 입출력라인 감지증폭기들(S31 내지 S3n)이 별도로 구비되고, 또한 제1 메모리 코아 블록을 위한 입출력라인 드라이버들(D11 내지 D1n)과 제2 메모리 코아 블록을 위한 입출력라인 드라이버들(D31 내지 D3n)이 별도로 구비된다.
도 3을 참조하면, 종래의 램버스 디램의 로우 제어 블록(111)에는 상기 메모리셀 어레이(101)의 로우를 선택하기 위한 로우 디코더(111a), 상기 메모리셀 어레이(101)의 로우와 관련된 랜덤회로들과 상기 메모리셀 어레이(101)의 센싱과 관련된 반복회로들을 포함하는 블록(111b), 상기 메모리셀 어레이들(101,102)의 로우를 리페어하기 위한 퓨즈박스(111c), 상기 메모리셀 어레이(102)의 로우와 관련된 랜덤회로들과 상기 메모리셀 어레이(102)의 센싱과 관련된 반복회로들을 포함하는 블록(111d), 및 상기 메모리셀 어레이(102)의 로우를 선택하기 위한 로우 디코더(111e)가 배치된다. 상기 로우 제어 블록(112)도 상기 로우 제어 블록(111)과 동일한 구성을 갖는다.
그런데 상기 종래의 램버스 디램에서의 배치는 상기 제1 및 제2 메모리 코아 블록과 상기 인터페이스 블록을 완전히 분리하는 구조이므로 칩 면적이 커지는 단점이 있다.
따라서 본 발명이 이루고자하는 기술적 과제는 칩 면적을 감소시키기 위해 각 기능블록들이 효율적으로 배치되는 램버스 디램을 제공하는 데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 램버스 디램에서의 각 기능블락들의 배치를 나타내는 블록도이다.
도 2는 도 1에 도시된 블록도의 일부를 좀더 상세히 도시한 블록도이다.
도 3은 도 1에 도시된 로우 제어 블록을 좀더 상세히 도시한 블록도이다.
도 4는 본 발명의 바람직한 실시예에 따른 램버스 디램에서의 각 기능블록들의 배치를 나타내는 블록도이다.
도 5 및 도 6은 도 4에 도시된 블록도의 일부를 좀더 상세히 도시한 블록도이다.
도 7은 도 4에 도시된 로우 제어 블록을 좀더 상세히 도시한 블록도이다.
도 8은 도 5에 도시된 입출력라인 감지증폭기들과 입출력라인 드라이버들, 및 파이프라인 회로들의 연결관계를 좀더 상세히 도시한 것이다.
도 9는 도 6에 도시된 입출력라인 감지증폭기들과 입출력라인 드라이버들, 및 파이프라인 회로들의 연결관계를 좀더 상세히 도시한 것이다.
상기 기술적 과제들을 달성하기 위하여, 입출력라인 감지증폭기들이 제1 및제2 메모리 코아 블록에 공유되고 입출력라인 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 공유되거나 상기 제1 및 제2 메모리 코아 블록에 별도로 구비되며 상기 입출력라인 감지증폭기들과 상기 입출력라인 드라이버들이 파이프라인 블록에 배치되는 것을 특징으로 하는 본 발명에 따른 램버스 디램이 제공된다.
상기 제1 및 제2 메모리 코아 블록은 각각 메모리셀 어레이들과 상기 메모리셀 어레이들을 제어하는 제어회로들을 포함한다. 상기 파이프라인 블록은, 상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 제1 또는 제2 입출력라인들을 통해 상기 제1 또는 제2 메모리 코아 블록들과 데이터를 파이프라인 방식으로 주고받는 파이프라인 회로들을 포함한다.
또한 외부로부터 패킷 방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 인터페이스 로직 회로들을 포함하는 인터페이스 로직 블록이 상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 상기 인터페이스 로직 블록에는 상기 제1 및 제2 메모리 코아 블록의 로우디코더 및 칼럼디코더를 제어하는 랜덤회로들이 더 배치된다.
본 발명과 본 발명의 동작 상의 잇점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명의 바람직한 실시예에 따른 램버스 디램에서의 각 기능블록들의 배치를 나타내는 블록도이다. 이는 칩 레이아웃에서의 각 기능블록들의 배치를 나타낸다.
도 4를 참조하면, 본 발명에 따른 램버스 디램(400)에서는, 메모리 코아 영역이 제1 메모리 코아 블록과 제2 메모리 코아 블록으로 분리되고, 상기 제1 메모리 코아 블록과 상기 제2 메모리 코아 블록 사이에 인터페이스 블록이 배치된다.
상기 제1 메모리 코아 블록은, 각각 다수개의 뱅크로 이루어지는 두개의 메모리셀 어레이들(401,402)과, 상기 두개의 메모리셀 어레이들(401,402)의 로우를 제어하는 로우 제어 블록(411)과, 상기 메모리셀 어레이(401)의 칼럼을 제어하는 칼럼 제어 블록(407), 및 상기 메모리셀 어레이(402)의 칼럼을 제어하는 칼럼 제어 블록(408)을 포함한다.
상기 로우 제어 블록(411)은 상기 두개의 메모리셀 어레이들(401,402) 사이에 배치되고, 상기 칼럼 제어 블록(407)은 상기 메모리셀 어레이(401)의 하부에 배치되며, 상기 칼럼 제어 블록(408)은 상기 메모리셀 어레이(402)의 하부에 배치된다.
상기 제2 메모리 코아 블록은, 상기 제1 메모리 코아 블록과 동일한 구성을 가지며, 각각 다수개의 뱅크로 이루어지는 두개의 메모리셀 어레이들(403,404)과, 상기 두개의 메모리셀 어레이들(403,404)의 로우를 제어하는 로우 제어 블록(412)과, 상기 메모리셀 어레이(403)의 칼럼을 제어하는 칼럼 제어 블록(409), 및 상기 메모리셀 어레이(404)의 칼럼을 제어하는 칼럼 제어 블록(410)을 포함한다.
상기 로우 제어 블록(412)은 상기 두개의 메모리셀 어레이들(403,404) 사이에 배치되고, 상기 칼럼 제어 블록(409)은 상기 메모리셀 어레이(403)의 상부에 배치되며, 상기 칼럼 제어 블록(410)은 상기 메모리셀 어레이(404)의 상부에 배치된다.
좀더 상세하게는 상기 칼럼 제어 블록(407)에는 도 1 내지 도 3에 도시된 종래기술과 달리 도 5에 도시된 바와 같이 상기 메모리셀 어레이(401)의 칼럼을 선택하기 위한 칼럼 디코더(407a)와 상기 메모리셀 어레이(401)의 칼럼을 리페어하기 위한 퓨즈박스(407b)만이 배치된다. 또한 상기 칼럼 제어 블록(409)에는 상기 메모리셀 어레이(403)의 칼럼을 선택하기 위한 칼럼 디코더(409a)와 상기 메모리셀 어레이(403)의 칼럼을 리페어하기 위한 퓨즈박스(409b)만이 배치된다. 도 5에는 도시되지 않았지만 상기 칼럼 제어 블록들(408,410)도 상기 칼럼 제어 블록들(407,409)과 동일한 구성을 갖는다.
상기 로우 제어 블록(411)에는 도 1 내지 도 3에 도시된 종래기술과 달리 도 7에 도시된 바와 같이 상기 메모리셀 어레이(401)의 로우를 선택하기 위한 로우 디코더(411a), 상기 메모리셀 어레이(402)의 로우를 선택하기 위한 로우 디코더(411d), 상기 메모리셀 어레이들(401,402)의 로우를 리페어하기 위한 퓨즈박스(411c), 및 상기 메모리셀 어레이들(401,402)의 센싱과 관련된 반복회로들을 포함하는 블록(411b)만이 배치된다. 또한 도 7에는 도시되지 않았지만 상기 로우 제어 블록(412)도 상기 로우 제어 블록(411)과 동일한 구성을 갖는다.
한편 상기 인터페이스 블록에는, 도 1 내지 도 3에 도시된 종래기술과 달리,인터페이스 로직 회로들뿐만 아니라 랜덤회로들을 함께 포함하는 인터페이스 로직 블록(405)과, 파이프라인 회로들뿐만 아니라 입출력라인(IO) 감지증폭기들과 입출력라인(IO) 드라이버들을 함께 포함하는 파이프라인 블록(406)이 배치된다.
상기 인터페이스 로직 블록(405)에 포함되는 인터페이스 로직 회로들은 램버스 디램의 외부로부터 패킷방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 회로들이다.
또한 상기 인터페이스 로직 블록(405)에 포함되는 랜덤회로들은 상기 메모리셀 어레이들(401 내지 404)의 로우와 관련된 랜덤회로들과 상기 메모리셀 어레이들(401 내지 404)의 칼럼과 관련된 랜덤회로들을 포함한다. 좀더 상세하게는, 상기 로우와 관련된 랜덤회로들은, 상기 메모리셀 어레이들(401 내지 404)의 로우디코더들을 제어하기 위한 신호들을 발생하는 제어신호 발생회로, 램버스 디램의 외부로부터 로우 어드레스를 받아 프리디코딩하여 상기 로우디코더들로 보내는 로우 프리디코더들, 및 상기 센싱관련 회로들을 제어하기 위한 제어회로들을 포함한다. 또한 상기 칼럼과 관련된 랜덤회로들은, 램버스 디램의 외부로부터 칼럼 어드레스를 받아 프리디코딩하여 상기 칼럼디코더들로 보내는 칼럼 프리디코더들과 기입 및 독출동작시 상기 입출력라인(IO) 감지증폭기들과 상기 입출력라인(IO) 드라이버들을 제어하기 위한 신호들을 발생하는 회로를 포함한다.
한편 상기 파이프라인 블록(406)에 포함되는 파이프라인 회로들은, 도 5에 도시된 제1입출력라인들(IO1i, i=1,2,...,n)을 통해 상기 제1 메모리 코아 블록의 메모리셀 어레이들(401,402)과 데이터를 파이프라인 방식으로 주고받거나 또는 제2입출력라인들(IO3i, i=1,2,...,n)을 통해 상기 제2 메모리 코아 블록의 메모리셀 어레이들(403,404)과 데이터를 파이프라인 방식으로 주고 받는다.
좀더 설명하면, 상기 파이프라인 블록(406)에 포함되는 파이프라인 회로들은 기입동작시 외부로부터 입출력 버퍼부(미도시)를 경유하여 직렬로 입력되는 입력 데이터를 받아 상기 제1입출력라인들(IO1i, i=1,2,...,n)을 통해 상기 제1 메모리 코아 블록의 메모리셀 어레이들(401,402)로 병렬로 전송하거나 또는 상기 제2입출력라인들(IO3i, i=1,2,...,n)을 통해 상기 제2 메모리 코아 블록의 메모리셀 어레이들(403,404)로 병렬로 전송한다. 또한 상기 파이프라인 블록(406)에 포함되는 파이프라인 회로들은 독출동작시 상기 제1입출력라인들(IO1i, i=1,2,...,n)을 통해 상기 제1 메모리 코아 블록의 메모리셀 어레이들(401,402)로부터 병렬로 출력되는 출력 데이터를 받아 상기 입출력 버퍼부로 직렬로 전송하거나 또는 상기 제2입출력라인들(IO3i, i=1,2,...,n)을 통해 상기 제2 메모리 코아 블록의 메모리셀 어레이들(403,404)로부터 병렬로 출력되는 출력 데이터를 받아 상기 입출력 버퍼부로 직렬로 전송한다.
상기 파이프라인 블록(406)에 포함되는 입출력라인(IO) 감지증폭기들은 독출동작시 상기 제1입출력라인들(IO1i) 또는 상기 제2입출력라인들(IO3i)을 통해 전송되는 출력 데이터를 감지증폭하여 상기 파이프라인 회로들로 출력한다. 또한 상기 파이프라인 블록(406)에 포함되는 입출력라인(IO) 드라이버들은 기입동작시 상기 파이프라인 회로들을 통해 입력되는 입력 데이터를 받아 상기 제1입출력라인들(IO1i) 또는 상기 제2입출력라인들(IO3i)로 출력한다.
도 5 및 도 6은 도 4에 도시된 블록도의 일부를 좀더 상세히 도시한 블록도이다. 도 5는 상기 입출력라인(IO) 감지증폭기들과 상기 입출력라인(IO) 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 공유되는 경우를 나타내며, 도 6은 상기 입출력라인(IO) 감지증폭기들은 상기 제1 및 제2 메모리 코아 블록에 공유되고 상기 입출력라인(IO) 드라이버들은 상기 제1 및 제2 메모리 코아 블록에 별도로 구비되는 경우를 나타낸다. 도 7은 도 4에 도시된 로우 제어 블록(411)을 좀더 상세히 도시한 블록도이다.
이하 도 5 내지 도 7을 참조하여 본 발명에 따른 램버스 디램에서의 각 기능블록들의 배치를 좀더 설명하고 이에 따른 효과를 설명하겠다.
도 5 및 도 6을 참조하면, 본 발명에 따른 램버스 디램에서는 상술한 바와 같이 도 1 내지 도 3에 도시된 종래기술과 달리 상기 칼럼 제어 블록(407)에 칼럼 디코더(407a)와 퓨즈박스(407b)만이 포함되고 상기 칼럼 제어 블록(409)에도 역시 칼럼 디코더(409a)와 퓨즈박스(409b)만이 포함된다. 또한 도 5 및 도 6에는 도시되지 않았지만, 상기 칼럼 제어 블록들(408,410)에도 역시 칼럼 디코더와 퓨즈박스만이 포함된다.
도 7을 참조하면, 본 발명에 따른 램버스 디램에서는 상술한 바와 같이 도 1 내지 도 3에 도시된 종래기술과 달리 상기 로우 제어 블록(411)에는 상기 메모리셀 어레이(401)의 로우를 선택하기 위한 로우 디코더(411a), 상기 메모리셀 어레이(402)의 로우를 선택하기 위한 로우 디코더(411d), 로우 리페어를 위한 퓨즈박스(411c), 및 상기 메모리셀 어레이들(401,402)의 센싱과 관련된 반복회로블록(411b)만이 포함된다. 또한 도 7에는 도시되지 않았지만, 상기 로우 제어 블록(412)도 역시 상기 로우 제어 블록(411)과 동일한 구성을 갖는다.
좀더 설명하면, 도 1 내지 도 3에 도시된 종래기술에서는 칼럼 제어 블록(107 내지 110)에 포함되어 있던 랜덤회로들과 로우 제어 블록(111,112)에 포함되어 있던 랜덤회로들이 본 발명에 따른 램버스 디램에서는 도 4 내지 도 6에 도시된 바와 같이 인터페이스 로직 블록(405)에 배치된다. 이에 따라 종래기술에서는 도 3에서와 같이 로우 제어 블록(111)에서 랜덤회로 및 반복회로 블록이 2개층(111b,111d)으로 구성된 반면에 본 발명에 따른 램버스 디램에서는 도 7에 도시된 바와 같이 로우 제어 블록(411)에 1개층의 반복회로 블록(411b)만이 구성될 수 있다. 따라서 칩의 X축 방향의 사이즈가 감소된다.
또한 종래기술에서는 칼럼 제어 블록들의 퓨즈박스 블록들(107b,109b)에 포함되어 있던 랜덤회로들이 본 발명에서는 인터페이스 로직 블록(405)에 배치됨으로써 칼럼 리페어를 위한 퓨즈박스(407b,409b)를 추가로 늘릴 공간이 확보된다.
또한 본 발명에 따른 램버스 디램에서는, 도 5 및 도 6에 도시된 바와 같이 입출력라인 감지증폭기들(S1 내지 Sn)이 스위치 수단들(W1i,W3i, i=1,2,...,n)을 이용하여 상기 제1 및 제2 메모리 코아 블록에 공용되고, 상기 입출력라인 감지증폭기들(S1 내지 Sn)은 상기 파이프라인 블록(406A,406B)에 배치된다. 또한 도 5에 도시된 바와 같이 입출력라인 드라이버들(D1 내지 Dn)은 스위치 수단들(W1ix,W3ix, i=1,2,...,n)을 이용하여 상기 제1 및 제2 메모리 코아 블록에 공용되거나, 도 6에 도시된 바와 같이 제1 메모리 코아 블록을 위한 입출력라인 드라이버들(D11 내지D1n)과 제2 메모리 코아 블록을 위한 입출력라인 드라이버들(D31 내지 D3n)이 별도로 구비된다. 상기 입출력라인 드라이버들(D1 내지 Dn) 또는 상기 입출력라인 드라이버들(D11 내지 D1n, D31 내지 D3n)도 상기 파이프라인 블록(406A,406B)에 배치된다.
이에 따라 도 5의 경우에는 종래기술에 비하여 입출력라인 감지증폭기들의 수와 입출력라인 드라이버들의 수가 반으로 감소되고 도 6의 경우에는 종래기술에 비하여 입출력라인 감지증폭기들의 수가 반으로 감소되고 입출력라인 드라이버들의 수는 동일하다. 또한 종래기술에서는 칼럼 제어 블록들(107 내지 110)에 포함되어 있던 입출력라인 감지증폭기들 및 입출력라인 드라이버들이 본 발명에 따른 램버스 디램에서는 파이프라인 블록(406A,406B)에 포함된다. 따라서 칩의 Y축 방향의 사이즈가 감소된다. 도 5 및 도 6에서 파이프라인 블록(406A,406B)의 P1 내지 Pn는 파이프라인 회로들을 나타낸다.
도 8은 도 5에 도시된 입출력라인(IO) 감지증폭기들과 입출력라인(IO) 드라이버들, 및 파이프라인 회로들의 연결관계를 좀더 상세히 도시한 것이다.
도 8을 참조하면, 하나의 입출력라인(IO) 감지증폭기(Si) 및 하나의 입출력라인 드라이버(Di)가 스위치 수단들, 즉 전송게이트들을 이용하여 상기 제1 및 제2 메모리 코아 블록에 공용된다.
좀더 상세히 설명하면, 상기 제1 메모리 코아 블록의 제1입출력라인 쌍(IO1i,/IO1i)은 블록 선택신호(BS)가 논리'하이'가 될 때 턴온되는 전송게이트들(W1ia,W1ib)을 통해 상기 입출력라인(IO) 감지증폭기(Si)에 연결되고,상기 제2 메모리 코아 블록의 제2입출력라인 쌍(IO3i,/IO3i)는 블록 선택신호의 반전신호(/BS)가 논리'하이'가 될 때 턴온되는 전송게이트들(W3ia,W3ib)을 통해 상기 입출력라인(IO) 감지증폭기(Si)에 연결된다. 또한 상기 제1 메모리 코아 블록의 제1입출력라인 쌍(IO1i,/IO1i)은 블록 선택신호(BS)가 논리'하이'가 될 때 턴온되는 전송게이트들(W1ixa,W1ixb)을 통해 상기 입출력라인 드라이버(Di)에 연결되고, 상기 제2 메모리 코아 블록의 제2입출력라인 쌍(IO3i,/IO3i)는 블록 선택신호의 반전신호(/BS)가 논리'하이'가 될 때 턴온되는 전송게이트들(W3ixa,W3ixb)을 통해 상기 입출력라인 드라이버(Di)에 연결된다.
독출시의 동작을 살펴보면, 먼저 제1 메모리 코아 블록이 선택될 때, 즉 블록 선택신호(BS)가 논리'하이'일 때는 상기 전송게이트들(W1ia,W1ib)이 턴온됨으로써 상기 제1 메모리 코아 블록으로부터 상기 제1입출력라인 쌍(IO1i,/IO1i)을 통해 전송된 출력 데이터가 상기 입출력라인 감지증폭기(Si)로 입력된다. 제2 메모리 코아 블록이 선택될 때, 즉 블록 선택신호의 반전신호(/BS)가 논리'하이'일 때는 상기 전송게이트들(W3ia,W3ib)이 턴온됨으로써 상기 제2 메모리 코아 블록으로부터 상기 제2입출력라인 쌍(IO3i,/IO3i)을 통해 전송된 출력 데이터가 상기 입출력라인 감지증폭기(Si)로 입력된다. 상기 입출력라인 감지증폭기(Si)는 상기 출력 데이터를 감지 증폭하여 출력하고, 파이프라인 회로(Pi)의 출력 데이터 쉬프트 회로(Pio)가 상기 입출력라인 감지증폭기(Si)의 출력을 받아 도시되지 않은 입출력 버퍼부 및 입출력 패드를 통해 외부로 출력한다.
기입시의 동작을 살펴보면, 먼저 제1 메모리 코아 블록이 선택될 때, 즉 블록 선택신호(BS)가 논리'하이'일 때는 상기 전송게이트들(W1ixa,W1ixb)이 턴온됨으로써 상기 입출력라인 드라이버(Di)는 외부로부터 입력 데이터 쉬프트 회로(Pii)를 통해 입력되는 입력 데이터(DIN)를 받아 상기 제1 메모리 코아 블록의 상기 제1입출력라인 쌍(IO1i,/IO1i)으로 출력한다. 제2 메모리 코아 블록이 선택될 때, 즉 블록 선택신호의 반전신호(/BS)가 논리'하이'일 때는 상기 전송게이트들(W3ixa, W3ixb)이 턴온됨으로써 상기 입출력라인 드라이버(Di)는 외부로부터 입력 데이터 쉬프트 회로(Pii)를 통해 입력되는 입력 데이터(DIN)를 받아 상기 제2 메모리 코아 블록의 상기 제2입출력라인 쌍(IO3i,/IO3i)으로 출력한다.
도 9는 도 6에 도시된 입출력라인(IO) 감지증폭기들과 입출력라인(IO) 드라이버들, 및 파이프라인 회로들의 연결관계를 좀더 상세히 도시한 것이다.
도 9를 참조하면, 도 8에서와 같이 하나의 입출력라인(IO) 감지증폭기(Si)가 스위치 수단들, 즉 전송게이트들을 이용하여 상기 제1 및 제2 메모리 코아 블록에 공용된다. 반면에 제1 메모리 코아 블록을 위한 입출력라인(IO) 드라이버(D1i)와 제2 메모리 코아 블록을 위한 입출력라인 드라이버(D3i)는 별도로 구비된다. 즉 상기 제1 메모리 코아 블록의 제1입출력라인 쌍(IO1i,/IO1i)은 상기 입출력라인 드라이버(D1i)에 연결되고, 상기 제2 메모리 코아 블록의 제2입출력라인 쌍(IO3i,/IO3i)는 상기 입출력라인 드라이버(D3i)에 연결된다.
독출시의 동작은 도 8에서 설명한 독출동작과 동일하다. 기입시의 동작을 살펴보면, 먼저 제1 메모리 코아 블록이 선택될 때, 즉 블록 선택신호(BS)가 논리'하이'일 때는 상기 입출력라인 드라이버(D1i)가 활성화되어 외부로부터 입력 데이터쉬프트 회로(Pii)를 통해 입력되는 입력 데이터(DIN)를 받아 상기 제1 메모리 코아 블록의 상기 제1입출력라인 쌍(IO1i,/IO1i)으로 출력한다. 제2 메모리 코아 블록이 선택될 때, 즉 블록 선택신호의 반전신호(/BS)가 논리'하이'일 때는 상기 입출력라인 드라이버(D3i)가 활성화되어 상기 입력 데이터 쉬프트 회로(Pii)를 통해 입력되는 입력 데이터(DIN)를 받아 상기 제2 메모리 코아 블록의 상기 제2입출력라인 쌍(IO3i,/IO3i)으로 출력한다.
이상에서 설명한 바와 같이 본 발명에 따른 램버스 디램에서는 상기 메모리셀 어레이들(401 내지 404)의 로우와 관련된 랜덤회로들과 상기 메모리셀 어레이들(401 내지 404)의 칼럼과 관련된 랜덤회로들이 상기 인터페이스 로직 블록(405)에 배치된다. 이에 따라 도 7에 도시된 바와 같이 로우 제어 블록(411)에 1개층의 반복회로 블록(411b)만이 구성될 수 있으므로 칩의 X축 방향의 사이즈가 감소되고 또한 칼럼 리페어를 위한 퓨즈박스들(407b,409b)을 추가로 늘릴 공간이 확보된다.
또한 본 발명에 따른 램버스 디램에서는, 상기 입출력라인 감지증폭기들이 상기 제1 및 제2 메모리 코아 블록에 공용되고 또한 상기 입출력라인 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 공용되거나 별도로 구비된다. 또한 상기 입출력라인 감지증폭기들 및 상기 입출력라인 드라이버들은 상기 파이프라인 블록에 배치된다. 이에 따라 상기 입출력라인 감지증폭기들 및 상기 입출력라인 드라이버들의 수가 감소되고 칩의 Y축 방향의 사이즈가 감소된다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 램버스 디램은, 각 기능블록들이 효율적으로 배치됨으로써 칩의 사이즈가 감소되는 장점이 있다.

Claims (8)

  1. 각각 메모리셀 어레이들과 상기 메모리셀 어레이들을 제어하는 제어회로들을 포함하는 제1 및 제2 메모리 코아 블록;
    상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 제1 또는 제2 입출력라인들을 통해 상기 제1 또는 제2 메모리 코아 블록들과 데이터를 파이프라인 방식으로 주고받는 파이프라인 회로들을 포함하는 파이프라인 블록; 및
    상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 외부로부터 패킷방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 인터페이스 로직 블록을 구비하고,
    독출동작시 상기 제1 또는 제2 메모리 코아 블록으로부터 상기 제1 또는 제2 입출력라인들을 통해 전송되는 출력 데이터를 감지증폭하여 상기 파이프라인 회로들로 출력하는 입출력라인 감지증폭기들과 기입동작시 상기 파이프라인 회로들을 통해 입력되는 입력 데이터를 받아 상기 제1 또는 제2 입출력라인들로 출력하는 입출력라인 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 공유되며, 상기 입출력라인 감지증폭기들과 상기 입출력라인 드라이버들이 상기 파이프라인 블록에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 제1 및 제2 메모리 코아 블록의 로우디코더 및 칼럼디코더를 제어하는 랜덤회로들이 상기 인터페이스 로직 블록에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  3. 제1항에 있어서, 상기 파이프라인 회로들은 직렬로 입력되는 상기 입력 데이터를 받아 상기 제1 또는 제2 입출력라인들을 통해 상기 제1 또는 제2 메모리 코아 블록으로 병렬로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 파이프라인 회로들은 상기 제1 또는 제2 메모리 코아 블록으로부터 상기 제1 또는 제2 입출력라인들을 통해 병렬로 전송되는 상기 출력 데이터를 받아 직렬로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 각각 메모리셀 어레이들과 상기 메모리셀 어레이들을 제어하는 제어회로들을 포함하는 제1 및 제2 메모리 코아 블록;
    상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 제1 또는 제2 입출력라인들을 통해 상기 제1 또는 제2 메모리 코아 블록들과 데이터를 파이프라인 방식으로 주고받는 파이프라인 회로들을 포함하는 파이프라인 블록; 및
    상기 제1 및 제2 메모리 코아 블록 사이에 배치되고, 외부로부터 패킷방식으로 입력되는 명령을 받아 해석하여 상기 제1 및 제2 메모리 코아 블록을 제어하기 위한 신호들을 발생하는 인터페이스 로직 블록을 구비하고,
    독출동작시 상기 제1 또는 제2 메모리 코아 블록으로부터 상기 제1 또는 제2 입출력라인들을 통해 전송되는 출력 데이터를 감지증폭하여 상기 파이프라인 회로들로 출력하는 입출력라인 감지증폭기들이 상기 제1 및 제2 메모리 코아 블록에 공유되고, 기입동작시 상기 파이프라인 회로들을 통해 입력되는 입력 데이터를 받아 상기 제1 또는 제2 입출력라인들로 출력하는 입출력라인 드라이버들이 상기 제1 및 제2 메모리 코아 블록에 별도로 구비되고, 상기 입출력라인 감지증폭기들과 상기 입출력라인 드라이버들이 상기 파이프라인 블록에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 제1 및 제2 메모리 코아 블록의 로우디코더 및 칼럼디코더를 제어하는 랜덤회로들이 상기 인터페이스 로직 블록에 배치되는 것을 특징으로 하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 파이프라인 회로들은 직렬로 입력되는 상기 입력 데이터를 받아 상기 제1 또는 제2 입출력라인들을 통해 상기 제1 또는 제2 메모리 코아 블록으로 병렬로 전송하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제5항에 있어서, 상기 파이프라인 회로들은 상기 제1 또는 제2 메모리 코아 블록으로부터 상기 제1 또는 제2 입출력라인들을 통해 병렬로 전송되는 상기 출력 데이터를 받아 직렬로 출력하는 것을 특징으로 하는 반도체 메모리 장치.
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