JP2013065366A - 半導体記憶装置 - Google Patents

Abstract

【課題】比較的小振幅な信号が伝送される第１の信号線対で発生するカップリングノイズを低減しつつ、該第１の信号線対と直交する方向に異なる配線層で配置される、第１の信号線対よりも振幅が大きい信号が伝送される第２の信号線毎の信号遅延量の差異を低減できる半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、メモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される複数の第２の信号線とを有する。第１の信号線対は、メモリマットの列毎に配置され、メモリマットの列方向において、それぞれ所定の一定間隔で交差される。また、第１の信号線対の交差部位は第２の信号線の配線方向におけるメモリマットの列毎にずらして配置される。
【選択図】図３

Description

本発明は半導体記憶装置に関する。

近年のＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置は、小型化や高密度実装化に伴って、メモリアレイ上に電源ラインや各種の配線を形成する積層構造が採用されている。

メモリアレイ上に形成する配線としては、例えばメインＩ／Ｏ線対（第１の信号線対）ＭＩＯＴ／ＭＩＯＢ、Ｙスイッチ線ＹＳＷ、メインワード線（第２の信号線）ＭＷＤ、外部電源電圧から生成される所定の内部電源電圧を供給するための電源線等がある。メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢは、階層化構成における最上位のＩ／Ｏ線対であり、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢにはスイッチを介して複数のローカルＩ／Ｏ線対ＬＩＯＴ／ＬＩＯＢが接続され、ローカルＩ／Ｏ線対ＬＩＯＴ／ＬＩＯＢにはスイッチ及びセンスアンプＳＡを介して複数のビット線対ＢＬＴ／ＢＬＮが接続される。また、メインワード線ＭＷＤは、階層化構成における最上位のワード線であり、メインワード線ＭＷＤにはサブワード線ドライバを介してサブワード線ＳＷＤが接続され、サブワード線ＳＷＤには複数のワード線が接続される。Ｙスイッチ線ＹＳＷは、ビット線対ＢＬＴ／ＢＬＮとローカルＩ／Ｏ線対ＬＩＯＴ／ＬＩＯＢとを接続または切断するためのスイッチを動作させるための信号線である。

ここで、メインＩ／Ｏ信号線対は、ビット線対ＢＬＴ／ＢＬＮやローカルＩ／Ｏ線対ＬＩＯＴ／ＬＩＯＢと同様に、正信号（True：Ｔ）用と反転信号（Bar：Ｂ）用の対となる２つの信号線を備え、それらの信号線で伝送される信号の差電位によってデータ（１または０）を判定する。そのため、メインＩ／Ｏ信号線対では、比較的小さな振幅（例えば０．５Ｖ以下）の信号が伝送される。一方、メインワード線ＭＷＤやＹスイッチ線ＹＳＷでは、比較的大きな振幅（例えば２Ｖ以上）の信号が伝送される。

通常、メインワード線ＭＷＤは、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢと直交する方向に異なる配線層に形成されるため、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢに悪影響を与えることは無い。しかしながら、Ｙスイッチ線ＹＳＷは、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢと平行に、かつ隣接して配置されるため（図６参照）、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢでは、隣接するＹスイッチ線ＹＳＷとの結合容量によってカップリングノイズが発生する。そのため、メモリセルから読み出されたデータを誤判定するおそれがある。

そこで、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとをツイストすることで、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢで発生するカップリングノイズを低減する技術が、例えば特許文献１に記載されている。

なお、特許文献１では、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとの間に複数のＹスイッチ線ＹＳＷを配置し、さらに該メインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとをツイストすることが記載されている。

また、メインＩ／Ｏ線対をツイストする構成ではないが、隣接するビット線どうしの結合容量に起因して発生するカップリングノイズを低減するために、各ビット線対をツイストし、かつ各交差位置を隣接するビット線対でずらした構成が、例えば特許文献１で提案されている。

特開２００３−７０６４号公報 特開平１−１４３０９４号公報

近年の半導体記憶装置では、トランジスタやキャパシタ等の微細化によりメモリアレイの面積がより小さくなりつつある。一方、メモリアレイ上に配置する配線数は増大する傾向にあるため、所要の設計基準で決められた最小幅や最小間隔に近い設計ルールで各配線が高密度にレイアウトされている。

このような高密度配線において、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとをツイストすると、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢに対して直交して配置されるメインワード線ＭＷＤを、メインＩ／Ｏ線対の各交差部位で迂回させる必要がある。これは、メインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとを交差させるために、メインワード線ＭＷＤの配線層も利用するために必要な処置である。

その場合、交差部位を迂回したメインワード線ＭＷＤと交差部位を迂回しないメインワード線ＭＷＤとでは配線長が異なるため、メインワード線ＭＷＤ毎の配線容量や配線抵抗値に差が生じる。配線容量や配線抵抗値の差は、信号遅延量の差異となって現れるため、メインワード線ＭＷＤ毎に信号遅延量が異なってしまう問題がある。

本発明の半導体記憶装置は、行方向及び列方向に配列された複数のメモリマットから成るメモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される、前記第１の振幅信号よりも振幅が大きい第２の振幅信号が伝送される複数の第２の信号線とを有し、
前記複数の第１の信号線対が、前記メモリマットの列毎に配置され、前記メモリマットの列方向において、それぞれ所定の一定間隔で交差され、
前記第１の信号線対の交差部位が、前記第２の信号線の配線方向における前記メモリマットの列毎にずらして配置された構成である。

上記のような半導体記憶装置では、メインＩ／Ｏ線対等の第１の信号線対の交差間隔を一定にすることで、隣接する配線との結合容量に起因する、対となる第１の信号線でそれぞれ発生するカップリングノイズを均一化できる。また、第１の信号線対の交差部位を、第２の信号線の配線方向におけるメモリマットの列毎にずらして配置することで、メインワード線等の第２の信号線の長さを均等にすることが可能であり、第２の信号線が長くなることで増大する、配線容量や配線抵抗値等の負荷を全ての第２の信号線で均等にできる。

本発明によれば、比較的小振幅な信号が伝送される第１の信号線対（例えばメインＩ／Ｏ線対）で発生するカップリングノイズを低減しつつ、該第１の信号線対と直交する方向に異なる配線層で配置される、第１の信号線対よりも振幅が大きい信号が伝送される第２の信号線（例えばメインワード線）毎の信号遅延量の差異を低減できる。

一般的なＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成を示すブロック図である。 図１に示したメモリマット列の配置例を示す平面図である。 第１の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。 第２の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。 第３の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。 メインＩ／Ｏ線及びＹスイッチ線の配置例を示す模式図である。

次に本発明について図面を用いて説明する。
（第１の実施の形態）
図１は、一般的なＤＲＡＭ（ダイナミック型ランダムアクセスメモリ）の全体構成例を示すブロック図であり、本発明の半導体記憶装置の回路例を示している。図２は、図１に示したメモリマット列の配置例を示す平面図である。

図１に示す半導体装置は、メモリアレイ１、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３、データ制御回路４、データラッチ回路５、入出力インターフェース６、内部ＣＬＫ（クロック）生成回路７、制御信号生成回路８、ＤＬＬ（遅延ロックループ：Delay Locked Loop）回路９を有する。

メモリアレイ１は、データ（記憶情報）を保持する多数のメモリセルＭＣを備え、データ転送用バス１０３によってデータラッチ回路５に接続されている。データラッチ回路５は、データ転送用バス１０２によって入出力インターフェース回路６と接続されている。入出力インターフェース回路６は、データ転送用バス１０１を介して、外部とデータ（ＤＱ）及びデータストローブ信号ＤＱＳ，／ＤＱＳを入出力する。メモリアレイ１とデータラッチ回路５及び入出力インターフェース回路６間のデータ転送はデータ制御回路４によって制御される。また、入出力インターフェース回路６から入出力されるデータ（ＤＱ）及びデータストローブ信号ＤＱＳ，／ＤＱＳ等の入出力タイミングは、クロック信号ＣＫ，／ＣＫを基にＤＬＬ回路９で生成されたタイミング信号によって制御される。

メモリアレイ１は、複数のワード線ＷＬと複数のビット線ＢＬの交点に設けられた複数のメモリセルＭＣからなる複数のメモリマット１１１を備えている。これら複数のメモリマット１１１が列方向に配列されることでメモリマット列１１２が形成され、さらにメモリマット列１１２が行方向に複数配列されることでバンク（Ｂａｎｋ）が構成される。図１は、ｍ（ｍは１以上の整数）＋１個のバンク（Ｂａｎｋ＿０，Ｂａｎｋ＿１，…，Ｂａｎｋ＿ｍ）を備えたメモリアレイ１の構成例を示している。

各メモリマット（ＭＡＴ）１１１は、例えば図２に示すように、メモリセルＭＣから読み出されたデータを増幅する複数のセンスアンプから成るセンスアンプ列が配置されたセンスアンプ領域（ＳＡ）と、複数のワード線ＷＬを駆動する複数のサブワードドライバ回路から成るサブワードドライバ列が配置されたサブワードドライバ領域（ＳＷＤ）で囲まれている。センスアンプ領域とサブワードドライバ領域とが交差するサブワードクロス部１１５には、センスアンプ領域やサブワードドライバ領域の動作を制御（中間制御）すると共に、メモリセルＭＣに対して読み書きするデータを増幅（中間増幅）するサブアンプ等の回路が配置される。

メモリアレイ１に対するデータの書き込み／読み出しは、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３によって制御され、Ｘデコーダ・Ｘタイミング生成回路２及びＹデコーダ・Ｙタイミング生成回路３の動作は、制御信号生成回路８によって制御される。Ｘデコーダ・Ｘタイミング生成回路２は、各バンクのＸ制御回路１１３の動作を制御し、Ｙデコーダ・Ｙタイミング生成回路３は、各バンクのＹ制御回路１１４の動作を制御する。

内部ＣＬＫ生成回路７は、外部から供給されるクロック信号ＣＫ、／ＣＫ及びクロック・イネーブル信号ＣＫＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及び制御信号生成回路８で用いる内部クロック信号を生成する。制御信号生成回路８は、チップ・セレクト信号／ＣＳ、ロウ・アドレス・ストローブ信号／ＲＡＳ、カラム・アドレスストローブ信号／ＣＡＳ及びライト・イネーブル信号／ＷＥに基づいて、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に所定の制御信号を出力する。アドレスＡＤＤ及びバンク・アドレスＢＡは、Ｘデコーダ・Ｘタイミング生成回路２、Ｙデコーダ・Ｙタイミング生成回路３及びデータ制御回路４に供給される。

なお、図１では示していないが、図１に示す半導体記憶装置は、外部電源電圧から所定の内部電源電圧を生成する降圧回路や昇圧回路等も備えている。

図３は、第１の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。

図３に示すように、第１の実施の形態の半導体記憶装置は、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢがメモリマット１１１の列毎に配列され、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとを各メモリマット１１１上でそれぞれ交差させることで、各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢがツイストされる構成である。なお、図３の左図の各メモリマット（ＭＡＴ）１１１上に記載された線は、当該メモリマット１１１上におけるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとの交差部位を示している。

また、第１の実施の形態の半導体記憶装置では、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢと平行な方向（メモリマット１１１の列方向）において、各メモリマット１１１上における交差部位の位置を揃えている。すなわち、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの交差間隔Ａを一定とすることで、隣接するＹスイッチ線ＹＳＷとの結合容量に起因する、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとで発生するカップリングノイズを均一化し、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢで発生するカップリングノイズを低減している。

さらに、第１の実施の形態の半導体記憶装置では、メインワード線ＭＷＤの配線方向における各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの交差部位を、メモリマット１１１の列毎にずらして配置する。

このように各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの交差部位をメモリマット１１１の列毎にずらして配置することで、各メインワード線ＭＷＤの長さを均等にすることが可能であり、メインワード線ＭＷＤが長くなることで増大する、配線容量や配線抵抗値等の負荷を全てのメインワード線ＭＷＤで均等にできる。そのため、メインワード線ＭＷＤ毎の信号遅延量の差異を低減できる。

なお、図１に示すメインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢ、Ｙスイッチ線ＹＳＷ及びメインワード線ＭＷＤの配線レイアウトは、例えばＣＰＵ（Central Processing Unit）、ＤＳＰ（Digital Signal Processor）、記憶装置等を備えた周知のＥＤＡ（Electronic Design Automation）ツール（コンピュータ）を用いて設計可能である。記憶装置にはＣＰＵで実行する各種のプログラムや処理で用いるデータが格納される。ＣＰＵは、該記憶装置に格納されたプログラムにしたがって処理を実行することで上記の各配線のレイアウト設計を実現する。なお、以降の第２の実施の形態及び第３の実施の形態で示す配線レイアウトについても上記ＥＤＡツールを用いて設計可能である。
（第２の実施の形態）
図４は、第２の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。

図４に示すように、第２の実施の形態の半導体記憶装置は、メモリマット１１１の列毎に配置された複数のメインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢを２組に分割し、各組内においてメインワード線ＭＷＤの配線方向における各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの交差部位を、メモリマット１１１の列毎にずらして配置する構成である。すなわち、第２の実施の形態の半導体記憶装置では、複数のメインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢのうち、２つのメインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの交差位置が同一となる構成である。なお、図４の各メモリマット（ＭＡＴ）１１１上に記載された線は、当該メモリマット１１１上におけるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとの交差部位を示している。

図４に示す第２の実施の形態の半導体記憶装置では、各メインワード線ＭＷＤがそれぞれ２箇所の交差部位を迂回することになる。しかしながら、全てのメインワード線ＭＷＤが、それぞれ２箇所の交差部位を迂回する構成であれば、各メインワード線ＭＷＤの長さが均等になるため、配線容量や配線抵抗値等の負荷も全てのメインワード線ＭＷＤで均等になる。そのため、第１の実施の形態と同様に、メインワード線ＭＷＤ毎の信号遅延量の差異を低減できる。

なお、図４では、各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢを２組に分割する例を示しているが、各メインワード線ＭＷＤの長さが均等にできれば、メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢの分割数は３組以上でもよい。すなわち、複数のメインＩ／Ｏ線対のうち、３組以上のメインＩ／Ｏ線対の交差位置が同一となる構成でもよい。
（第３の実施の形態）
図５は、第３の実施の形態の半導体記憶装置の配線レイアウトの一例を示す模式図である。

図５に示すように、第３の実施の形態の半導体記憶装置では、メモリマット１１１の列毎に配置された各メインＩ／Ｏ線対ＭＩＯＴ／ＭＩＯＢを、１メモリマット１１１おきに交差させる構成である。図５の左図の各メモリマット（ＭＡＴ）上に記載された線は、当該メモリマット１１１上におけるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとの交差部位を示している。

さらに、第３の実施の形態の半導体記憶装置では、第１の実施の形態と同様に、メインワード線ＭＷＤ方向における各メインＩ／Ｏ線ＭＩＯＴ／ＭＩＯＢの交差部位を、メモリマット１１１の列毎にずらして配置する。

このような構成でも、第１の実施の形態と同様に、各メインワード線ＭＷＤの長さを均等にすることが可能であり、メインワード線ＭＷＤが長くなることで増大する、配線容量や配線抵抗の負荷が全てのメインワード線ＭＷＤで均等になる。そのため、メインワード線ＭＷＤ毎の信号遅延量の差異を低減できる。

なお、図５は、対となるメインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとを１メモリマット１１１おきに交差させる例を示しているが、各メインワード線ＭＷＤの長さを均等にできれば、メインＩ／Ｏ線ＭＩＯＴとＭＩＯＢとは２以上のメモリマット１１おきに交差させてもよい。

１ メモリアレイ
２ Ｘデコーダ・Ｘタイミング生成回路
３ Ｙデコーダ・Ｙタイミング生成回路
４ データ制御回路
５ データラッチ回路
６ 入出力インターフェース
７ 内部ＣＬＫ生成回路
８ 制御信号生成回路
９ ＤＬＬ回路
１０１、１０２、１０３ データ転送用バス
１１１ メモリマット
１１２ メモリマット列
１１３ Ｘ制御回路
１１４ Ｙ制御回路
１１５ サブワードクロス部
ＢＬ ビット線
ＭＣ メモリセル
ＷＬ ワード線

Claims (5)

1. 行方向及び列方向に配列された複数のメモリマットから成るメモリアレイ上で配線される第１の振幅信号が伝送される複数の第１の信号線対と、該第１の信号線対と直交する方向に異なる配線層で配置される、前記第１の振幅信号よりも振幅が大きい第２の振幅信号が伝送される複数の第２の信号線とを有し、
   前記複数の第１の信号線対が、前記メモリマットの列毎に配置され、前記メモリマットの列方向において、それぞれ所定の一定間隔で交差され、
   前記第１の信号線対の交差部位が、前記第２の信号線の配線方向における前記メモリマットの列毎にずらして配置された半導体記憶装置。
2. 前記複数の第１の信号線対のうち、少なくとも２つの第１の信号線対の交差位置が同一である請求項１記載の半導体記憶装置。
3. 前記複数の第１の信号線対が、それぞれ前記メモリマット上で交差された請求項１または２記載の半導体記憶装置。
4. 前記複数の第１の信号線対が、少なくとも１つの前記メモリマットおきに前記メモリマット上でそれぞれ交差された請求項１または２記載の半導体記憶装置。
5. 前記第１の信号線対はメインＩ／Ｏ線であり、前記第２の信号線はメインワード線である請求項１から４のいずれか１項記載の半導体記憶装置。

Images