CN107240410A - 存储器数组结构 - Google Patents

Abstract

本发明公开了一种存储器数组架构包括多个数组区段及多个间隔单元，每一间隔单元是设置于所述数组区段中的两个数组区段之间，且包括：本地写入装置，以根据接收到的写入启用信号及写入数据信号来提供数据信号，所述数据信号用于对所述数组区段中的数组区段的特定存储器组件进行写入操作；本地传感器，以于接收到启动命令及读取启用信号时输出数据信号；及控制逻辑，以提供所述写入启用信号及所述读取启用信号、提供所述写入数据信号至所述本地写入装置、自所述本地传感器接收所述数据信号，及对接收到的所述数据信号进行放大，以提供读取数据信号至连接至输出数据线。

Description

存储器数组结构

技术领域

本发明涉及一种存储器数组感测放大器(array sense amplifier)，尤其是涉及其中的数组连接(array interconnection)以及存储器数组结构，所述存储器数组感测放大器于多个数组区段(array section)之间设置有间隔单元(mini-gap)，所述间隔单元是使用作为本地(local)传感器，以于一数字线(digit line)进行侦测并且传递电荷，并且将电荷传给一主要感测放大器或组件。

背景技术

感测放大器是集成电路(integrated circuits，IC)中不可或缺的组件，标准的存储器数组结构包括多个互相连接的字线以及数字线。储存装置(诸如电容器)是用来将电荷写入存储器数组的存储器组件中，而存取装置(诸如晶体管)是用来进行写入操作以将电荷存入电容器中，并且进行读取操作以读取电容器中的电荷。

为了对一存储器组件写入数据，会先通过一存取装置来启动位于所述存储器组件所在位置的一字线以及数字线，以对所述存储器组件进行隔离。存取装置会开启足够的时间以将特定准位的电荷(例如代表逻辑0或1的电荷)写入储存装置。之后，为了读取储存装置内的数据，存取装置将被再度启动，使得储存装置的电荷能够传送至数字线。由于数字线具有高电容值，储存装置内的电荷将导致数字线中的电压只会有微幅的增加。接着，一感测放大器会用来感测两条数字线之间的电位差，并且通过将其中一条数字线的电压拉高至Vcc以及将另外一条数字线的电压拉低至接地端电压的方式来提供增大的输出。

如上所述，存储器数组需要一给定的区域以使感测放大器操作在规范的噪声以及感测容许值内。本发明的目的在于公开一存储器数组结构，以于降低数字线对数字线噪声(digit-line-to-digit-line noise)的同时提供精确的感测，并且降低感测放大器的整体面积。

发明内容

本发明的一实施例公开了一种存储器数组结构，包括有多个数组区段(arraysection)、多个间隔单元(mini-gap)以及至少一第一主要感测放大器。所述数组区段中每一数组区段包括多个存储器组件，且所述间隔单元中每一间隔单元是设置于所述数组区段中的两个数组区段之间且包括有一本地写入装置、一本地传感器以及一控制逻辑。所述本地写入装置是用于根据接收到的一写入启用信号以及一写入数据信号来提供一数据信号，其中所述数据信号用于对所述数组区段中的一数组区段的一特定存储器组件进行写入操作；所述本地传感器是用于于接收到一启动命令以及一读取启用信号时输出一数据信号；所述控制逻辑是用于提供所述写入启用信号以及所述读取启用信号；所述至少一第一主要感测放大器是用于提供所述写入数据信号至所述本地写入装置、自所述本地传感器接收所述数据信号，以及对接收到的所述数据信号进行放大，以提供一读取数据信号至连接至一外部存储器的输出数据路径。

每一数组区段包括至少两条数字线，以及与所述至少两条数字线相交的多条字线。通过利用形成于所述相交的字线以及数字线的顶部的连接层，可减少用于连接所述间隔单元架构的布局(layout)区域。所述存储器数组结构还包括一第二主要感测放大器，所述第二主要感测放大器连接至所述第一主要感测放大器所连接的相同数字线。所述多任务器于所述至少两条数字线之间进行选取，使得所述第一主要感测放大器以及所述第二主要感测放大器各自耦接至所述两条数字线中不同的数字线。上述多任务连接方式使得所述第一主要感测放大器、第二主要感测放大器以及所述储存单元之间的数字在线的一部分形成并联的电阻路径。

附图说明

图1A是根据本发明一实施例的采用多个间隔单元的存储器数组组件布局(layout)的示意图。

图1B是图1A中的存储器数组的区块连接的示意图(侧视图)。

图2是图1B的间隔单元的一实施例的示意图。

图3是相关技术中根据垂直存取装置技术的一组件接口(cell interface)的示意图。

图4是是根据本发明一实施例的将图2中的间隔单元与图3中的组件接口进行交互连接的示意图。

图5是利用根据本发明一实施例的一电阻并联架构中的数字线的连接的示意图，可套用在图4中的实施例。

其中，附图标记说明如下：

100 存储器数组

110、150 主要感测放大器

115、125、135、145 数组区段

103、113、123、133、143、 间隔单元

153、163

147 本地写入装置

149 本地传感器

180 命令译码/控制逻辑区块

具体实施方式

本发明公开一存储器数组结构，其包括有多个间隔单元，其中所述间隔单元使用作为本地传感器/中继器(repeater)，以提供输出至一主要感测放大器，以及作为储存单元写入期间的本地信号增强(local signal boost)。此外，本发明也公开一种连接方法将上述多个间隔单元整合至一垂直存取装置类型的数组，且本发明还公开具有相同的垂直存取装置类型的一数组中的并联电阻路径的连接方法。

请参考图1A，图1A是本发明的布局的示意图。如图1A所示，存储器数组100包括两个主要感测放大器110、150以及多个数组区段(array section)115、125、135以及145。间隔单元(mini-gap)103、113、123、133、143、153以及163是分别设置于两个组件(诸如两个数组区段)之间，并且提供本地传感器的功能(诸如进行本地读取以及写入操作)。需要注意的是，本实施例以及图式中的感测放大器、数组区段以及间隔单元的数量仅作为举例说明的目的，并不作为对本发明的限制；在实作上，数组区段以及间隔单元的数量会视系统所采用的间隔单元类型来决定，也就是会取决于数组类型的电子特性。

为了对本发明有更好的理解，本实施例采用一阶层数字线(hierarchicaldigital line，HDL)架构，其中所述感测放大器以及间隔单元选择性地耦接至多个数字线对(digit line pair)。虽然间隔单元架构并不一定要耦接至数字线对，但上述连接方法能够减少感测放大器以及间隔单元电路的数量。关于上述连接方法的细节会于后续的段落中详加介绍，需要注意的是，本实施例并不用于限制本发明的范畴，其他的架构也可用来实现本发明的功能。

如图1B所示，间隔单元143由本地写入装置147以及本地传感器149所组成。请再参考图2，图2是根据本发明图1B所示的间隔单元143的一实施例的示意图。在本实施例中，本地写入装置147由具有写入启用信号输入的N型金氧半导体(N-type metal-oxide-semiconductor，NMOS)装置M3来实施，且本地写入装置147耦接于一主要感测放大器与一数字线对之间。本地传感器149由两个N型金氧半导体装置M1、M2所组成，其中N型金氧半导体装置M1耦接于N型金氧半导体装置M3与N型金氧半导体装置M2以及接地端之间。一读取启用信号被提供至N型金氧半导体装置M2的闸极，以进行本地读取操作。在本实施例中，由于采用阶层数字线架构，N型金氧半导体装置M2可以是一全局装置(global device)且N型金氧半导体装置M3可通过上述存取装置来实施。

当启动命令(即读取启用信号)提供至N型金氧半导体装置M2的闸极后，N型金氧半导体装置M1会随的导通，而此时N型金氧半导体装置M3是关闭，这使得数字线与感测放大器之间的连接被中断。在此状态下，N型金氧半导体装置M1可通过其闸极上收到的电荷来感测数字线所传送的电压，并且将结果传至主要感测放大器149。由于N型金氧半导体装置M1会因传来的电荷而有电流变化，并且会放大相关的信号变化，因此主要感测放大器可侦测并且放大电流变化，这可用来表示储存于存储器单元中的电荷。因此N型金氧半导体装置M1不但可降低整体感测放大器所至占用的面积的，还可额外地提供感测功能。

如图1B所示，写入启用信号以及读取启用信号是由命令译码/控制逻辑区块180提供至间隔单元，而控制逻辑的设置是本领域熟知的技术，故不予赘述。此外，预先存在的电路(pre-existing circuitry)会通过感测放大器来传送读取/写入命令以进行数据的接收/传送，其中所述数据是直接地传送至数组或是一间隔单元，或直接地从所述数组或是所述间隔单元接收，所述间隔单元是根据来自感测放大器的写入/读取数据以及来自控制逻辑180的启动信号来产生对应的数据信号。

为了能更有效率地实施上述方法，有需要通过适当的连接方法来维持所述多个间隔单元、数字线以及感测放大器之间的良好连接，细节说明如下。

在一阶层式数字线(HDL)架构中，数字线的许多层(layer)都可设置于一数组中，且垂直存取装置可作为开关来连接至一特定数字线层。请参考图3，图3是根据传统的垂直存取装置技术的一组件接口(cell interface)的示意图，在图3中由上而下依序为：组件层的侧视图(side view at cell level)、连接层的俯视图(top-down view at theconnection level)以及一阶电阻模型(first-order resistance model)图。如图3所示，垂直存取装置是由其侧壁上的字线所构成，连接/组件接口是通过这些存取装置来耦接至数字线。例如，一第一数字线可藉此耦接至一主要感测放大器以及一储存单元，且一第二数字线可被耦接至另一主要感测放大器，如此一来即可分别建立两个不同的电阻路径(resistance path)。

本发明利用这些存取装置作为开关或是多任务器，以选取两条数字线其中一者。通过选择性地耦接至上述第一或第二数字线，感测放大器可连接于两个数字线对，并且根据多任务器的状态来建立并联的电阻路径或是建立个别的电阻路径，以及启用一半的间隔单元上所需的连接。

请参考图4，图4介绍了部份的以上观念，其中图4是是根据本发明一实施例的将图2中的间隔单元与图3中的组件接口进行交互连接的示意图。在图4的顶层连接/组件接口(top layer interconnect/cell interface)，通过主要感测放大器端选择性地启用与第一数字线之间的连接并且停用与第二数字线之间的连接，原先并联的路径会变为各自独立的电阻路径。为了将一特定间隔单元中的一储存单元与一本地传感器进行隔离，开关将会开路，使得工作中的区段中仅有单一的数字线连接至指定的感测放大器。

通过在一HDL架构中提供上述并联方法，可于存储器数组的多个数组区段之间建立多个间隔单元，以作为多个本地传感器，而不需要将多个电路设定为与数字线具有相同的频率或特性(pitch)。这些本地传感器可在电流传递期间(即读取期间)侦测电荷并且将侦测到的电荷传给一主要感测放大器以完成读取操作。由于所述间隔单元能够用来感测电荷，因此使用这些间隔单元可降低感测放大器的整体面积。此外，可用HDL架构中的存取装置来实现所述间隔单元。

请参考图5，图5中描述了工作区段的独立连接，以及公开了无任何间隔单元的电路，其中图5是利用根据本发明一实施例的一电阻并联架构中的数字线的连接的示意图，可套用在图4中的实施例中。从电阻图可看出当有三个或更多的区段时，不在工作状态的区段(inactive section)仍可保持并联。

综上所述，本实施例所采用的并联方法使主要感测放大器得以耦接至多个数字线对，进而降低了数字线耦合噪声以及降低电阻大小。

总结来说，本发明的存储器数组结构可提供精确感测，并且可一并降低数字线对数字线(digit-line-to-digit-line)噪声以及减少感测放大器的整体面积。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (7)

1.一种存储器数组结构，其特征在于，包括有：

多个数组区段，其中所述数组区段中每一数组区段包括多个存储器组件；

多个间隔单元，其中所述间隔单元中每一间隔单元是设置于所述数组区段中的两个数组区段之间且包括有：

一本地写入装置，用于根据接收到的一写入启用信号以及一写入数据信号来提供一数据信号，其中所述数据信号用于对所述数组区段中的一数组区段的一特定存储器组件进行写入操作；以及

一本地传感器，用于于接收到一启动命令以及一读取启用信号时输出一数据信号；

一控制逻辑，用于提供所述写入启用信号以及所述读取启用信号；以及

至少一第一主要感测放大器，用于提供所述写入数据信号至所述本地写入装置、自所述本地传感器接收所述数据信号，以及对接收到的所述数据信号进行放大，以提供一读取数据信号至输出数据线。

2.如请求项1所述的存储器数组结构，其特征在于，所述本地写入装置是由耦接于所述第一主要感测放大器以及一数组区段的一数字线之间的一N型金氧半导体来实施，以及所述本地传感器是由耦接于所述本地写入装置的一第一金氧半导体、耦接于所述第一N型金氧半导体以及接地端之间的一第二N型金氧半导体来实施。

3.如请求项1所述的存储器数组结构，其特征在于，所述存储器数组结构具有一阶层式数字线架构，以及所述本地写入装置是一存取装置。

4.如请求项1所述的存储器数组结构，其特征在于，多个数组区段中每一数组区段包括有：

至少两条数字线；

多条字线，与所述至少两条数字线相交；

一连接层，形成于所述字线以及所述至少两条数字线的上方；以及

至少两个多任务器，用于在所述至少两条数字线之间进行选取；

以及所述存储器数组结构还包括：

一第二主要感测放大器，设置于所述存储器数组相对于所述第一主要感测放大器的一侧；

其中所述多任务器于并联的所述至少两条数字线之间进行选取，使得所述第一主要感测放大器以及所述第二主要感测放大器耦接至不同的数字线，且所述多任务器通过对所述第一主要感测放大器以及所述第二主要感测放大器进行选取而形成不同的电阻路径。

5.如请求项4所述的存储器数组结构，其特征在于，所述第一主要感测放大器以及所述第二主要感测放大器之间具有至少一间隔单元，以及在一读取操作中，所述至少一间隔单元会传送数据至主要感测放大器。

6.如请求项1所述的存储器数组结构，其特征在于，所述第一主要感测放大器是一交叉耦接的感测放大器。

7.如请求项1所述的存储器数组结构，其特征在于，所述本地写入装置是一存取装置。