TWI457934B

TWI457934B - 扭轉的資料線以避免過度抹除之記憶胞結果與正常之記憶胞結果耦合

Info

Publication number: TWI457934B
Application number: TW098139149A
Authority: TW
Inventors: Yung Feng Lin; Kuen Long Chang; Chun Hsiung Hung
Original assignee: Macronix Int Co Ltd
Priority date: 2009-01-22
Filing date: 2009-11-18
Publication date: 2014-10-21
Also published as: US8085611B2; US20100182834A1; US20120063228A1; TW201029010A; US8264900B2; CN101840729B; CN101840729A

Description

扭轉的資料線以避免過度抹除之記憶胞結果與正常之記憶胞結果耦合

本發明係關於一種半導體記憶體，特別是關於一種非揮發快閃記憶體。

非揮發半導體記憶裝置係被設計用來可在電源供應被移除的情況下，仍然可以儲存已程式化之資料。今日經常被使用的非揮發半導體記憶裝置包含唯讀記憶體(ROM)，其通常是在製造時被程式化以儲存一固定的位元樣態，且之後不可以再被程式化。可程式化式唯讀記憶體(PROM)則是一種可程式化記憶裝置，其可以使用可程式化式唯讀記憶體(PROM)程式器進行一次程式化。可抹除可程式唯讀存儲器(EPROM)係可以像可程式化式唯讀記憶體(PROM)進行程式化，但是也可以利用像是紫外線將此記憶體內的所有位元改變為一已知狀態(如：邏輯1)來進行抹除。電性可抹除可程式唯讀記憶體(EEPROM)是與可抹除可程式唯讀存儲器(EPROM)類似，但是可以將所儲存的單一位元以電性進行抹除。一種稱為快閃記憶體的電性可抹除可程式唯讀記憶體(EEPROM)，通常是以區塊方式進行抹除，但是快閃記憶體可以對單一位元進行程式化。

快閃記憶體的一個記憶胞通常可以施加程式化電壓至此裝置的一個終端來進行程式化，其會注入電荷至此記憶胞的電荷捕捉部分，且改變此記憶胞的臨界電壓Vt。當此臨界電壓Vt程式化至兩個可分辨區間之一時，則此稱為單階記憶胞(SLC)的記憶胞可以在其中儲存一位元的資料(如：”0”或”1”)。在一般情況下，通常認為一未程式化(如被抹除的)的單階記憶胞(SLC)所儲存的資料值是”1”。

一個快閃記憶胞可以藉由施加讀取電壓至此裝置的一個終端及偵測一汲極電流的電流階級來進行讀取，因此得到此記憶胞臨界電壓Vt的一個數值。一個抹除或未程式化的記憶胞具有接近0V的臨界電壓Vt，而舉例而言，一個程式化的單階記憶胞可以具有3V的臨界電壓Vt。對於如此的單階記憶胞(SLC)而言，施加一個接近0V的讀取電壓至一未程式化記憶胞可預期得到一個可偵測的汲極電流，其對應所儲存的資料值是”1”。施加相同的讀取電壓至一已程式化記憶胞通常得到一個不可偵測的汲極電流，其對應所儲存的資料值是”0”。

如同上述之單階記憶胞的操作假設一被抹除的記憶胞具有一個接近0V的臨界電壓Vt。但是，一個被抹除的記憶胞理想上具有一個接近0V的臨界電壓Vt，一個記憶胞某些時候會被過度抹除，所以其臨界電壓實際上會是負的。程式化一個過度抹除的記憶胞或許會導致其臨界電壓分布會與一理想階級有偏差，其偏差會在自此記憶體讀取資料時潛在地造成錯誤。

因此，需要對傳統的快閃記憶體讀取過度抹除之記憶胞時所使用之方法與裝置進行改良。

本發明之一目的為根據一實施例提供一種記憶裝置包括一記憶陣列包括複數個區塊，每一個該區塊具有複數條位元線。此實施例包含複數個感測放大器，具有一第一輸入以自該記憶陣列接收一記憶胞信號及一第二輸入以接收一參考信號。此實施例更包含複數條資料線各自耦接成自該記憶陣列中的一第一組位元線傳送記憶胞信號至該第一輸入，以及複數條參考資料線組態為連接該第二輸入至該記憶陣列中的一第二組位元線。

在本發明一實施例中，該第一組係分配在一個或多個第一區塊中，以及該第二組係分配在一個或多個第二區塊中，該第二區塊與該第一區塊不同。

在本發明另一實施例中，該第一組位元線中的位元線安排在複數個不同的區塊中，且該第二組位元線中的位元線分別安排在靠近該第一組位元線中的位元線。

本發明之裝置及方法係在此詳細第描述以解釋其功能，但是必須明白了解的是本發明的申請專利範圍，除了明確表示之外，並不應該解釋為”功能手段”或是”操作步驟”的限制，而是可以在符合法律規定下適用於均等論。

此處所描述的特徵及其組合是包含於本發明的範圍內，只要其組合不是無法相容的話，由說明書文字及實施例中熟習本技藝人士皆能明瞭。此外，除了任何實施例明確排除的技術特徵及其組合之外，亦包含於本發明的範疇。本發明之結構及方法已藉由參考詳述於下之該較佳實施例與例示而揭露的同時。需瞭解的是，該些實施例與例示僅為例示性之用而為非用以限制本發明。本發明係由申請專利範圍所界定。這些和其它目的，特徵，和實施例，會在下列實施方式的章節中搭配圖式被描述。

為進一步說明各實施例，本發明乃提供有圖式。此些圖式乃為本發明揭露內容之一部分，其主要係用以說明實施例，並可配合說明書之相關描述來解釋實施例的運作原理。配合參考這些內容，本領域具有通常知識者應能理解其他可能的實施方式以及本發明之優點。根據某些實施例類似的元件符號通常用來表示類似的元件，但也可以不是如此。即，這些例示是根據某些但並非全部的實施例用來顯示本發明之某些特徵。然而，根據某些實施例，圖中的結構是可以認為按比例繪製，但是在其他的實施例中，這些結構並未按比例繪製。於在後述內容中，乃配合圖式說明可據以實施本發明之各種實施例。其中的方向性術語，如「上」、「下」、「前」、「後」等，均係用以表示圖式中元件的位向。由於實施例中的元件也可用不同位向排列，這些方向性術語只是為了說明上的方便，並不具限制範圍的效果。此外，應了解的是，本發明亦可以其他方式來實施，且其結構或邏輯亦可進行改變或修飾，然此些實施方式仍均屬於本發明之範疇。因此，後述之實施方式並非用以限制本發明，且本發明之範圍應由申請專利範圍之內容決定。

以下之發明說明將參照至特定結構實施例與方法。可以理解的是，本發明之範疇並非限制於特定所揭露之實施例，且本發明可利用其他特徵、元件、方法與實施例進行實施。較佳實施例係被描述以瞭解本發明，而非用以限制本發明之範疇，本發明之範疇係以申請專利範圍定義之。熟習該項技藝者可以根據後續之敘述而瞭解本發明之均等變化。也必須了解的是此處所描述之製程步驟及結構並不是包含完整的製程步驟及結構。本發明可以搭配許多其他常用之不同的積體電路技術來使用，此處僅描述必要之特定製程方式以幫助理解本發明。本發明通常可以操作於半導體裝置及製程的領域。但是為了方便說明，以下的說明僅使用一半導體裝置及相關製程為例子來說明。

現在請參閱圖示，第1圖為本發明實施例一快閃記憶裝置5的一部分方塊圖。此裝置5，其包含一字元線控制電路40，位元線控制電路50及一記憶陣列6，在此範例中其安排為許多標示自1、2、3...的區塊，在圖中分別顯示為10、15、20...。此記憶體5可以使用許多業界所熟知方式之一來進行抹除、程式化及讀取操作，端視記憶體的實際構成而定。通常而言，抹除係以一區塊一區塊的方式進行，而程式化係藉由使用字元線控制電路40經過字元線控制匯流排45與記憶陣列6聯繫以選取記憶陣列6區塊中的一字來進行。當一字被選取了，位元線控制電路50可以經過位元線控制匯流排55將資料傳送至所被選取的字中。

第2圖為根據本發明一實施例記憶陣列6的一區塊(例如區塊一10)一部分的簡要方塊圖，其組態為顯示此記憶陣列6中的一讀取操作。圖中所示的實施例包含mxn的記憶胞7陣列，例示中的記憶胞包含140、145、150、160、165、170、180、185和190。第2圖中的典型記憶胞係顯示於第3圖中，可以包含一n型金氧半場效電晶體，其具有一閘極220、源極225和汲極230。此電晶體的一實施例可包含，舉例而言，一浮動閘極或是其他型態的電荷捕捉結構其合適作為在一記憶胞中儲存電荷。記憶胞的列係由字元線控制電路40所控制，其可以施加電壓至，舉例而言，區塊選擇線一(BSL1)70及一個或多個的m條字元線(WLs)，例示中為WL₁₁ 75、WL₁₂ 80和WL_1m 85。字元線WL₁₁ 75，舉例而言，可以連接至記憶胞140、145和150的電晶體閘極。

記憶胞的行係由位元線控制電路50(第1圖)所控制，其可以包括Y通過電路51經由第一組位元線，例如整體位元線(GBLs)而連接至陣列7，舉例而言，整體位元線(GBLs)可為GBL₁ 95、GBL₂ 100和GBL_n 105。一第二組位元線(未示)也可以連接至Y通過電路51，會在以下對第4圖的描述中詳細說明。第2圖中的這些整體位元線(GBLs)可以經由選擇電晶體(STs)，例示中為STs 120、125和130，連接至區域位元線(LBL)，例示中為LBL₁₁ 200、LBL₁₂ 205和LBL_1n 210。每一選擇電晶體可以包含一閘極端點與區塊選擇線一(BSL1)70連接。每一選擇電晶體可以包含一汲極端點與整體位元線連接，及包含一源極端點與一對應之區域位元線連接。舉例而言，ST 120可以將其汲極端點與整體位元線GBL₁ 95連接，及其源極端點與區域位元線LBL₁₁ 200連接。

放置在此例示陣列7行方向上之記憶胞係藉由其汲極端連接至一區域位元線，其係根據記憶胞所位於的行，而連接在一起。即，電晶體140、160和180的汲極連接至LBL₁₁ 200，而電晶體145、165和185的汲極連接至LBL₁₂ 205，依此類推。此區塊中的所有記憶胞源極係連接至一共同源極線(未示)，其可以在讀取操作時接地。Y通過電路51可以控制介於一區塊(例如區塊10)的整體位元線與感測放大器與決定電路的連接，會在第4圖中更進一步的描述。

當字元線控制電路40施加一選擇電壓(例如一正電壓)至BSL1 70時，此BSL1 70所連接的選擇電晶體會開啟，有效地將區域位元線與其對應的整體位元線連接。舉例而言，ST 120將GBL₁ 95與LBL₁₁ 200連接，ST 125將GBL₂ 100與LBL₁₂ 205連接，依此類推。在此同時，字元線控制電路40通常會施加一解除選擇電壓(例如一負電壓)至其他區塊中的區塊選擇線(未示)，而將此陣列中的其他區塊解除選擇。

自第2圖中的實施例中之區塊10(可為第1圖中的區塊一)讀取資料可以藉由一代表性方法達成，施加一選擇電壓至BSL1 70以選取該區塊、將共同源極線接地(未示)、將其他區塊解除選擇(藉由施加一解除選擇電壓，如一個負電壓至其他區塊的BSL)以及施加讀取偏壓至此陣列7中被選取列之記憶胞。舉例而言，一字元線，如WL₁₁ 75，可以根據此記憶胞列欲被讀取而被選擇。一讀取電壓然後藉由字元線控制電路40施加至所選擇的字元線，而此區塊10中的其他字元線皆可以施加如0V的電壓。位元線控制電路50(第1圖)可以在此同時施加一正讀取電壓至整體位元線，如GBL₁ 95、GBL₂ 100和GBL_n 105。施加此處所描述的電壓，此所選擇列及陣列中每一行的電晶體可以根據他們各自的程式化狀態而通過電流。此即，在一理想狀態下，任一已被程式化之記憶胞不會通過可被偵測之電流，而未被程式化之記憶胞則會通過由如ST 120、125和130所指引的電流至其各自的整體位元線GBL₁ 95、GBL₂ 100和GBL_n 105。位元線控制電路50(第1圖)可以根據整體位元線所觀測到的電流來決定此所選擇列中每一電晶體的程式化狀態。

在現實中，整體位元線的電流或許無法由位元線控制電路50(第1圖)直接量測，但是可以與第4圖中描述的參考電流作比較。此參考電流可以選取比一未程式化記憶胞期望之電流還大，但是比一已程式化記憶胞期望之電流還小。與第2圖結構中一特定整體位元線(如GBL₁ 95、GBL₂ 100和GBL_n 105)的電流比較可以用來決定此陣列中所選擇列一記憶元件的程式化狀態。舉例而言，當施加上述之讀取電壓時，位元線控制電路50(第1圖)可以根據整體位元線GBL₁ 95是否小於參考整體位元線110的電流來決定記憶胞140是否已被程式化。或是相反地，當此例中的電流，如整體位元線GBL₂ 100大於參考整體位元線GBL 110的電流時，則位元線控制電路50(第1圖)會決定記憶胞145是未被程式化的。

本發明裝置的一實施例可以用來決定第2圖陣列7中所選擇列記憶胞的程式化狀態係顯示於第4圖。此實施例包含Y通過電路51，其包括一切換安排適用於連接一記憶陣列(如第1圖中的記憶陣列6)中的選取區塊之整體位元線至資料線(DLs)。在一例示中，此例示實施例中的Y通過電路51將GBL₁ 95與DL₁ 96連接、將GBL₂ 100與DL₂ 101連接、以此類推。此實施例中更包含許多感測放大器310、320、330和340組態為可以在第一(如非反向)輸入端接收資料線(DLs)DL₁ 96、DL₂ 101和DL_n 106各自的電流。這些相同的感測放大器的第二(如反向)輸入端可以接收反應一個或多個參考信號之參考資料位元線的電流。在一實施例中，參考信號是由一參考電流源產生。而在另一實施例中，如第4圖所示，參考信號可以來自一參考胞350。因此，在具有一較大電流於資料線(DLs)輸入而非參考資料線RDL輸入時，感測放大器的輸出可以產生一較大的正輸出以回應此選擇之字元線是未被程式化的記憶胞。相反地，在具有一較小電流於資料線(DLs)輸入而非參考資料線RDL輸入時，感測放大器的輸出可以產生一輸出以回應此選擇之字元線是已被程式化的記憶胞。在其他的實施例中，位元線控制電路50(第1圖)或是Y通過電路51和52(第2圖和第4圖)可以包括結構(例如切換安排)其中一個或多個整體位元線可以選取(被選擇或是連接)為參考整體位元線。在如此的安排中，一第一組位元線(例如整體位元線95、100和105)可以與自一記憶陣列(如第2圖中的記憶陣列7)溝通記憶胞信號至這些感測放大器(例如310、320、330和340)的資料線輸入(例如DLs 96、101、103和106)，且一第二組位元線(例如整體位元線316、326、336和346)可以由第4圖中的參考分配器110共同分配成可以與第一組位元線的阻抗(例如電阻與電容)有效地匹配，因此致能此記憶裝置的讀取速度增加。必須注意的是，第二組位元線並不提供參考信號。特別是，一個或多個切換開關(未示)可以由電晶體或是類似元件實施，舉例而言，至ST 120、125和130，可以被組態為將第二組位元線與電源或是作為整體位元獻相關的記憶胞姐除連接(如開路)。提供及將讀取資料線至整體位元線可以提供一個平衡的電容與電阻負載(如負載匹配或是負載平衡)介於差動感測放大器輸入的一參考端與一感測端之間，因此增加了感測速度。當一整體位元線並未與記憶胞連接時，而是連接至一讀取資料線，此整體位元線可以用來提供一個平衡負載介於差動感測放大器的一參考端與一感測端之間。

第4圖為根據本發明一實施例記憶體讀取裝置的簡要方塊圖。當應用於一積體電路中，一個傳統的佈局，舉例而言，第4圖中的資料線(DL)與參考資料線(RDL)可以如同第5圖一般平行地排列，其是強調這些線佈局上的實際排列方式。舉例而言，DL₁ 96可以與DL₂ 101相對靠近且平行，DL₂ 101可以與DL₃ 103相對靠近且平行，以此類推。類似地，RDL₁ 315可以與RDL₂ 352與相對靠近且平行，RDL₂ 325可以與RDL₃ 335與相對靠近且平行，以此類推。許多不同的其他資料線(DL)與參考資料線(RDL)安排也是可行的，也可以由說明書的教示中得知。舉例而言，資料線(DL)與參考資料線(RDL)可以是交會的或是不交會的，其排列順序也可以與第5圖中的不同，且此資料線可以在單一半導體層上或是穿過多層，其也可以與參考資料線在同一層或不同層。

先前所描述之裝置及方法可以適用於在理想狀況下自已程式化/未程式化記憶胞中讀取資料。然而，在現實中，因為先前的使用狀況，陣列7(第2圖)中的某些記憶胞會變得過度抹除。即，這些記憶胞會因為此陣列重複地抹除而儲存了過多的正電荷。對一過度抹除的記憶胞進行程式化或許會導致此記憶胞的臨界電壓Vt降低，因此在一讀取操作時無法通過合適數目之電流。當一讀取電壓施加於此記憶胞而無法通過電流時會造成對此記憶胞已程式化/未程式化狀態的誤判，因此產生資料讀取錯誤。

習知技藝中所熟知的方法，包含使用行修復和取代感測放大器之輸出結果，以及使用冗餘資訊驅動之額外行方向通過閘極來電性阻擋被過度抹除記憶胞的結果。然而，這些方式是昂貴的且會降低讀取速度。然而，沒有任何習知技藝中所熟知的方法可以防止與過度抹除相關的錯誤：即自過度抹除記憶胞與正常記憶胞間的耦合效應。舉例而言，如同第5圖所顯示的，在一條線上的信號，或許會因為電容效應與另一條線上的信號耦合，而會造成雜訊。特別是，與過度抹除記憶胞相連接的信號線會對鄰近的線產生干擾(如雜訊)。在此圖示中，DL₁ 96係與DL₂ 101靠近且平行地安置。當如此安置時，DL₁ 96係與DL₂ 101之間標示為400的區域或許會產生耦合。類似地，DL₂ 101與DL₃ 103之間標示為410的區域或許會產生耦合。

第6A圖顯示根據本發明一實施例之資料線與參考資料線RDL佈局一部分的示意圖。如圖所示，RDL₁ 315與DL₁ 96係沿著長度為L相對平行的路徑501和502放置，且具有在距離端點約L/2處的一第一交會點405。即，從左至右，RDL₁ 315自一第一路徑501開始而延伸一距離約L/2至該第一交會點405，且繼續至一第二路徑502，而DL₁ 96則是自第二路徑502開始而延伸一距離約L/2至該第一交會點405，且繼續至第一路徑501。此交會點，其可以有效地被安排成RDL₁ 315與DL₁ 96之間的”絞線”方式，可以利用舉例而言，將第一路徑放置在第一半導體層，將第二路徑放置在第二半導體層，其可以較第一半導體層高或低，且在交會點405提供一層次間連接以避免短路。

第6A圖中所顯示的佈局更包含，RDL₂ 325與DL₂ 101其安置在路徑503和路徑504，其係靠近地放置且與路徑501和502平行。即，RDL₂ 325與DL₂ 101其安置在路徑503和路徑504具有大致長度為L，且具有各自在距離端點約L/4處的第二和第三交會點410和420。更精確地說，DL₂ 101是自第三路徑503開始而向右延伸距離約L/4至該第二交會點410，且在第四路徑504上繼續向右延伸距離約L/2至第三交會點420，而最後回到第三路徑503。而RDL₂ 325則是自第四路徑504開始而向右延伸距離約L/4至該第二交會點410，且在第三路徑503繼續向右延伸距離約L/2至第三交會點420，而最後到第四路徑504。

於DL₁ 96、RDL₁ 315、DL₂ 101與RDL₂ 325建立之後，RDL₃ 335自一第五路徑505開始而繼續向右延伸距離約L/2至第四交會點415，且繼續至一第六路徑506，而DL₃ 103則是自第六路徑506開始而繼續向右延伸距離約L/2延伸至第四交會點415，且繼續至第五路徑505。

第6圖所顯示的佈局可以與第5圖所顯示的佈局不同。特別是，第5圖所顯示的佈局中，DL₁ 96係與DL₂ 101之間在400的區域會產生嚴重的耦合(因為兩者很靠近)，而DL₁ 96與RDL₂ 325之間因為RDL₂ 325較DL₂ 101更遠離DL₁ 96的關係僅會有很小或甚至沒有的耦合。因此，舉例而言，假如與DL₂ 101連接之一感測的記憶胞被過度抹除的話，則DL₂ 101會有著相對大的電流，其會對DL₁ 96的電流有著不良影響，因此會對與DL₁ 96相關的決定產生不欲見的影響。然而，第6圖所顯示的佈局中，DL₁ 96與DL₂ 101之間在402區域的耦合可以與而DL₂ 101與RDL₁ 315之間的耦合相匹配，所以DL₂ 101過度抹除的效應可以有效地在差動感測放大器320(第4圖)處抵消。

根據一實施例，其包含4個區塊(如第1圖)，這些佈局中的交會點(如405、410和420)可以對應不同區塊間的邊界。因此，每一個相鄰資料線在四分之一長度(如L/4)所影響，此效應會由對應地參考資料線效應所互補。一個範例顯示於第6B圖，其可以視為第6A圖中方塊圖的標準應用，顯示方塊包括整體位元線(GBL)705，參考整體位元線(RGBL)710，資料線(DL)715，參考資料線(RDL)720和於之前描述的元件及感測放大器725間的互連安排。在此及類似的實施例中，交會點的位置可以根據記憶區塊的位置及數目而定。

一個類似的考量可以用在任何其他的耦合雜訊，例如DL₂ 101與DL₃ 103之間。即，利用第6A圖中的安排，任何來自過度抹除誘發的雜訊，如，DL₂ 101與DL₃ 103在區域408間的耦合可以與DL₂ 101與RDL₃ 335在區域412間的耦合之類似雜訊相匹配。再次強調，感測放大器330的差動作用可以降低或消除出現在感測放大器330之非反向(DL₃ 103)與反向(RDL₃ 335)輸入的雜訊效應，因此改善了根據DL₃ 103上一信號的讀取決定的可靠性。

更盡一步的例示，請參閱第7圖其提供第6A圖中所示的特定實施例600安排之理想狀況示意圖。第7圖的實施例中包括一半導體結構的一上層601及一下層602，其具有資料線及參考資料線安置於其中。在此範例中，參考資料線RDL₁ 315(第6A圖)，其資料線DL₁ 96(第6A圖)構成一配對，包含第一區段315a及第二區段315c，每一層中有一個，此兩個區段是由層間連接器315b所連接。第一區段315a具有一長度為L/2，安置在上層601的第一路徑501。第二區段315c類似地具有一長度為L/2，安置在下層602的第二路徑502。資料線DL₁ 96類似地包含兩個區段，每一區段具有一長度約為L/2，第一區段96a安置在下層602的第二路徑502，與第一區段315a大致平行，而第二區段96c安置在上層601的第一路徑501，與第二區段315c大致平行。資料線DL₁ 96的第一區段96a與第二區段96c是由層間連接器96b所連接。層間連接器351b和96b係位於RDL₁ 315和DL₁ 96的大致中點處。

類似地，由DL₂ 101及RDL₂ 325(第6A圖)所構成的一配對DL/RDL可以根據第6A圖建議的例示來安排。特別是，DL₂ 101可以分割成三個區段，第一區段101a具有長度約為L/4，第二區段101c具有長度約為L/2，第三區段101e具有長度約為L/4。第一區段101a安置在上層601的第三路徑503，第二區段101c安置在下層602的第四路徑504，第三區段101e安置在上層601的第三路徑503。RDL₂ 325的一個佈局可以選取用來與DL₂ 101的佈局互補。即，RDL₂ 325可以分割成三個區段325a、325c和325e，各自具有長度約為L/4、L/2和L/4，且可以安排成與對應的DL₂ 101區段大致平行，但是在半導體結構600相反的層次上。

使用第7圖中所示的安排，例如，在區域402介於RDL₁ 315和DL₁ 96的耦合可以與在區域408的耦合匹配以產生先前在第6A圖中所描述的有利效應。

在某些實施例中，第一組位元線，例如整體位元線95、100和105(第4圖)的一部分，可以安排在第一區塊(例如區塊1，在第1圖中標示為10)及另一部分(未示)可以安排在第二區塊(例如區塊3，在第1圖中標示為20)。第一組位元線可以經由Y通過電路51(第4圖)連接資料線，包括，舉例而言，DL₁ 96、DL₂ 101和DL₃ 103。第二組位元線，其可以靠近第一組位元線中的位元線，可以經由Y通過電路52連接參考資料線，包括，舉例而言，RDL₁ 315、RDL₂ 325和RDL₃ 335。第一組位元線可以安置在靠近第二組位元線。舉例而言，第二組位元線中的每一條位元線可以靠近第一組位元線中的一位元線。此資料線可以自第一組位元線中溝通記憶胞信號至例示感測放大器310、320和330的第一輸入。此參考資料線可以自參考(如第4圖中的參考胞350)溝通一參考信號至相同例示感測放大器310、320和330的第二輸入。通常而言，一資料線與一第一位元線連接，且一對應的參考資料線與一第二位元線連接，以提供與第一位元線至少大致的阻抗匹配。由資料線與一第一位元線構成的連接可以與由參考資料線與一第二位元線構成的連接具有大致相同的長度。在某些實施例中，感測放大器的第一與第二輸入可以被交換，有效地將DL輸入當作RDL輸入來操作或反之亦然。在一改良的實施例中，參考胞350(第4圖)或參考電流源可以與感測放大器310、320、330和340(第4圖)的第一或第二輸入的一者連接。

雖然本發明係已參照實施例來加以描述，然本發明創作並未受限於其詳細描述內容。替換方式及修改樣式係已於先前描述中所建議，且其他替換方式及修改樣式將為熟習此項技藝之人士所思及。特別是，所有具有實質上相同於本發明之構件結合而達成與本發明實質上相同結果者，皆不脫離本發明之精神範疇。因此，所有此等替換方式及修改樣式係意欲落在本發明於隨附申請專利範圍及其均等物所界定的範疇之中。

5．．．快閃記憶裝置

6．．．記憶陣列

7．．．陣列

10、15、20．．．區塊

36．．．其他區塊

40．．．字元線控制電路

45．．．字元線控制匯流排

50．．．位元線控制電路

51、52．．．Y通過電路

55．．．位元線控制匯流排

70．．．區塊選擇線一(BSL1)

75、80、85．．．字元線

95、100、102、105．．．整體位元線

96、101、103、106、715．．．資料線

110、710．．．參考整體位元線

120、125、130．．．選擇電晶體(STs)

140、145、150、160、165、170、180、185、190．．．記憶胞

200、205、210．．．區域位元線

215．．．參考位元線

220．．．閘極

225．．．源極

230．．．汲極

310、320、330、340、725．．．感測放大器

315、325、335、345、720．．．參考資料線

316、326、336、346、705．．．整體位元線

350．．．參考記憶胞

第1圖為本發明實施例一快閃記憶裝置的一部分方塊圖。

第2圖為根據本發明第1圖一實施例記憶陣列的一區塊一部分的簡要方塊圖。

第3圖為顯示於第2圖中的記憶陣列一部分之典型記憶胞的示意圖。

第4圖顯示本發明裝置的一實施例可以用來決定第2圖陣列中所選擇列記憶胞的程式化狀態之電路方塊圖。

第5圖顯示一快閃記憶裝置資料線一部分的示意圖，其特別強調這些資料線的距離與佈局。

第6A圖顯示根據本發明一實施例之資料線與參考資料線佈局一部分的示意圖。

第6B圖顯示第6A圖例示之佈局排列的另一示意圖。

第7圖係提供第6A圖中所示的特定實施例於兩個半導體層上之示意圖。

51、52．．．Y通過電路

95、100、102、105．．．整體位元線

96、101、103、106．．．資料線

110．．．參考整體位元線

310、320、330、340．．．感測放大器

315、325、335、345．．．參考信號線

316、326、336、346．．．整體位元線

350．．．參考胞

Claims

一種記憶裝置，包括：一記憶陣列包括複數個區塊，每一個該區塊具有複數條位元線；複數個感測放大器，具有一第一輸入以自該記憶陣列接收一記憶胞信號及一第二輸入以接收一參考信號；複數條資料線，各自耦接成自該記憶陣列中的一第一組位元線傳送記憶胞信號至該第一輸入；以及複數條參考資料線，設定成連接該第二輸入至該記憶陣列中的一第二組位元線；其中該第二輸入經由與該等複數條參考資料線不同的一路徑接收該參考信號。
如申請專利範圍第1項所述之記憶裝置，其中：該第一組位元線係分配在一個或多個第一區塊中；以及該第二組位元線係分配在一個或多個第二區塊中，該第二區塊與該第一區塊不同。
如申請專利範圍第1項所述之記憶裝置，其中該第一組位元線中的位元線安排在複數個不同的區塊中，且該第二組位元線中的位元線分別安排在靠近該第一組位元線中的位元線。
如申請專利範圍第1項所述之記憶裝置，其中該第二組位元線中的每一條位元線是位於靠近該第一組位元線中的一位元線。
如申請專利範圍第1項所述之記憶裝置，更包含一個或多個切換開關，組態成該第二組位元線中的每一條位元線與其相關的記憶胞解除連接。
如申請專利範圍第1項所述之記憶裝置，其中：該複數條資料線與該第一組位元線連接；該複數條參考資料線與該第二組位元線連接；以及主要包含一資料線和其連接的位元線之一長度係與主要包含一參考資料線和其連接的位元線之一長度大致相同。
如申請專利範圍第1項所述之記憶裝置，其中該參考信號包含來自一個或多個參考胞的一個或多個信號。
如申請專利範圍第1項所述之記憶裝置，其中該參考信號包含來自一個或多個參考電流源的一個或多個信號。
如申請專利範圍第1項所述之記憶裝置，其中：一資料線與一第一位元線連接；一參考資料線與一第二位元線連接；以及主要包含該資料線和其連接的該第一位元線之一長度係與主要包含該參考資料線和其連接的該第二位元線之一長度大致相同。
一種記憶裝置，包括：一記憶陣列包括複數個區塊，每一個該區塊具有複數條位元線；一感測放大器，具有一第一輸入以自該記憶陣列接收一記憶胞信號及一第二輸入以接收一參考信號；一資料線，以自該記憶陣列中的一第一位元線傳送記憶胞信號至該第一輸入；以及一參考資料線，連接該第二輸入與該記憶陣列中的一第二位元線；一第一對資料線包括一第一部份起始於一第一路徑，並延伸至一第一交叉點，以及一第二部分起始於該第一交叉點並延伸在一第二路徑上，該第一與第二部分被連結於該第一交叉點；以及一第一對參考資料線包括一第三部分起始於該第二路徑並延伸至該第一交叉點，以及一第四部份起始於該第一交叉點並延伸在該第一路徑上，該第三與第四部份被連結於該第一交叉點。
如申請專利範圍第10項所述之記憶裝置，更包含：複數個感測放大器，具有各自的第一輸入及第二輸入；複數條資料線，以自該記憶陣列中的複數條位元線傳送複數個記憶胞信號至複數個該第一輸入；以及複數條參考資料線，組態為致能一個或多個參考信號與複數個該第二輸入溝通。
如申請專利範圍第11項所述之記憶裝置，其中：每一條該資料線與該參考資料線之一對應；每一條該資料線與對應的該參考資料線構成一配對；以及每一組之該資料線與參考資料線係放置在名義上相平行的路徑上且具有一第一交會點。
如申請專利範圍第11項所述之記憶裝置，其中：一第一配對中的該資料線包含一第一區段，其自一第一路徑開始而延伸至該第一交會點，及一第二區段，其自該第一交會點開始而延伸至一第二路徑，該第一區段及該第二區段在該第一交會點相遇；一第一配對中的參考資料線包含一第三區段，其自該第二路徑開始而延伸至該第一交會點，及一第四區段，其自該第一交會點開始而延伸至該第一路徑，該第三區段及該第四區段在該第一交會點相遇；藉此，一因一第二配對中的一資料線所產生且耦合至該第一配對中的該資料線及該參考資料線的雜訊效應，將在一差動放大器的一輸出處被減少。
如申請專利範圍第13項所述之記憶裝置，其中該雜訊係由該記憶裝置中至少一過度抹除的記憶胞所導致。
如申請專利範圍第11項所述之記憶裝置，其中成對之該資料線與參考資料線具有至少一個交會點。
如申請專利範圍第15項所述之記憶裝置，其中成對之資料線與參考資料線各包含一定數目的區段，此區段數等於交會點數加一。
如申請專利範圍第15項所述之記憶裝置，其中該資料線與參考資料線係對稱的安排，俾在差動放大器輸出時，消除一因一連接至一第二資料線的過度抹除記憶胞所產生於一第一資料線上的雜訊。
一種記憶裝置，包括：複數個記憶胞；複數個感測放大器，具有反向及非反向輸入，該感測放大器的輸出係回應在該反向及非反向輸入信號之間的一差值；複數條資料線，組態為根據該記憶胞的記憶狀態傳輸資料信號至該反向及非反向輸入之一；以及複數條參考資料線，組態為與該反向及非反向輸入之另一者溝通；以及其中該資料線與該參考資料線成對排列，使得一第一配對中的一資料線產生的干擾其耦合至一第二配對中的一資料線，與耦合至該第二配對中的一參考資料線的干擾互相匹配，藉此，該干擾效應對一差動放大器的一輸出影響被減少；以及其它反向或非反向輸入經由與該等複數條參考資料線不同的一路徑接收一參考信號。
如申請專利範圍第18項所述之記憶裝置，其中一第一配對中的該資料線與參考資料線係對稱的安排以將該第一配對中的該資料線自該第二配對中的一資料線耦合產生的干擾，與該第一配對中的該參考資料線的類似干擾互相匹配。
如申請專利範圍第18項所述之記憶裝置，其中成對之該資料線與參考資料線係大致平行地安置且具有至少一個交會點。
如申請專利範圍第18項所述之記憶裝置，其中該等參考資料線組態成能使一個或多個參考資料與該反向及非反向輸入兩者之另一者相通。