CN115497538A - 半导体存储装置 - Google Patents

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CN115497538A CN202210655458.5A CN202210655458A CN115497538A CN 115497538 A CN115497538 A CN 115497538A CN 202210655458 A CN202210655458 A CN 202210655458A CN 115497538 A CN115497538 A CN 115497538A
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Abstract

本发明提供一种半导体存储装置，实现高集成化且改善了可靠性。本发明的闪速存储器的位线选择电路(100)在位线(BL0～BL3)的列方向含有晶体管(BLSeO、BLSeE、BLSoO、BLSoE)，经由这些晶体管来选择由偶数位线(BL0)与奇数位线(BL3)所构成的位线对，将与所选择的位线对邻接的位线(BL1、BL2)设为非选择的位线对，且将所选择的位线对(BL0、BL3)经由输出节点(BLS0、BLS1)连接于页面缓冲器/感测电路。

Description

半导体存储装置
技术领域
本发明涉及一种半导体存储装置，尤其涉及一种与非型闪速存储器的位线选择方式。
背景技术
于NAND型闪速存储器中，在进行页的读出或编程时，为了抑制位线间的电容耦合所致的噪声，而使一个字线分偶数页与奇数页运行。例如，在进行偶数页的读出时将奇数页接地，在进行奇数页的读出将偶数页接地，而且，在进行偶数页的编程时禁止奇数页的编程，在进行奇数页的编程时禁止偶数页的编程(例如日本专利特开2013-021202号公报)。
图1显示习知的NAND型闪速存储器的页面缓冲器/感测电路与位线选择电路的连接关系。存储器单元阵列的8个NAND字符串(未示出)分别连接于位线BL0、位线BL1、…位线BL7(此处例示八个位线)，这些位线经由位线选择电路10而连接至页面缓冲器/感测电路20。位线BL0、位线BL2、位线BL4、位线BL6为偶数位线，位线BL1、位线BL3、位线BL5、位线BL7为奇数位线，存储器单元阵列的一个字线包含偶数页和奇数页。
位线选择电路10经由节点BLS0、节点BLS1、节点BLS2、节点BLS3而连接至页面缓冲器/感测电路20。两相邻的一对偶数位线与奇数位线共享这些节点BLS0、节点BLS1、节点BLS2、节点BLS3的其中一者。位线选择电路10包含用于选择偶数位线的晶体管及用于选择奇数位线的晶体管，用于选择偶数位线的晶体管的各栅极连接至选择栅极线BLSE，用于选择奇数位线的晶体管的各栅极连接至选择栅极线BLSO。为方便起见，将连接至选择栅极线BLSE的晶体管称为BLSE晶体管，将连接至选择栅极线BLSO的晶体管称为BLSO晶体管。此外，虽然图1中未示出，但位线选择电路10包含用于将非选择位线连接于假想电源VIRPWR(于读出动作时为接地电位GND)的晶体管。
页面缓冲器/感测电路20包含为了切换一对位线的连接或非连接且分别连接至栅极线BLCN、/BLCN的多个晶体管、用于在位线生成箝位电压且分别连接至栅极线BLCLAMP、/BLCLAMP的多个晶体管、多个感测放大器SA以及分别保持由这些感测放大器SA所感测到的数据的锁存器LT0、锁存器LT1、锁存器LT2、锁存器LT3，以交替地进行偶数位线的感测与奇数位线的感测。
随着闪速存储器的高集成化，位线选择电路的小型化成为重要课题之一。通过在存储器单元阵列内形成位线选择电路，从而可实现位线选择电路的小型化，但如以往那样交替感测偶数位线与奇数位线的方式无法忽视存储器单元间的浮栅(Floating Gate，FG)耦合或位线间的耦合的影响。
发明内容
本发明提供一种半导体存储装置，以解决此种以往的课题，并实现高集成化且改善可靠性。
本发明的半导体存储装置包含：存储器单元阵列，包含多个NAND字符串及位线选择电路，所述多个NAND字符串分别连接于多个位线；以及页面缓冲器/感测电路，连接于所述位线选择电路，其中，所述位线选择电路被配置为选择由一条偶数位线与一条奇数位线所构成的位线对，将与所选择的位线对邻接位线对设为非选择的位线对，且将所述所选择的位线对经由所述位线选择电路的输出节点连接至所述页面缓冲器/感测电路。
根据本发明，可通过在存储器单元阵列内配置位线选择电路从而实现半导体存储装置的高集成化。进而，位线选择电路选择或非选择由一条偶数位线与一条奇数位线所构成的位线对，通过邻接的非选择位线对来屏蔽选择位线对的其中一个位线，通过邻接的非选择位线对来屏蔽选择位线对的另一个位线，且使非选择的两条位线介于选择位线对与选择位线对之间，由此减轻存储器单元的FG耦合或位线间的耦合的影响。
附图说明
图1为表示习知的NAND型闪速存储器的页面缓冲器/感测电路及位线选择电路的图。
图2为表示习知的位线选择电路的结构的图。
图3为习知的位线选择电路的平面图。
图4A及图4B分别为图3所示的位线选择电路的A-A线截面及B-B线截面图。
图5为本发明的第一实施例的NAND型闪速存储器的位线选择电路的电路图。
图6A及图6B为表示由第一实施例的位线选择电路所选择的奇数组与偶数组的关系的表。
图7A为例示假想电源与位线的连接关系的表，图7B为例示节点BLS与位线的连接关系的表。
图8A为第一实施例的位线选择电路的平面图，图8B为表示有源区及多晶硅栅极的平面图。
图9A为表示图8A的下部配线层M0的平面图，图9B为表示图8A的上部配线层M1的平面图。
图10为图8A的位线BL0延伸的方向的截面图及位线BL1延伸的方向的截面图。
图11为本发明的第二实施例的位线选择电路的电路图。
图12A及图12B为第二实施例的位线选择电路的平面图。
图13为图11的位线BL0延伸的方向的截面图及位线BL1延伸的方向的截面图。
图14为表示本发明的实施例的闪速存储器的概略框图。
[符号的说明]
10：位线选择电路
20：页面缓冲器/感测电路
100、100A：位线选择电路
200：闪速存储器
210：存储器单元阵列
220：输入输出电路
230：ECC电路
240：地址寄存器
250：控制器
260：字线选择电路
270：页面缓冲器/感测电路
280：列选择电路
AA：有源区
Ax：行地址信息
Ay：列地址信息
BC0、C1：接点
BL0～BL7、BLeE、BLeO、BLoE、BLoO：位线
BLCN、/BLCN、BLCLAMP、/BLCLAMP：栅极线
BLS0～BLS3：节点(输出节点、电极图案)
BLSE、BLSO、BLSeE、BLSeO、BLSoE、BLSoO、YBLE、YBLO、YBLeE、YBLeO、YBLoE、YBLoO：选择栅极线
LT0～LT3：锁存器
M0、M1：金属层
Q0～Q5：中继电极图案
SA：感测放大器
VIRPWR、VIRPWR_0、VIRPWR_1、VIRPWR_2：假想电源
Vers：抹除电压
Vpass：通道电压
Vpgm：写入电压
Vread：读出通道电压
具体实施方式
参照附图对本发明的实施方式进行详细说明。本发明的半导体存储装置包含NAND型闪速存储器或嵌埋此种闪速存储器的微处理器(、微控制器、逻辑器件、特殊应用集成电路、对图像或声音进行处理的处理器、对无线信号等信号进行处理的处理器等。此外，附图中为了容易地理解发明而进行强调，应注意未必与实际元件的比例相同。
接下来，对本发明的实施例进行详细说明。本实施例的NAND型闪速存储器为了实现位线选择电路的小型化，在存储器单元阵列内形成位线选择电路，使位线选择电路的位线的间距或有源区的间距与存储器单元阵列相同。进而，本实施例的位线选择电路采用位线对感测方式，不像以往那样选择偶数位线或奇数位线，而是以对来选择偶数位线与奇数位线，将与所选择的位线对邻接的位线对设为非选择，以非选择位线对来屏蔽选择位线对的各位线，由此抑制读出时的噪声，另一方面，使非选择的两个位线介于选择位线对与选择位线对之间，由此减轻存储器单元的FG耦合及位线间耦合的影响，提高存储器操作的可靠性。
而且，页面缓冲器/感测电路理想的是为了进一步降低位线间的耦合的影响而使用电流感测方式。在感测电路为电压检测型的情况下，在为了检测位线的经放电的电位而使其中一个位线的电位不变化且使另一个位线放电时，可能产生下述问题，即：因位线间的电容耦合而难以使另一个位线的电位放电，无法通过感测电路迅速且准确地检测位线的电位。在感测电路为电流检测型的情况下，不检测位线的电位，因而与电压检测型相比较不受位线间的电容耦合的影响。电流检测型的感测放大器例如测定分流电阻的两端的电压。
图2例示习知的位线选择电路的一部分，用以表示选择偶数位线时的晶体管动作状态。当选择偶数位线BL0、BL2时，BLSE晶体管接通，且BLSO晶体管断开，使偶数位线BL0连接于通向页面缓冲器/感测电路的输出节点BLS0，偶数位线BL2连接于输出节点BLS1。另一方面，YBLO晶体管接通，且YBLE晶体管断开，使奇数位线BL1、BL3连接于假想电源VIRPWR(读出时为GND)。在选择奇数位线BL1、BL3的情况下，晶体管的通/断与上文所述相反。
图3表示图2的位线选择电路的平面图，图4A及图4B表示图3的位线选择电路的A-A线截面及B-B线截面。各晶体管(包含虚拟晶体管)的栅极包含多晶硅层，输出节点BLS0、输出节点BLS1、位线BL0至位线BL3包含金属层M1。BC0为有源区AA与接点C1之间的接点，接点C1为接点BC0与位线BL之间的接点。此处，省略示出有源区AA的源极/漏极。
接下来，对本实施例的位线选择电路进行说明。于习知的位线选择电路中，接点BC0、接点C1配置成二位线的间距，仅金属层M1用于配线，且一次选择所有的偶数位线或所有的奇数位线。所述结构无法适用于选择偶数位线及与其邻接的奇数位线作为一对(即位线对)的感测方式。
本实施例中，在存储器单元阵列内形成位线选择电路，实现闪速存储器的高集成化。在本实施例的位线选择电路中，两相邻的位线共享通向页面缓冲器/感测电路的输出节点，且选择由一条偶数位线与一条奇数位线所构成的位线对。为了选择位线对，于一实施例中可以4BL间距(四位线的间隔)配置接点BC0及接点C1。然而，为了简化工艺，在另一实施例中，接点BC0是与以往同样地以2BL间距配置，仅接点C1是以4BL间距形成。在以2BL间距形成的接点BC0中，通过设为在一半不配置接点C1而仅使有源区AA与下层的金属层(M0)连接的状态，从而能以由一条偶数位线与一条奇数位线所构成的位线对进行选择。而且，与习知的位线选择电路不同，本实施例的位线选择电路使用多层配线结构，其包含较金属层M1更靠下层的金属层M0。
图5表示第一实施例的位线选择电路的一部分，此处例示四个位线BL0至BL3。图6A例示位线BL0至位线BL7，表示选择奇数组作为位线的对时的、各位线的状态，图6B表示选择偶数组作为位线的对时的、各位线的状态。此处，为了方便说明，将BL0、BL3、BL4、BL7定义为奇数组，将BL1、BL2、BL5、BL6定义为偶数组。此外，关于开头的位线BL0，不进行位线对的选择或非选择，而是设为单一位线的选择或非选择，但此为一例，也能以位线BL0、位线BL1为位线对而设为选择或非选择。而且，以连续的四个位线作为一个单位，将各位线从左往右定义为BLeO、BLeE、BLoE、BLoO。由此，选择奇数组的情况下，选择位线BLeO、位线BLoO作为读出对象，选择偶数组的情况下，选择BLeE、BLoE作为读出对象。
如图6A所示，当选择奇数组时，位线BLeO、位线BLoO连接于通向页面缓冲器/感测电路的输出节点。即，位线BL0连接于输出节点BLS0，位线BL3连接于输出节点BLS1，位线BL4连接于输出节点BLS2，位线BL7连接于输出节点BLS3。另一方面，非选择的位线BLeE、位线BLoE连接于假想电源VIRPWR(读出动作时为GND)。
而且，如图6B所示，当选择偶数组时，位线BLeE、位线BLoE连接于通向页面缓冲器/感测电路的输出节点。即，位线BL1连接于输出节点BLS0，位线BL2连接于输出节点BLS1，位线BL5连接于输出节点BLS2，位线BL6连接于输出节点BLS3。非选择的位线BLeO、位线BLoO连接于假想电源VIRPWR。
如图5所示，本实施例的位线选择电路100包含：N型金属氧化物半导体(Negativechannel-Metal-Oxide-Semiconductor，NMOS)型的BLSeO晶体管、BLSeE晶体管、BLSoO晶体管、BLSoE晶体管，用于将位线BLeO、位线BLeE、位线BLoE、位线BLoO分别连接至对应的输出节点BLS0、输出节点BLS1。位线BLeO、位线BLeE、位线BLoE、位线BLoO分别沿列方向延伸，以与这些位线的间距对应的方式，沿列方向串联地配置BLSeO晶体管、BLSeE晶体管、BLSoO晶体管、BLSoE晶体管。这些BLSeO晶体管的栅极是共同地连接至沿行方向延伸的选择栅极线BLSeO，这些BLSeE晶体管的栅极是共同地连接沿行方向延伸的选择栅极线BLSeE，这些BLSoO晶体管的栅极是共同地连接至沿行方向延伸的选择栅极线BLSoO，这些BLSoE晶体管的栅极是共同地连接沿行方向延伸的选择栅极线BLSoE。
BLSeO晶体管的其中一个扩散区域电连接于位线BLeO，另一个扩散区域电连接于输出节点BLS0，BLSeE晶体管的其中一个扩散区域电连接于位线BLeOE，另一个扩散区域电连接于输出节点BLS0。而且，BLSoE晶体管的其中一个扩散区域电连接于位线BLoE，另一个扩散区域电连接于输出节点BLS1，BLSoO晶体管的其中一个扩散区域电连接于位线BLoO，另一个扩散区域电连接于输出节点BLS1。
此处，作为选择奇数组的示例，将BLSeO晶体管、BLSoO晶体管接通，使位线BLeO、位线BLoO分别连接至输出节点BLS0、BLS1。将BLSeE晶体管、BLSoE晶体管断开，使位线BLeE、位线BLoE与输出节点BLS0、输出节点BLS1隔离。
而且，位线选择电路100还包含：NMOS型的YBLeO晶体管、YBLoE晶体管、YBLeE晶体管、YBLoO晶体管，用于将位线BLeO、位线BLeE、位线BLoE、位线BLoO分别连接至假想电源VIRPWR_0、假想电源VIRPWR_1、假想电源VIRPWR_2(将假想电源统称时称为VIRPWR)。YBLeO晶体管、YBLoE晶体管、YBLeE晶体管、YBLoO晶体管以与各位线对应的方式沿列方向串联配置。详细来说，在假想电源VIRPWR_0与假想电源VIRPWR_1之间串联地配置YBLeO晶体管、YBLoE晶体管，在假想电源VIRPWR_1与假想电源VIRPWR_2之间串联地配置YBLeE晶体管、YBLoO晶体管。这些YBLeO晶体管的栅极是共同地连接至沿行方向延伸的选择栅极线YBLeO，这些YBLoE晶体管的栅极是共同地连接至沿行方向延伸的选择栅极线YBLoE，这些YBLeE晶体管的栅极是共同地连接沿行方向延伸的选择栅极线YBLeE，这些YBLoO晶体管的栅极是共同地连接沿行方向延伸的选择栅极线YBLoO。
此处，作为选择奇数组的示例，将YBLeE晶体管、YBLoE晶体管接通，使位线BLeE、位线BLoE分别连接于假想电源VIRPWR。将YBLeO晶体管、YBLoO晶体管断开，使位线BLeO、位线BLoO与假想电源VIRPWR分离。
图7A中表示选择了奇数组或偶数组时的YBLeO晶体管、YBLoE晶体管、YBLeE晶体管、YBLoO晶体管的动作状态，图7B中表示选择了奇数组或偶数组时的BLSeO晶体管、BLSeE晶体管、BLSoO晶体管、BLSoE晶体管的动作状态。有关位线选择电路100的YBLeO晶体管、YBLoE晶体管、YBLeE晶体管、YBLoO晶体管、BLSeO晶体管、BLSeE晶体管、BLSoO晶体管、BLSoE晶体管的动作，分别由未示出的列选择电路的选择栅极线YBLeO、选择栅极线YBLoE、选择栅极线YBLeE、选择栅极线YBLoO、选择栅极线BLSeO、选择栅极线BLSeE、选择栅极线BLSoO、选择栅极线BLSoE进行控制。此外，位线选择电路100考虑布局等而在BLSeO晶体管与YBLoO晶体管之间、或邻接于BLSoE晶体管的位置配置虚拟晶体管。虚拟晶体管通常为断开状态。
图8A表示本实施例的位线选择电路的一部分的平面图，此处例示位线BL0～BL7。图8B显示金属层M1的布局，图9A显示金属层M0的布局，图9B显示扩散区域及多晶硅层的布局，图10为图8A的位线BL0及位线BL1的列方向的截面图。BC0为有源区AA与接点C1之间的接点，C1为接点BC0与位线BL之间的接点，接点BC0及接点C1包含导电材料。金属层M0、金属层M1也可为其他导电材料。
如图8B所示，金属层M1形成沿列方向延伸的位线BL0至位线BL7，并且形成输出节点BLS0至输出节点BLS3的电极图案。位线BL0至位线BL7，经由接点C1及接点BC0而电连接于对应的晶体管的扩散区域。输出节点BLS0、BLS2分别沿位线BL0、位线BL4的列方向延伸，且经由接点C1而连接于下层的金属层M0，接着经由金属层M0正下方的接点BC0而电连接至BLSoE晶体管的其中一个扩散区域。输出节点BLS1的电极图案沿位线BL2、位线BL3的列方向延伸，经由接点C1及接点BC0而连接于位线BL2的BLSoE晶体管的扩散区域及位线BL3的BLSoE晶体管的扩散区域。而且，输出节点BLS3的电极图案沿位线BL6、位线BL7的列方向延伸，且经由接点C1、接点BC0而连接于位线BL6的BLSoE晶体管的扩散区域及位线BL7的BLSoE晶体管的扩散区域。
如图9A所示，金属层M0形成沿位线BL0、位线BL1及位线BL4、位线BL5的列方向分别延伸的弯曲的中继电极图案Q0、中继电极图案Q1。中继电极图案Q0、中继电极图案Q1经由接点C1而分别连接至位线BL0、位线BL4，进而经由接点BC0而电连接于对应的晶体管的扩散区域。中继电极图案Q0可使位线BL0、位线BL1共同地连接于输出节点BLS0的电极图案，中继电极图案Q1可使位线BL4、位线BL5共同地连接于输出节点BLS2的电极图案。金属层M0还形成沿行方向延伸的假想电源VIRPWR的电极图案，并且形成接点C1与接点BC0之间的中继电极图案。
如图9B所示，以与位线BL0至位线BL7对应的方式沿列方向形成有源区AA。而且，以横穿有源区AA的方式，沿行方向形成包含多晶硅层的各晶体管的栅极电极。此外，此处并未示出用以形成晶体管的源极/漏极的扩散区域，但沿列方向邻接的晶体管的扩散区域可共同地形成。
如图9A所示，BLSeO晶体管、BLSeE晶体管、BLSoO晶体管、BLSoE晶体管的接点BC0是以2BL间距形成，但通过使用中继电极图案Q0、Q1，从而在接点BC0的一半以4BL间距形成接点C1，实现工艺的简化。这样，根据本实施例，通过在存储器单元阵列内配置位线选择电路100，从而可实现闪速存储器的小型化、高集成化。进而，利用邻接的非选择位线对将选择位线对的各位线屏蔽于接地电位GND，并使非选择位线对的两个位线介于选择位线对与选择位线对之间，从而抑制读出噪声，抑制存储器单元的FG耦合或位线间的耦合的影响。
接下来，对本发明的第二实施例的位线选择电路进行说明。于第一实施例中，将金属层M0用作位线的连接配线(即中继电极图案Q0、中继电极图案Q1)，但有可能中继电极图案Q0、中继电极图案Q1的形状视接点BC0与金属层M0的连接而变化，在微细间距下产生金属层M0的短路等问题。因此，第二实施例在不使用接点BC0与金属层M0的连接的情况下，可选择偶数位线与奇数位线的对。
图11表示第二实施例的位线选择电路的一部分，此处例示四个位线BL0至BL3。于第二实施例的位线选择电路100A中，将YBLeO晶体管与YBLeE晶体管之间的扩散区域共同地连接至沿行方向延伸的假想电源VIRPWR_0，位线BLeO连接于YBLeO晶体管的另一个扩散区域，位线BLeE连接于YBLeE晶体管的另一个扩散区域，而且，将YBLoE晶体管与YBLoE晶体管之间的扩散区域共同地连接至沿行方向延伸的假想电源VIRPWR_1，位线BLoE连接于晶体管YBLoE的另一个扩散区域，位线BLoO连接于晶体管YBLoO的另一个扩散区域。由此，与第一实施例的位线选择电路100时相比，减少假想电源VIRPWR的配线数。
而且，输出节点BLS0由偶数位线BL0(BLeO)、BL2(BLeE)共享，输出节点BLS1由奇数位线BL1(BLoE)、BL3(BLoO)共享。图例表示选择奇数组的情况，位线BLoE、位线BleE分别连接于假想电源VIRPWR_0、假想电源VIRPWR_1，位线BLeO连接于输出节点BLS0，位线BLoO连接于输出节点BLS1。
图12A及图12B表示第二实施例的位线选择电路的平面图，此处，例示位线BL0至位线BL7。图13为图12A及图12B的位线BL0及位线BL1的列方向的截面图。
如图12A、图12B所示，金属层M1形成沿列方向延伸的位线BL0至位线BL7，并且形成输出节点BLS0至输出节点BLS3的电极图案。输出节点BLS0、BLS3的电极图案经由接点C1而分别连接于金属层M0的中继电极图案Q3、中继电极图案Q4，中继电极图案Q3经由接点C1而连接于位线BL0、位线BL2，中继电极图案Q4经由接点C1而连接于位线BL4、位线BL6。位线BL0、位线BL4经由接点C1及接点BC0而连接于晶体管BLSeO的其中一个扩散区域，位线BL2、位线BL6经由接点C1及接点BC0而连接于晶体管BLSeE的其中一个扩散区域。
输出节点BLS1的电极图案经由接点C1及接点BC0而连接于位线BL1及位线BL3，输出节点BLS3的电极图案经由接点C1及接点BC0而连接于位线BL5及位线BL7。位线BL1、位线BL5连接至晶体管BLSoE的其中一个扩散区域，位线BL3、位线BL7连接至晶体管BLSoO的其中一个扩散区域。
金属层M0形成用于将输出节点BLS0、BLS2的电极图案连接于偶数位线BL0、BL2、BL4、BL6的中继电极图案Q3、中继电极图案Q4，并且形成多个中继电极图案Q5用以中继经分断的奇数位线BL1、BL3、BL5、BL7。通过分断位线，从而将位线的一部分用作配线。
可通过此种结构来避免接点BC0与金属层M0的连接，尽力防止因将接点BC0与金属层M0连接所致的形状变化而产生短路等。
如图14所示，本实施例的NAND型闪速存储器200包含：存储器单元阵列210，包含配置成矩阵状的多个存储器单元及上文的实施例的位线选择电路100或位线选择电路100A；输入输出电路220，将读出数据输出至外部或导入从外部输入的数据；校验和纠错(ErrorChecking and Correction，ECC)电路230，进行数据的错误检测、订正；地址寄存器240，经由输入输出电路220接收地址数据；控制器250，基于经由输入输出电路220所接收的命令数据或施加于端子的控制信号来控制闪速存储器的各个电路；字线选择电路260，基于从地址寄存器240输出的行地址信息Ax进行块的选择或字线的选择等；页面缓冲器/感测电路270，保持从存储器单元阵列210读出的数据，或保持编程的数据；列选择电路280，基于列地址信息Ay进行页面缓冲器/感测电路270内的列的选择或位线选择电路100/100A的晶体管的选择栅极线的选择；以及内部电压产生电路290，生成数据的读出、编程及抹除等所需要的各种电压(写入电压Vpgm、通道电压Vpass、读出通道电压Vread、抹除电压Vers、内部供给电压VDD等)。
存储器单元阵列210具有多个存储器块BLK(0)、BLK(1)…BLK(m-1)。在一个存储器块中形成有分别连接于多个位线的多个NAND字符串。存储器单元阵列210包含位线选择电路100/100A，此位线选择电路100/100A连接于以与存储器单元阵列的位线相同的间距形成的位线。存储器单元可为存储一位(二值数据)的单层单元(Single-Level Cell，SLC)型，也可为存储多位的类型。
页面缓冲器/感测电路270连接于由位线选择电路100/100A所选择的位线对，感测从选择存储器单元读出的数据，且将其结果保持于页面缓冲器/感测电路270中的锁存器。
控制器250通过微控制器或状态机来控制闪速存储器200的动作。于读出动作中，对位线施加某正电压，对选择字线施加某电压(例如0V)，对非选择字线施加通道电压Vpass(例如4.5V)，将位线侧选择晶体管、源极线侧选择晶体管接通，对共同源极线施加0V。编程动作中，对选择字线施加高电压的写入电压Vpgm(15V～20V)，对非选择的字线施加中间电位(例如10V)，使位线侧选择晶体管接通，使源极线侧选择晶体管断开，根据“0”或“1”的数据将电位供给于位线。抹除动作中，对存储器块内的选择字线施加0V，对P阱施加高电压(例如20V)，将浮栅的电子抽取至基板，由此以块为单位删除数据。
如以上那样对本发明的优选实施方式进行了详述，但本发明不限定于特定的实施方式，可在权利要求所记载的本发明的主旨的范围内进行各种变形、变更。

Claims (11)

1.一种半导体存储装置，包括：
存储器单元阵列，包含多个与非字符串及位线选择电路，所述多个与非字符串分别连接于多个位线；以及
页面缓冲器/感测电路，连接于所述位线选择电路，
其中，所述位线选择电路被配置为选择由一条偶数位线与一条奇数位线所构成的位线对，将与所选择的位线对邻接的位线对设为非选择的位线对，且将所述所选择的位线对经由所述位线选择电路的输出节点连接至所述页面缓冲器/感测电路。
2.根据权利要求1所述的半导体存储装置，其中，所述位线选择电路被配置为具有与所述多个位线的间距相同的位线间距。
3.根据权利要求1所述的半导体存储装置，其中，
所述多个位线被划分为多个单位，且各单位包括第一位线、第二位线、第三位线及第四位线，
所述位线选择电路包含用于选择或非选择所述第一位线、第二位线、第三位线及第四位线的多个第一晶体管、多个第二晶体管、多个第三晶体管及多个第四晶体管，
所述多个第一晶体管的其中一者、所述多个第二晶体管的其中一者、所述多个第三晶体管的其中一者及所述多个第四晶体管的其中一者以沿着所述第一位线、所述第二位线、所述第三位线及所述第四位线的其中一者的列方向的方式串联地配置，所述多个第一晶体管的每一者的栅极共同地连接至沿行方向延伸的第一选择栅极线，所述多个第二晶体管的每一者的栅极共同地连接至沿行方向延伸的第二选择栅极线，所述多个第三晶体管的每一者的栅极共同地连接至沿行方向延伸的第三选择栅极线，所述多个第四晶体管的每一者的栅极共同地连接至沿行方向延伸的第四选择栅极线。
4.根据权利要求3所述的半导体存储装置，其中，
所述位线选择电路通过所述第一选择栅极线、所述第二选择栅极线、所述第三选择栅极线及所述第四选择栅极线，而从所述第一位线、所述第二位线、所述第三位线及所述第四位线中选择所述位线对，且将剩余的所述位线对设为所述非选择的位线对。
5.根据权利要求1所述的半导体存储装置，其中，
所述输出节点包括第一输出节点与第二输出节点；
所述所选择的位线对的其中一个位线与所述非选择的位线对的其中一个位线共享所述第一输出节点，所述所选择的位线对的另一个位线与所述非选择的位线对的另一个位线共享所述第二输出节点，所述第一输出节点及所述第二输出节点连接于所述页面缓冲器/感测电路。
6.根据权利要求3所述的半导体存储装置，其中，
所述第一位线、所述第二位线、所述第三位线及所述第四位线分别经由第一接点、第二接点、第三接点及第四接点而电连接于所述多个第一晶体管、所述多个第二晶体管、所述多个第三晶体管及所述多个第四晶体管的其中四者的扩散区域。
7.根据权利要求6所述的半导体存储装置，其中，
在行方向以四位线的间距形成多个所述第一接点，在行方向以四位线的间距形成多个所述第二接点，在行方向以四位线的间距形成多个所述第三接点，在行方向以四位线的间距形成多个所述第四接点。
8.根据权利要求5所述的半导体存储装置，其中，
所述位线选择电路包含形成所述第一输出节点的第一电极图案、及形成所述第二输出节点的第二电极图案，所述第一电极图案经由第一中继电极图案而连接于所述所选择的位线对的其中一个位线及所述非选择的位线对的其中一个位线，所述第二电极图案经由第二中继电极图案而连接于所述所选择的位线的另一个位线及所述非选择的位线对的另一个位线。
9.根据权利要求3所述的半导体存储装置，其中，
所述位线选择电路包含用于将所述第一位线、所述第二位线、所述第三位线及所述第四位线连接或非连接于假想电源的多个第五晶体管、多个第六晶体管、多个第七晶体管及多个第八晶体管，
所述多个第五晶体管的其中一者、所述多个第六晶体管的其中一者、所述多个第七晶体管的其中一者及所述多个第八晶体管的其中一者以沿着所述第一位线、所述第二位线、所述第三位线及所述第四位线的其中一者的列方向的方式串联地配置，所述多个第五晶体管的每一者的栅极共同地连接至沿行方向延伸的第五选择栅极线，所述多个第六晶体管的每一者的栅极共同地连接至沿行方向延伸的第六选择栅极线，所述多个第七晶体管的每一者的栅极共同地连接至沿行方向延伸的第七选择栅极线，所述多个第八晶体管的每一者的栅极共同地连接至沿行方向延伸的第八选择栅极线。
10.根据权利要求9所述的半导体存储装置，其中，
所述位线选择电路通过所述第五选择栅极线、所述第六选择栅极线、所述第七选择栅极线及所述第八选择栅极线，将所述非选择的位线对连接于所述假想电源。
11.根据权利要求1所述的半导体存储装置，其中，
在读出动作时，所述页面缓冲器/感测电路检测在所述所选择的位线对的位线中流动的电流。
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