TWI789307B

TWI789307B - 半導體儲存裝置

Info

Publication number: TWI789307B
Application number: TW111118520A
Authority: TW
Inventors: 両角直人
Original assignee: 華邦電子股份有限公司
Priority date: 2021-06-18
Filing date: 2022-05-18
Publication date: 2023-01-01
Also published as: US20220406349A1; TW202301339A; CN115497538A; KR20220169398A; JP2023000466A; JP7089622B1

Abstract

本發明提供一種半導體儲存裝置，實現高積體化且改善了可靠性。本發明的快閃記憶體的位元線選擇電路（100）在位元線（BL0～BL3）的行方向含有電晶體（BLSeO、BLSeE、BLSoO、BLSoE），經由這些電晶體來選擇由偶數位元線（BL0）與奇數位元線（BL3）所構成的位元線對，將與所選擇的位元線對鄰接的位元線（BL1、BL2）設為非選擇的位元線對，且將所選擇的位元線對（BL0、BL3）經由輸出節點（BLS0、BLS1）連接於頁面緩衝器/感測電路。

Description

半導體儲存裝置

本發明涉及一種半導體儲存裝置，特別涉及一種反及型快閃記憶體的位元線選擇方式。

於NAND型快閃記憶體中，在進行頁的讀出或編程時，為了抑制位元線間的電容耦合所致的雜訊，而使一個字元線分偶數頁與奇數頁運行。例如，在進行偶數頁的讀出時將奇數頁接地，在進行奇數頁的讀出將偶數頁接地，而且，在進行偶數頁的編程時禁止奇數頁的編程，在進行奇數頁的編程時禁止偶數頁的編程（例如日本專利特開2013-021202號公報）。

圖1顯示習知的NAND型快閃記憶體的頁面緩衝器/感測電路與位元線選擇電路的連接關係。記憶體單元陣列的8個NAND字串（未繪示出）分別連接於位元線BL0、位元線BL1、…位元線BL7（此處例示八個位元線），這些位元線經由位元線選擇電路10而連接至頁面緩衝器/感測電路20。位元線BL0、位元線BL2、位元線BL4、位元線BL6為偶數位元線，位元線BL1、位元線BL3、位元線BL5、位元線BL7為奇數位元線，記憶體單元陣列的一個字元線包含偶數頁和奇數頁。

位元線選擇電路10經由節點BLS0、節點BLS1、節點BLS2、節點BLS3而連接至頁面緩衝器/感測電路20。兩相鄰的一對偶數位元線與奇數位元線共用這些節點BLS0、BLS1、BLS2、BLS3的其中一者。位元線選擇電路10包含用於選擇偶數位元線的電晶體及用於選擇奇數位元線的電晶體，用於選擇偶數位元線的電晶體的各閘極連接至選擇閘極線BLSE，用於選擇奇數位元線的電晶體的各閘極連接至選擇閘極線BLSO。為方便起見，將連接至選擇閘極線BLSE的電晶體稱為BLSE電晶體，將連接至選擇閘極線BLSO的電晶體稱為BLSO電晶體。此外，雖然圖1中未繪示，但位元線選擇電路10可包含用於將非選擇位元線連接於假想電源VIRPWR（於讀出動作時為接地電位GND）的電晶體。

頁面緩衝器/感測電路20包含為了切換一對位元線的連接或非連接且分別連接至閘極線BLCN、/BLCN的多個電晶體、用於在位元線生成箝位元電壓且分別連接至閘極線BLCLAMP、/BLCLAMP的多個電晶體、多個感測放大器SA以及分別保持由這些感測放大器SA所感測到的數據的鎖存器LT0、鎖存器LT1、鎖存器LT2、鎖存器LT3，以交替地進行偶數位元線的感測與奇數位元線的感測。

隨著快閃記憶體的高積體化，位元線選擇電路的小型化成為重要課題之一。藉由在記憶體單元陣列內形成位元線選擇電路，從而可實現位元線選擇電路的小型化，但如以往那樣交替感測偶數位元線與奇數位元線的方式無法忽視記憶體單元間的浮動閘極（Floating Gate，FG）耦合或位元線間的耦合的影響。

本發明提供一種半導體儲存裝置，以解決此種以往的課題，並實現高積體化且改善可靠性。本發明的半導體儲存裝置包含：記憶體單元陣列，包含多個NAND字串及位元線選擇電路，所述多個NAND字串分別連接於多個位元線；以及頁面緩衝器/感測電路，連接於所述位元線選擇電路，其中，所述位元線選擇電路被配置為選擇由一條偶數位元線與一條奇數位元線所構成的位元線對，將與所選擇的位元線對鄰接的位元線對設為非選擇的位元線對，且將所述所選擇的位元線對經由所述位元線選擇電路的輸出節點連接至所述頁面緩衝器/感測電路。

根據本發明，可藉由在記憶體單元陣列內配置位元線選擇電路從而實現半導體儲存裝置的高積體化。進而，位元線選擇電路選擇或非選擇由一條偶數位元線與一條奇數位元線所構成的位元線對，藉由鄰接的非選擇位元線對來遮蔽選擇位元線對的其中一個位元線，藉由鄰接的非選擇位元線對來遮蔽選擇位元線對的另一個位元線，且使非選擇的兩條位元線介於選擇位元線對與選擇位元線對之間，由此減輕記憶體單元的FG耦合或位元線間的耦合的影響。

參照圖式對本發明的實施方式進行詳細說明。本發明的半導體儲存裝置包含NAND型快閃記憶體或嵌埋此種快閃記憶體的微處理器、微控制器、邏輯器件、特殊應用積體電路、對圖像或聲音進行處理的處理器、對無線信號等信號進行處理的處理器等。此外，附圖中為了容易地理解發明而進行強調，應注意未必與實際元件的比例相同。

接下來，對本發明的實施例進行詳細說明。本實施例的NAND型快閃記憶體為了實現位元線選擇電路的小型化，在記憶體單元陣列內形成位元線選擇電路，使位元線選擇電路的位元線的間距或主動區的間距與記憶體單元陣列相同。進而，本實施例的位元線選擇電路採用位元線對感測方式，不像以往那樣選擇偶數位元線或奇數位元線，而是以對來選擇偶數位元線與奇數位元線，將與所選擇的位元線對鄰接的位元線對設為非選擇，以非選擇位元線對來遮蔽選擇位元線對的各位元線，由此抑制讀出時的雜訊，另一方面，使非選擇的兩個位元線介於選擇位元線對與選擇位元線對之間，由此減輕記憶體單元的FG耦合及位元線間耦合的影響，提高記憶體操作的可靠性。

而且，頁面緩衝器/感測電路理想的是為了進一步降低位元線間的耦合的影響而使用電流感測方式。在感測電路為電壓檢測型的情況下，在為了檢測位元線的經放電的電位而使其中一個位元線的電位不變化且使另一個位元線放電時，可能產生下述問題，即：因位元線間的電容耦合而難以使另一個位元線的電位放電，無法藉由感測電路迅速且準確地檢測位元線的電位。在感測電路為電流檢測型的情況下，不檢測位元線的電位，因而與電壓檢測型相比較不受位元線間的電容耦合的影響。電流檢測型的感測放大器例如測定分流電阻的兩端的電壓。

圖2例示習知的位元線選擇電路的一部分，用以表示選擇偶數位元線時的電晶體動作狀態。當選擇偶數位元線BL0、BL2時，BLSE電晶體接通，且BLSO電晶體斷開，使偶數位元線BL0連接於通向頁面緩衝器/感測電路的輸出節點BLS0，偶數位元線BL2連接於輸出節點BLS1。另一方面，YBLO電晶體接通，且YBLE電晶體斷開，使奇數位元線BL1、BL3連接於假想電源VIRPWR（讀出時為GND）。在選擇奇數位元線BL1、BL3的情況下，電晶體的通/斷與上文所述相反。

圖3表示圖2的位元線選擇電路的俯視圖，圖4A及圖4B表示圖3的位元線選擇電路的A-A線剖面及B-B線剖面。各電晶體（包含虛擬電晶體）的閘極包含多晶矽層，輸出節點BLS0、輸出節點BLS1、位元線BL0至位元線BL3包含金屬層M1。接點BC0為主動區AA與接點C1之間的接點，接點C1為接點BC0與位元線BL之間的接點。此處，省略繪示主動區AA的源極/汲極。

接下來，對本實施例的位元線選擇電路進行說明。於習知的位元線選擇電路中，接點BC0、接點C1配置成二位元線的間距，僅金屬層M1用於配線，且一次選擇所有的偶數位元線或所有的奇數位元線。所述結構無法適用於選擇偶數位元線及與其鄰接的奇數位元線作為一對（即位元線對）的感測方式。

本實施例中，在記憶體單元陣列內形成位元線選擇電路，實現快閃記憶體的高積體化。在本實施例的位元線選擇電路中，兩相鄰的位元線共用通向頁面緩衝器/感測電路的輸出節點，且選擇由一條偶數位元線與一條奇數位元線所構成的位元線對。為了選擇位元線對，於一實施例中可以4BL間距（四位元線的間隔）配置接點BC0及接點C1。然而，為了簡化工藝，在另一實施例中，接點BC0是與以往同樣地以2BL間距配置，僅接點C1是以4BL間距形成。在以2BL間距形成的接點BC0中，藉由設為在一半不配置接點C1而僅使主動區AA與下層的金屬層（M0）連接的狀態，從而能以由一條偶數位元線與一條奇數位元線所構成的位元線對進行選擇。而且，與習知的位元線選擇電路不同，本實施例的位元線選擇電路使用多層配線結構，其包含較金屬層M1更靠下層的金屬層M0。

圖5表示第一實施例的位元線選擇電路的一部分，此處例示四個位元線BL0至BL3。表1例示位元線BL0至位元線BL7，表示選擇奇數組作為位元線的對時的各位元線的狀態，表2表示選擇偶數組作為位元線的對時的各位元線的狀態。

此處，為了方便說明，將BL0、BL3、BL4、BL7定義為奇數組，將BL1、BL2、BL5、BL6定義為偶數組。此外，關於開頭的位元線BL0，不進行位元線對的選擇或非選擇，而是設為單一位元線的選擇或非選擇，但此為一例，也能以位元線BL0、位元線BL1為位元線對而設為選擇或非選擇。而且，以連續的四個位元線作為一個單位，將各位元線從左往右定義為BLeO、BLeE、BLoE、BLoO。由此，選擇奇數組的情況下，選擇位元線BLeO、位元線BLoO作為讀出對象，選擇偶數組的情況下，選擇BLeE、BLoE作為讀出對象。

如表1所示，當選擇奇數組時，位元線BLeO、位元線BLoO連接於通向頁面緩衝器/感測電路的輸出節點。即，位元線BL0連接於輸出節點BLS0，位元線BL3連接於輸出節點BLS1，位元線BL4連接於輸出節點BLS2，位元線BL7連接於輸出節點BLS3。另一方面，非選擇的位元線BLeE、位元線BLoE連接於假想電源VIRPWR（讀出動作時為GND）。

而且，如表2所示，當選擇偶數組時，位元線BLeE、位元線BLoE連接於通向頁面緩衝器/感測電路的輸出節點。即，位元線BL1連接於輸出節點BLS0，位元線BL2連接於輸出節點BLS1，位元線BL5連接於輸出節點BLS2，位元線BL6連接於輸出節點BLS3。非選擇的位元線BLeO、位元線BLoO連接於假想電源VIRPWR。

如圖5所示，本實施例的位元線選擇電路100包含：N型金屬氧化物半導體（Negative channel-Metal-Oxide-Semiconductor，NMOS）型的BLSeO電晶體、BLSeE電晶體、BLSoO電晶體、BLSoE電晶體，用於將位元線BLeO、位元線BLeE、位元線BLoE、位元線BLoO分別連接至對應的輸出節點BLS0、輸出節點BLS1。位元線BLeO、位元線BLeE、位元線BLoE、位元線BLoO分別沿行方向延伸，以與這些位元線的間距對應的方式，沿行方向串聯地配置BLSeO電晶體、BLSeE電晶體、BLSoO電晶體、BLSoE電晶體。這些BLSeO電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線BLSeO，這些BLSeE電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線BLSeE，這些BLSoO電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線BLSoO，這些BLSoE電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線BLSoE。

BLSeO電晶體的其中一個擴散區域電連接於位元線BLeO，另一個擴散區域電連接於輸出節點BLS0，BLSeE電晶體的其中一個擴散區域電連接於位元線BLeOE，另一個擴散區域電連接於輸出節點BLS0。而且，BLSoE電晶體的其中一個擴散區域電連接於位元線BLoE，另一個擴散區域電連接於輸出節點BLS1，BLSoO電晶體的其中一個擴散區域電連接於位元線BLoO，另一個擴散區域電連接於輸出節點BLS1。

此處，作為選擇奇數組的示例，將BLSeO電晶體、BLSoO電晶體接通，使位元線BLeO、位元線BLoO分別連接至輸出節點BLS0、BLS1。將BLSeE電晶體、BLSoE電晶體斷開，使位元線BLeE、位元線BLoE與輸出節點BLS0、輸出節點BLS1隔離。

而且，位元線選擇電路100還包含：NMOS型的YBLeO電晶體、YBLoE電晶體、YBLeE電晶體、YBLoO電晶體，用於將位元線BLeO、位元線BLeE、位元線BLoE、位元線BLoO分別連接至假想電源VIRPWR_0、假想電源VIRPWR_1、假想電源VIRPWR_2（將假想電源統稱時稱為VIRPWR）。YBLeO電晶體、YBLoE電晶體、YBLeE電晶體、YBLoO電晶體以與各位元線對應的方式沿行方向串聯配置。詳細來說，在假想電源VIRPWR_0與假想電源VIRPWR_1之間串聯地配置YBLeO電晶體及YBLoE電晶體，在假想電源VIRPWR_1與假想電源VIRPWR_2之間串聯地配置YBLeE電晶體、YBLoO電晶體。這些YBLeO電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線YBLeO，這些YBLoE電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線YBLoE，這些YBLeE電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線YBLeE，這些YBLoO電晶體的閘極係共同地連接至沿列方向延伸的選擇閘極線YBLoO。

此處，作為選擇奇數組的示例，將YBLeE電晶體、YBLoE電晶體接通，使位元線BLeE、位元線BLoE分別連接於假想電源VIRPWR。將YBLeO電晶體、YBLoO電晶體斷開，使位元線BLeO、位元線BLoO與假想電源VIRPWR分離。

表3中表示選擇了奇數組或偶數組時的YBLeO電晶體、YBLoE電晶體、YBLeE電晶體、YBLoO電晶體的動作狀態，表4中表示選擇了奇數組或偶數組時的BLSeO電晶體、BLSeE電晶體、BLSoO電晶體、BLSoE電晶體的動作狀態。

有關位元線選擇電路100的YBLeO電晶體、YBLoE電晶體、YBLeE電晶體、YBLoO電晶體、BLSeO電晶體、BLSeE電晶體、BLSoO電晶體、BLSoE電晶體的動作，分別由未繪示出的行選擇電路的選擇閘極線YBLeO、選擇閘極線YBLoE、選擇閘極線YBLeE、選擇閘極線YBLoO、選擇閘極線BLSeO、選擇閘極線BLSeE、選擇閘極線BLSoO、選擇閘極線BLSoE進行控制。此外，位元線選擇電路100考慮佈局等而在BLSeO電晶體與YBLoO電晶體之間、或鄰接於BLSoE電晶體的位置配置虛擬電晶體。虛擬電晶體通常為斷開狀態。

圖6 A表示本實施例的位元線選擇電路的一部分的俯視圖，此處例示位元線BL0～BL7。圖6 B顯示金屬層M1的佈局，圖7 A顯示金屬層M0的佈局，圖7 B顯示擴散區域及多晶矽層的佈局，圖8為圖6A的位元線BL0及位元線BL1的行方向的剖面圖。BC0為主動區AA與接點C1之間的接點，C1為接點BC0與位元線BL之間的接點，接點BC0及接點C1包含導電材料。金屬層M0、金屬層M1也可為其他導電材料。

如圖6B所示，金屬層M1形成沿行方向延伸的位元線BL0至位元線BL7，並且形成輸出節點BLS0至輸出節點BLS3的電極圖案。位元線BL0至位元線BL7經由接點C1及接點BC0而電連接於對應的電晶體的擴散區域。輸出節點BLS0、BLS2的電極圖案分別沿位元線BL0、位元線BL4的行方向延伸，且經由接點C1而連接於下層的金屬層M0，接著經由金屬層M0正下方的接點BC0而電連接至BLSoE電晶體的其中一個擴散區域。輸出節點BLS1的電極圖案沿位元線BL2、位元線BL3的行方向延伸，經由接點C1及接點BC0而連接於位元線BL2的BLSoE電晶體的擴散區域及位元線BL3的BLSoE電晶體的擴散區域。而且，輸出節點BLS3的電極圖案沿位元線BL6、位元線BL7的行方向延伸，且經由接點C1及接點BC0而連接於位元線BL6的BLSoE電晶體的擴散區域及位元線BL7的BLSoE電晶體的擴散區域。

如圖7A所示，金屬層M0形成沿位元線BL0、位元線BL1及位元線BL4、位元線BL5的行方向分別延伸的彎曲的中繼電極圖案Q0、中繼電極圖案Q1。中繼電極圖案Q0、中繼電極圖案Q1經由接點C1而分別連接至位元線BL0、位元線BL4，進而經由接點BC0而電連接於對應的電晶體的擴散區域。中繼電極圖案Q0可使位元線BL0、位元線BL1共同地連接於輸出節點BLS0的電極圖案，中繼電極圖案Q1可使位元線BL4、位元線BL5共同地連接於輸出節點BLS2的電極圖案。金屬層M0還形成沿列方向延伸的假想電源VIRPWR的電極圖案，並且形成接點C1與接點BC0之間的中繼電極圖案。

如圖7 B所示，以與位元線BL0至位元線BL7對應的方式沿行方向形成主動區AA。而且，以橫貫主動區AA的方式，沿列方向形成包含多晶矽層的各電晶體的閘極電極。此外，此處並未示出用以形成電晶體的源極/汲極的擴散區域，但沿行方向鄰接的電晶體的擴散區域可共同地形成。

如圖7 A所示，BLSeO電晶體、BLSeE電晶體、BLSoO電晶體、BLSoE電晶體的接點BC0是以2BL間距形成，但藉由使用中繼電極圖案Q0、Q1，從而在接點BC0的一半以4BL間距形成接點C1，實現工藝的簡化。這樣，根據本實施例，藉由在記憶體單元陣列內配置位元線選擇電路100，從而可實現快閃記憶體的小型化、高積體化。進而，利用鄰接的非選擇位元線對將選擇位元線對的各位元線遮蔽於接地電位GND，並使非選擇位元線對的兩個位元線介於選擇位元線對與選擇位元線對之間，從而抑制讀出雜訊，抑制記憶體單元的FG耦合或位元線間的耦合的影響。

接下來，對本發明的第二實施例的位元線選擇電路進行說明。於第一實施例中，將金屬層M0用作位元線的連接配線（即中繼電極圖案Q0、中繼電極圖案Q1），但有可能中繼電極圖案Q0、中繼電極圖案Q1的形狀視接點BC0與金屬層M0的連接而變化，在微細間距下產生金屬層M0的短路等問題。因此，第二實施例在不使用接點BC0與金屬層M0的連接的情況下，可選擇偶數位元線與奇數位元線的對。

圖9表示第二實施例的位元線選擇電路的一部分，此處例示四個位元線BL0至BL3。於第二實施例的位元線選擇電路100A中，將YBLeO電晶體與YBLeE電晶體之間的擴散區域共同地連接至沿列方向延伸的假想電源VIRPWR_0，位元線BLeO連接於YBLeO電晶體的另一個擴散區域，位元線BLeE連接於YBLeE電晶體的另一個擴散區域，而且，將YBLoE電晶體與YBLoO電晶體之間的擴散區域共同地連接至沿列方向延伸的假想電源VIRPWR_1，位元線BLoE連接於電晶體YBLoE的另一個擴散區域，位元線BLoO連接於電晶體YBLoO的另一個擴散區域。由此，與第一實施例的位元線選擇電路100時相比，減少假想電源VIRPWR的配線數。

而且，輸出節點BLS0由偶數位元線BL0（BLeO）、BL2（BLeE）共用，輸出節點BLS1由奇數位元線BL1（BLoE）、BL3（BLoO）共用。圖例表示選擇奇數組的情況，位元線BLoE、位元線BLeE分別連接於假想電源VIRPWR_0、假想電源VIRPWR_1，位元線BLeO連接於輸出節點BLS0，位元線BLoO連接於輸出節點BLS1。

圖10 A及圖10 B表示第二實施例的位元線選擇電路的俯視圖，此處，例示位元線BL0至位元線BL7。圖11為圖10 A及圖10 B的位元線BL0及位元線BL1的行方向的剖面圖。

如圖10 A、圖10B所示，金屬層M1形成沿行方向延伸的位元線BL0至位元線BL7，並且形成輸出節點BLS0至輸出節點BLS3的電極圖案。輸出節點BLS0、BLS3的電極圖案經由接點C1而分別連接於金屬層M0的中繼電極圖案Q3、中繼電極圖案Q4，中繼電極圖案Q3經由接點C1而連接於位元線BL0、位元線BL2，中繼電極圖案Q4經由接點C1而連接於位元線BL4、位元線BL6。位元線BL0、位元線BL4經由接點C1及接點BC0而連接於電晶體BLSeO的其中一個擴散區域，位元線BL2、位元線BL6經由接點C1及接點BC0而連接於電晶體BLSeE的其中一個擴散區域。

輸出節點BLS1的電極圖案經由接點C1及接點BC0而連接於位元線BL1及位元線BL3，輸出節點BLS3的電極圖案經由接點C1及接點BC0而連接於位元線BL5及位元線BL7。位元線BL1、位元線BL5連接至電晶體BLSoE的其中一個擴散區域，位元線BL3、位元線BL7連接至電晶體BLSoO的其中一個擴散區域。

金屬層M0形成用於將輸出節點BLS0、BLS2的電極圖案連接於偶數位元線BL0、BL2、BL4、BL6的中繼電極圖案Q3、中繼電極圖案Q4，並且形成多個中繼電極圖案Q5用以中繼經分斷的奇數位元線BL1、BL3、BL5、BL7。藉由分斷位元線，從而將位元線的一部分用作配線。

可藉由此種結構來避免接點BC0與金屬層M0的連接，盡力防止因將接點BC0與金屬層M0連接所致的形狀變化而產生短路等。

如圖12所示，本實施例的NAND型快閃記憶體200包含：記憶體單元陣列210，包含配置成矩陣狀的多個記憶體單元及上文的實施例的位元線選擇電路100或位元線選擇電路100A；輸入輸出電路220，將讀出資料輸出至外部或導入從外部輸入的資料；校驗和糾錯（Error Checking and Correction，ECC）電路230，進行資料的錯誤檢測、訂正；位址暫存器240，經由輸入輸出電路220接收位址資料；控制器250，基於經由輸入輸出電路220所接收的命令資料或施加於端子的控制信號來控制快閃記憶體的各個電路；字元線選擇電路260，基於從位址暫存器240輸出的列位址資訊Ax進行塊的選擇或字元線的選擇等；頁面緩衝器/感測電路270，保持從記憶體單元陣列210讀出的資料，或保持編程的資料；行選擇電路280，基於行位址資訊Ay進行頁面緩衝器/感測電路270內的行的選擇或位元線選擇電路100/100A的電晶體的選擇閘極線的選擇；以及內部電壓產生電路290，生成資料的讀出、編程及抹除等所需要的各種電壓（寫入電壓Vpgm、通道電壓Vpass、讀出通道電壓Vread、抹除電壓Vers、內部供給電壓VDD等）。

記憶體單元陣列210具有多個記憶體塊BLK(0)、BLK(1)…BLK(m-1)。在一個記憶體塊中形成有分別連接於多個位元線的多個NAND字串。記憶體單元陣列210包含位元線選擇電路100/100A，此位元線選擇電路100/100A連接於以與記憶體單元陣列的位元線相同的間距形成的位元線。記憶體單元可為儲存一位元（二值資料）的單層單元（Single-Level Cell，SLC）型，也可為儲存多位元的類型。

頁面緩衝器/感測電路270連接於由位元線選擇電路100/100A所選擇的位元線對，感測從選擇記憶體單元讀出的資料，且將其結果保持於頁面緩衝器/感測電路270中的鎖存器。

控制器250藉由微控制器或狀態機來控制快閃記憶體200的動作。於讀出動作中，對位元線施加某正電壓，對選擇字元線施加某電壓（例如0 V），對非選擇字元線施加通道電壓Vpass（例如4.5 V），將位元線側選擇電晶體、源極線側選擇電晶體接通，對共同源極線施加0 V。於編程動作中，對選擇字元線施加高電壓的寫入電壓Vpgm（15 V～20 V），對非選擇的字元線施加中間電位（例如10 V），使位元線側選擇電晶體接通，使源極線側選擇電晶體斷開，根據“0”或“1”的資料將電位供給於位元線。於抹除動作中，對記憶體塊內的選擇字元線施加0 V，對P型井施加高電壓（例如20 V），將浮動閘極的電子抽取至基板，由此以塊為單位刪除資料。

如以上那樣對本發明的優選實施方式進行了詳述，但本發明不限定於特定的實施方式，可在申請專利範圍所記載的本發明的主旨的範圍內進行各種變形、變更。

10：位元線選擇電路 20：頁面緩衝器/感測電路 100、100A：位元線選擇電路 200：快閃記憶體 210：記憶體單元陣列 220：輸入輸出電路 230：ECC電路 240：位址暫存器 250：控制器 260：字元線選擇電路 270：頁面緩衝器/感測電路 280：行選擇電路 AA：主動區 Ax：列位址資訊 Ay：行位址資訊 BC0、C1：接點 BL0～BL7、BLeE、BLeO、BLoE、BLoO：位元線 BLCN、/BLCN、BLCLAMP、/BLCLAMP：閘極線 BLS0～BLS3：輸出節點 BLSE、BLSO、BLSeE、BLSeO、BLSoE、BLSoO、YBLE、YBLO、YBLeE、YBLeO、YBLoE、YBLoO：選擇閘極線 LT0～LT3：鎖存器 M0、M1：金屬層 Q0～Q5：中繼電極圖案 SA：感測放大器 VIRPWR、VIRPWR_0、VIRPWR_1、VIRPWR_2：假想電源 Vers：抹除電壓 Vpass：通道電壓 Vpgm：寫入電壓 Vread：讀出通道電壓

圖1為表示習知的NAND型快閃記憶體的頁面緩衝器/感測電路及位元線選擇電路的圖。圖2為表示習知的位元線選擇電路的結構的圖。圖3為習知的位元線選擇電路的俯視圖。圖4A及圖4B分別為圖3所示的位元線選擇電路的A-A線剖面及B-B線剖面圖。圖5為本發明的第一實施例的NAND型快閃記憶體的位元線選擇電路的電路圖。圖6A為第一實施例的位元線選擇電路的俯視圖，圖6B為表示主動區及多晶矽閘極的俯視圖。圖7 A為表示圖6A的下部配線層M0的俯視圖，圖7B為表示圖6A的上部配線層M1的俯視圖。圖8為圖6A的位元線BL0延伸的方向的剖面圖及位元線BL1延伸的方向的剖面圖。圖9為本發明的第二實施例的位元線選擇電路的電路圖。圖10A及圖10B為第二實施例的位元線選擇電路的俯視圖。圖11為圖9的位元線BL0延伸的方向的剖面圖及位元線BL1延伸的方向的剖面圖。圖12為表示本發明的實施例的快閃記憶體的方塊示意圖。

100：位元線選擇電路 BL0～BL3、BLeE、BLeO、BLoE、BLoO：位元線 BLS0、BLS1：節點（輸出節點、電極圖案） BLSeE、BLSeO、BLSoE、BLSoO、YBLeE、YBLeO、YBLoE、YBLoO：選擇閘極線 VIRPWR_0、VIRPWR_1、VIRPWR_2：假想電源

Claims

一種半導體儲存裝置，包括：記憶體單元陣列，包含多個反及字串及位元線選擇電路，所述多個反及字串分別連接於多個位元線；以及頁面緩衝器/感測電路，連接於所述位元線選擇電路，其中，所述位元線選擇電路被配置為選擇由一條偶數位元線與一條奇數位元線所構成的位元線對，將與所選擇的位元線對鄰接的位元線對設為非選擇的位元線對，且將所述所選擇的位元線對經由所述位元線選擇電路的輸出節點連接至所述頁面緩衝器/感測電路。
如請求項1所述的半導體儲存裝置，其中所述位元線選擇電路被配置為具有與所述多個位元線的間距相同的位元線間距。
如請求項1所述的半導體儲存裝置，其中，所述多個位元線被劃分為多個單位，且各單位包括第一位元線、第二位元線、第三位元線及第四位元線，所述位元線選擇電路包含用於選擇或非選擇所述第一位元線、第二位元線、第三位元線及第四位元線的多個第一電晶體、多個第二電晶體、多個第三電晶體及多個第四電晶體，所述多個第一電晶體的其中一者、所述多個第二電晶體的其中一者、所述多個第三電晶體的其中一者及所述多個第四電晶體的其中一者以沿著所述第一位元線、所述第二位元線、所述第三位元線及所述第四位元線的的其中一者的行方向的方式串聯地配置，所述多個第一電晶體的每一者的閘極共同地連接至沿列方向延伸的第一選擇閘極線，所述多個第二電晶體的每一者的閘極共同地連接至沿列方向延伸的第二選擇閘極線，所述多個第三電晶體的每一者的閘極共同地連接至沿列方向延伸的第三選擇閘極線，且所述多個第四電晶體的每一者的閘極共同地連接至沿列方向延伸的第四選擇閘極線。
如請求項3所述的半導體儲存裝置，其中，所述位元線選擇電路藉由所述第一選擇閘極線、所述第二選擇閘極線、所述第三選擇閘極線及所述第四選擇閘極線，而從所述第一位元線、所述第二位元線、所述第三位元線及第四位元線中選擇所述位元線對，且將剩餘的所述位元線對設為所述非選擇的位元線對。
如請求項1所述的半導體儲存裝置，其中，所述輸出節點包括第一輸出節點與第二輸出節點；所述所選擇的位元線對的其中一個位元線與所述非選擇的位元線對的其中一個位元線共用所述第一輸出節點，所述所選擇的位元線對的另一個位元線與所述非選擇的位元線對的另一個位元線共用所述第二輸出節點，所述第一輸出節點及所述第二輸出節點連接於所述頁面緩衝器/感測電路。
如請求項3所述的半導體儲存裝置，其中，所述第一位元線、所述第二位元線、所述第三位元線及第四位元線分別經由第一接點、第二接點、第三接點及第四接點而電連接於所述多個第一電晶體、所述多個第二電晶體、所述多個第三電晶體及所述多個第四電晶體的其中四者的擴散區域。
如請求項6所述的半導體儲存裝置，其中，在列方向以四位元線的間距形成多個所述第一接點，在列方向以四位元線的間距形成多個所述第二接點，在列方向以四位元線的間距形成多個所述第三接點，在列方向以四位元線的間距形成多個所述第四接點。
如請求項5所述的半導體儲存裝置，其中，所述位元線選擇電路包含形成所述第一輸出節點的第一電極圖案、及形成所述第二輸出節點的第二電極圖案，所述第一電極圖案經由第一中繼電極圖案而連接於所述所選擇的位元線對的其中一個位元線及所述非選擇的位元線對的其中一個位元線，所述第二電極圖案經由第二中繼電極圖案而連接於所述所選擇的位元線對的另一個位元線及所述非選擇的位元線對的另一個位元線。
如請求項3所述的半導體儲存裝置，其中，所述位元線選擇電路包含用於將所述第一位元線、所述第二位元線、所述第三位元線及所述第四位元線連接或非連接於假想電源的多個第五電晶體、多個第六電晶體、多個第七電晶體及多個第八電晶體，所述多個第五電晶體的其中一者、所述多個第六電晶體的其中一者、所述多個第七電晶體的其中一者及所述多個第八電晶體的其中一者以沿著所述第一位元線、所述第二位元線、所述第三位元線及所述第四位元線的的其中一者的行方向的方式串聯地配置，所述多個第五電晶體的每一者的閘極共同地連接至沿列方向延伸的第五選擇閘極線，所述多個第六電晶體的每一者的閘極共同地連接至沿列方向延伸的第六選擇閘極線，所述多個第七電晶體的每一者的閘極共同地連接至沿列方向延伸的第七選擇閘極線，且所述多個第八電晶體的每一者的閘極共同地連接至沿列方向延伸的第八選擇閘極線。
如請求項9所述的半導體儲存裝置，其中，所述位元線選擇電路藉由所述第五選擇閘極線、所述第六選擇閘極線、所述第七選擇閘極線及所述第八選擇閘極線，將所述非選擇的位元線對連接於所述假想電源。
如請求項1所述的半導體儲存裝置，其中，在讀出動作時，所述頁面緩衝器/感測電路檢測在所述所選擇的位元線對的位元線中流動的電流。