TWI433155B - 非揮發性半導體記憶裝置 - Google Patents

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TWI433155B
TWI433155B TW098141300A TW98141300A TWI433155B TW I433155 B TWI433155 B TW I433155B TW 098141300 A TW098141300 A TW 098141300A TW 98141300 A TW98141300 A TW 98141300A TW I433155 B TWI433155 B TW I433155B
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Description

非揮發性半導體記憶裝置
本發明係有關於可電性重寫之非揮發性半導體記憶體裝置(EEPROM)，如快閃記憶體等。
將位元線(bit line)與源極線(source line)間之複數個記憶單元電晶體(以下稱為記憶單元)串接，用以構成反及閘串(NAND string)，進而實現目前已知之高密度NAND型非揮發性半導體記憶裝置(例如：參考專利文獻1-4)。
對一般之NAND型非揮發性半導體記憶裝置進行抹除(erase)時，係將如20V之高電壓施加於半導體基板，並將0V施加於字元線(word line)上。如此一來，電子會從浮接閘極(floating gate)，亦即，由多晶矽所形成之電荷累積層被拉出，且啟始電壓(threshold voltage)低於抹除啟始電壓(例如：-3V)。另一方面，進行寫入(program)時，係將0V給予半導體基板，並將如20V之高電壓施加於控制閘極。如此一來，電子從半導體基板注入浮接閘極，使得啟始電壓高於寫入啟始電壓(例如：1V)。對於採用這些啟始電壓之記憶單元而言，將寫入啟始電壓及讀取啟始電壓間之讀取電壓(例如：0V)施加於控制閘極，藉以得知記憶單元中是否有電流流動，而能夠判斷其狀態。
不過，伴隨NAND型快閃記憶體之低電壓及高密度特性，使得讀取位元線時，彼此間的電容容量所產生耦接干擾(coupling noise)之問題變得無法忽略。位元線屏蔽(shield)技術(例如，參考專利文獻1)係用以解決此問題，能夠減少位元線間之耦接干擾。在進行頁面讀取時，位元線屏蔽技術每隔一根位元線來進行讀取，並將未選擇之位元線接地。換言之，係將選擇單元及未選擇單元互相連接，用以構成控制閘極線。
進一步，專利文獻5係提供能夠提昇快閃記憶體等非揮發性記憶體之電性特性之技術，其具有以下之結構。包含信號線之配線形成於配線層之第一層中。選擇閘極電晶體形成於記憶體矩陣(memory mat)之區域內，且該信號線等配線係形成於選擇閘極電晶體之區域上。接著，於記憶體矩陣之區域內，係於未形成信號線等配線之未配線區域中形成屏蔽配線。也就是說，屏蔽配線形成於未形成信號線等配線之記憶單元陣列區域上。用以共同連接複數之位元線之總位元線(global bit line)形成於配線層之第二層中。根據第一層所設之屏蔽配線，用以屏蔽第二層之總位元線，並減少相鄰總位元線間之耦接干擾。
【專利文獻1】特開平9-147582號公報。
【專利文獻2】特開2000-285692號公報。
【專利文獻3】特開2003-346485號公報。
【專利文獻4】特開2001-028575號公報。
【專利文獻5】特開2007-123652號公報。
【非專利文獻1】Tomoharu Tanaka et al.,"A Quick Intelligent Page-Programming Architecture and a Shielded Bitline Sensing Method for 3 V-only NAND Flash Memory",IEEE Journal of Solid-State Circuits,Vol. 29,No. 11,pp.1366-1373,November 1994.
如非專利文獻1所示之位元線屏蔽技術，在讀取/驗證NAND型快閃記憶體時，係將總位元線每隔一根接地，用以作為屏蔽線之功能。對於讀取資料之總位元線而言，通常能夠防止相鄰位元線之干擾。用以將總位元線接地之電晶體配置於頁面緩衝器(page buffer)之近端，或者配置於近端加上遠端(總位元線之兩端)。
隨著製程技術之微縮化，總位元線之阻抗及相鄰位元線間之電容容量日益增加。由於接地電晶體在最遠，且位於總位元線中間，因此減弱其屏蔽之效果。如此一來，必須將總位元線進行分割，用以維持其屏蔽效果。另一方面，總位元線之分割需要新的頁面緩衝器列，造成晶片尺寸增加，成為成本增加之主因。以下將具體說明。
第10圖係顯示構成與習知相關之記憶單元陣列之接地電晶體部分10A及10B電路圖，而第11圖係顯示第10圖之電路操作時序圖。於第10圖中，係於總位元線GBL兩端之接地電晶體部分10A及10B中各自設置接地電晶體21及22。Cc表示相鄰總位元線GBL間之電容容量。於第11圖中，SGBL表示被屏蔽而未讀取之總位元線、DGBL表示電荷自記憶單元進行放電之讀取總位元線、而NDGBL表示電荷並未自記憶單元進行放電之讀取總位元線。
於第10圖中，舉例來說，當與點Pb相連接之反及閘串經由總位元線GBL進行放電時，其耦接干擾係重疊於相鄰接總位元線GBL之點Pb-點Pd之間的線上，且該干擾會進一步地傳送至相鄰總位元線GBL之點Pe-點Pf之間的線上。於受到影響之相鄰總位元線GBL之點Pe-點Pf之間的線上，當讀取並未進行放電之反及閘串時，一但干擾量太大，如第11圖之101所示，位元線電壓下降將產生誤讀之問題。
第12圖係顯示構成與習知相關之另一記憶單元陣列之接地電晶體部分10A及10B電路圖。為解決上述之問題，如第12圖所示，係將總位元線GBL之長度分為兩半，並於中間加入一組頁面緩衝器14，雖能將總位元線GBL之阻抗減半，另一方面，卻會產生晶片尺寸增加之問題。
本發明的目的在解決以上的問題，係提供非揮發性半導體記憶裝置，用以控制晶片尺寸之增加，並能夠防止由相鄰總位元線GBL間電容容量所導致之誤讀。
本發明相關之非揮發性半導體記憶裝置包括非揮發性之記憶單元陣列，藉由對每一記憶單元電晶體設定啟始電壓，用以記錄資料，其中，每一記憶單元電晶體串接於所選位元線兩端之選擇閘極電晶體間；及控制電路，經由與複數之位元線共同連接之總位元線，用以從上述記憶單元電晶體控制讀取位元線及資料，其特徵在於，於上述總位元線中之一位置，利用開關元件來連接總位元線及既定電源線。
於上述非揮發性半導體記憶裝置中，上述開關元件係將上述總位元線之偶數總位元線及奇數總位元線獨立連接至各自之既定電源線。
再者，於上述非揮發性半導體記憶裝置中，上述開關元件鄰接於進行資料讀取之總位元線，且連接於未進行資料讀取之總位元線，係由上述控制電路開啟。
進一步，於上述非揮發性半導體記憶裝置中，係以與上述選擇閘極電晶體相同之元件結構來形成上述開關元件。
再者，於上述非揮發性半導體記憶裝置中，上述電源線為接地準位之電源線。
進一步，於上述非揮發性半導體記憶裝置中，上述電源線為上述記憶單元電晶體之源極線。
更進一步，於上述非揮發性半導體記憶裝置中，上述記憶單元陣列係由具反及閘串之複數之記憶單元電晶體所構成。
根據本發明之非揮發性半導體記憶裝置，於上述總位元線中之一位置，利用開關元件來連接總位元線及既定電源線。上述開關元件鄰接於進行資料讀取之總位元線，且連接於未進行資料讀取之總位元線，係由上述控制電路開啟。因此，能夠控制晶片尺寸之增加，並防止由相鄰總位元線GBL間電容容量所導致之誤讀。
下文係配合圖示說明本發明相關之實施方式。此外，於下文之實施方式中，相同或類似之構成元件係以相同或類似之符號表示之。
第1圖係顯示本發明實施例相關之反及閘(NAND)型快閃可電性抹除及重寫唯讀記憶體(Electrically-Erasable Programmable Read-Only Memory，以下簡稱為EEPROM)之整體結構方塊圖。進一步，第2圖係顯示第1圖之記憶單元陣列10及其週邊電路結構之電路圖。首先，以下說明此實施例相關之NAND型快閃EEPROM之結構。
於第1圖中，此實施例相關之NAND型快閃EEPROM包括記憶單元陣列10、控制其操作之控制電路11、列解碼器12、高電壓產生電路13、資料寫入及讀取電路14、行解碼器15、命令暫存器17、位址暫存器18、操作邏輯控制單元19、資料輸入/輸出緩衝器50、及資料輸入/輸出端51。
第2圖之記憶單元陣列10，係由包含複數之接地電晶體21之接地電晶體部分10A、單元陣列部分10D、包含複數之接地電晶體23之接地電晶體部分10C、單元陣列部分10E、包含複數之接地電晶體22之接地電晶體部分10B及頁面緩衝器14依序配置而成。於此，此實施例之記憶單元陣列10，係特別設置接地電晶體部分10C。於總位元線GBL中之一位置(最好是中間的位置)，係利用接地電晶體23作為開關元件來連接總位元線及既定電源線VIRPWRE或VIRPWRO，用以構成接地電晶體部分10C。於此，與進行資料讀取之總位元線GBL相鄰、且與未進行資料讀取之總位元線GBL相連接之接地電晶體23，係由控制電路11加以開啟，用以將總位元線GBL接地(最好是設定為靠近既定接地電位之低電壓)。另外，係以相同之元件結構來形成接地電晶體23與選擇閘極電晶體24、25、26、27。
如第2圖所示，於記憶單元陣列10之單元陣列部分10D及10E中，反及閘串10s係由複數個具有堆疊閘極(stacked gate)結構之可電性重寫非揮發性記憶單元所串接而成。各反及閘串10s係由複數之記憶單元電晶體20串接而成，其汲極側經由選擇閘極電晶體25或26、及位元線BL，與總位元線GBL相連接，而源極側經由選擇閘極電晶體24或27，與作為共同源極線之控制線CSL相連接。於此，總位元線GBL連接於頁面緩衝器14，用以進行資料之讀取及寫入。此外，參考第10圖，於此實施例中，雖然將複數個虛擬電晶體串接構成反及閘虛擬串10d，但本發明不限於此，亦可以不加以設置。進一步，如第13圖所示，控制閘極CG及浮接閘極FG不相連接，用以構成記憶單元電晶體20。另一方面，如第14圖所示，控制閘極CG及浮接閘極FG相連接，用以構成選擇閘極電晶體24～27。列方向上並列之各反及閘串10s之控制閘極各自連接於字元線。於此，由一字元線所選擇之記憶單元範圍，係為寫入及讀取單位之一個頁面(page)。一個頁面或其整數倍範圍，即複數個反及閘串10s之範圍，係為資料抹除單位之一個區塊(block)。第1圖之資料寫入及讀取電路14，用以進行頁面單位之資料寫入及讀取，其包括設置於每一位元線之感測放大器電路(SA)及拴鎖電路(DL)，以下稱為頁面緩衝器。
第2圖之記憶單元陣列10亦具有簡化之結構，複數之位元線可共有頁面緩衝器。在此情況下，資料寫入或讀取操作時，選擇性地連接於頁面緩衝器之位元線數量即為一個頁面之單位。於第1圖中，為了選擇記憶單元陣列10之字元線及位元線，分別設置列解碼器12及行解碼器15。進一步，控制電路11進行資料寫入、抹除及讀取之序列控制。由控制電路11所控制之高電壓產生電路13，用以產生資料寫入、抹除及讀取時所使用之升壓高電壓及中間電壓。
資料輸入/輸出緩衝器50用於資料之輸入/輸出及位址信號之輸入。也就是說，經由資料輸入/輸出緩衝器50，在資料輸入/輸出端51及頁面緩衝器14之間進行資料的傳送。自資料輸入/輸出端51所輸入之位址信號，保存於位址暫存器18中，再送至列解碼器12及行解碼器15進行解碼。操作控制用之命令亦從資料輸入/輸出端51輸入。所輸入之命令解碼後保存於命令暫存器17中，藉以對控制電路11進行控制。晶片致能(chip enable)信號CEB、命令拴鎖致能(command latch enable)信號CLE、位址拴鎖致能(address latch enable)信號ALE、寫入致能信號WEB、讀取致能信號REB等外部控制信號被讀取至操作邏輯控制單元19，然後根據操作模式來產生內部控制信號。內部控制信號用於資料輸入/輸出緩衝器50之資料拴鎖、傳送等控制，進一步地被傳送至控制電路11，用以進行操作控制。
以上述方式構成之記憶單元陣列10，係於單元陣列部分10D及10E間設置接地電晶體部分10C。於總位元線GBL中之一位置(最好是中間的位置)，係利用接地電晶體23作為開關元件來連接總位元線及既定電源線VIRPWRE或VIRPWRO，用以構成接地電晶體部分10C。於此，與進行資料讀取之總位元線GBL相鄰、且與未進行資料讀取之總位元線GBL相連接之接地電晶體23，係由控制電路11加以開啟，用以將總位元線GBL接地(最好是利用記憶單元電晶體20之源極線，亦可設定為靠近既定接地電位之低電壓)。另外，係以相同之元件結構來形成接地電晶體23與選擇閘極電晶體24、25、26、27。於第2圖之接地電晶體部分10C中，各接地電晶體23係總位元線GBL之偶數總位元線及奇數總位元線獨立連接至各自之既定電源線VIRPWRE或VIRPWRO。再者，各接地電晶體23亦可用來重置(reset)位元線電壓。進一步，於第2圖中，元件28為隔離(isolation)電晶體。
本實施例相關之記憶單元陣列10之特徵將詳細說明如下。第3圖係顯示利用第1圖記憶單元陣列10中所設之接地電晶體23，將總位元線GBL接地之電路圖。如第3圖所示，係將包含複數個接地電晶體23之接地電晶體部分10C配置於各總位元線GBL之中，便能維持屏蔽效果。為使記憶單元陣列容易實現，接地電晶體部分10C之各接地電晶體23與選擇閘極電晶體24、25、26及27具有相同之佈局(layout)結構。此一構成方式雖然會稍微增加晶片面積，相較於第12圖所示之新增頁面緩衝器列，所增加之面積相當少。
第4圖係顯示於第1圖之記憶單元陣列10中，總位元線之電壓變化示意圖。於第4圖中，SGBL表示被屏蔽之總位元線、DGBL表示電荷自記憶單元進行放電之總位元線、而NDGBL表示電荷並未自記憶單元進行放電之總位元線。換言之，第4圖為第11圖之對比圖示。於第3圖中，總位元線GBL中央的點Pd增加了接地電晶體23。因此，如第4圖所示，點Pd之波形明顯地與點Pc之波形大致相同(第4圖之102)。進一步，於點Pe-點Pf之間的線上傳送之耦接干擾小到可以被忽略，且連接於點Pe之頁面緩衝器14不會再發生資料誤讀之情況。其結果是，不但控制晶片尺寸之增加，更可透過屏蔽操作來減少總位元線GBL之耦接干擾及防止誤讀。
第5圖係顯示包含第2圖接地電晶體部分10C之記憶單元陣列10配置平面圖。如第5圖所示，於記憶單元陣列10之內部，係以既定之線/空間來形成字元線WL/位元線BL。以此為前提下，為使製程條件最佳化，並不建議將週邊之電晶體以不同設計規則配置於記憶單元陣列10之內。於記憶單元陣列10內，與所使用選擇閘極電晶體相同之元件結構，將被用來作為接地電晶體部分10C之接地電晶體23。換句話說，借用選擇閘極電晶體24～27之結構來構成接地電晶體23，因而能夠使記憶單元陣列10內部緊密，且不會導致製程時間之大幅增加。
第6圖係顯示包含第2圖接地電晶體部分10C及其週邊電路之記憶單元陣列10配置平面圖。如第6圖所示，與習知相同，接地電晶體部分10A及10B係被配置於總位元線GBL上頁面緩衝器14之最近及最遠端，並於記憶單元陣列10之中央部分(亦可設置於中間的複數個位置上)增加接地電晶體部分10C之接地電晶體23。
第7圖係顯示構成第2圖接地電晶體部分10A之電路圖。接地電晶體部分10A由各自連接於位元線BL0及BL1之接地電晶體Q1及Q2所構成，並由控制線YBLE或YBLO之閘極電壓控制，而連接至電源線電壓VIRPWR。換言之，接地電晶體部分10A之接地電晶體，係為配置連接於頁面緩衝器14遠端之總位元線GBL的接地電晶體，且以週邊電晶體之設計規則加以佈局，相較於記憶單元陣列10之製程規則，具有較大尺寸。
第8圖係顯示包含第2圖接地電晶體部分10B、頁面緩衝器14及其週邊電路結構之電路圖。接地電晶體部分10B由各自連接於位元線BL0及BL1之接地電晶體Q11及Q12所構成，並由控制線YBLE或YBLO之閘極電壓控制，而連接至電源線電壓VIRPWR。經由選擇閘極電晶體Q13或Q14、及位元線控制電晶體Q15，位元線BL0及BL1連接至頁面緩衝器14。頁面緩衝器14，如習知般係由包含拴鎖L1之拴鎖電路14a及包含拴鎖L2之拴鎖電路14b所構成。經由選擇電晶體CSL0～CSL511、資料線52及資料輸入/輸出緩衝器50，頁面緩衝器14連接至資料輸入/輸出端51。再者，與接地電晶體部分10A相同，係利用週邊電晶體來構成接地電晶體部分10B，並將其配置於總位元線GBL之頁面緩衝器14那一側。
第9圖係顯示第2圖至第8圖之電路操作時序圖。於第9圖中，SG表示選擇閘極電晶體之控制電壓。於第9圖之資料讀取操作中，係將0V供給至電源線電壓VIRPWR(包含VIRPWRE及VIRPWRO)，用以作為反及閘串10s之源極電位。此外，與電源線電壓VIRPWR同電位之0V亦被供給至隔離(isolation)電極ISOLATION。對應於進行資料讀取之總位元線GBL，係將高電位(high level)供給至控制電壓YBLE/YBLO其中一方，與電源線電壓VIRPWR同電位之0V則被供給至另一方，用以選擇其中一個電晶體。於此，當自記憶單元讀取資料時，將位元線以既定之預充電(pre-charge)電壓進行預充電。之後，來自於記憶單元之電荷進行放電，並比較位元線之檢測電壓及既定之啟始電壓，用以判斷記憶單元內之資料值。於此實施例中，接地電晶體23鄰接於進行資料讀取之總位元線GBL，且連接於未進行資料讀取之總位元線GBL，並由控制電路11加以開啟，用以屏蔽未選擇之總位元線GBL。如此一來，便能夠防止由相鄰總位元線GBL間電容容量所導致之誤讀。
如上所詳述，根據本發明相關之非揮發性半導體記憶裝置，於上述總位元線中之一位置，利用開關元件來連接總位元線及既定電源線。上述開關元件鄰接於進行資料讀取之總位元線，且連接於未進行資料讀取之總位元線，係由上述控制電路開啟。因此，能夠控制晶片尺寸之增加，並防止由相鄰總位元線GBL間電容容量所導致之誤讀。
10．．．記憶單元陣列
10A、10B、10C．．．接地電晶體部分
10D、10E．．．單元陣列部分
10d．．．虛擬電晶體
10s．．．反及閘(NAND)串
11．．．控制電路
12．．．列解碼器
13．．．高電壓產生電路
14．．．資料寫入及讀取電路(頁面緩衝器)
14a、14b．．．拴鎖電路
15．．．行解碼器
17．．．命令暫存器
18．．．位址暫存器
19．．．操作邏輯控制器
20．．．記憶單元電晶體
21、22、23、Q1、Q2、Q11、Q12．．．接地電晶體
24、25、26、27、Q13、Q14．．．選擇閘極電晶體
28．．．隔離(isolation)電晶體
50．．．資料輸入/輸出緩衝器
51．．．資料輸入/輸出端
52．．．資料線
54．．．接墊
BL、BL0、BL1．．．位元線
Cc．．．電容容量
CG．．．控制閘極
CSL0～CSL511．．．選擇電晶體
FG．．．浮接閘極
GBL．．．總位元線
L1、L2．．．拴鎖
Q15．．．位元線控制電晶體
及
W
第1圖係顯示依據本發明實施例之NAND型快閃EEPROM之整體結構方塊圖。
第2圖係顯示第1圖之記憶單元陣列10及其週邊電路結構之電路圖。
第3圖係顯示利用第1圖記憶單元陣列10中所設之接地電晶體23，將總位元線GBL接地之電路圖。
第4圖係顯示於第1圖之記憶單元陣列10中，總位元線之電壓變化示意圖。
第5圖係顯示包含第2圖接地電晶體部分10C之記憶單元陣列10配置平面圖。
第6圖係顯示包含第2圖接地電晶體部分10C及其週邊電路之記憶單元陣列10配置平面圖。
第7圖係顯示構成第2圖接地電晶體部分10A之電路圖。
第8圖係顯示包含第2圖接地電晶體部分10B、頁面緩衝器14及其週邊電路結構之電路圖。
第9圖係顯示第2圖至第8圖之電路操作時序圖。
第10圖係顯示構成與習知相關之記憶單元陣列之接地電晶體部分10A及10B電路圖。
第11圖係顯示第10圖之電路操作時序圖。
第12圖係顯示構成與習知相關之另一記憶單元陣列之接地電晶體部分10A及10B電路圖。
第13圖係顯示構成第2圖記憶體單元電晶體20之剖面圖。
第14圖係顯示構成第2圖選擇閘極電晶體24～27之剖面圖。
10．．．記憶單元陣列
10A、10B、10C．．．接地電晶體部分
10D、10E．．．單元陣列部分
10d．．．反及閘虛擬串(NAND dummy string)
10s．．．反及閘串
14．．．頁面緩衝器
20．．．記憶單元電晶體
21、22、23．．．接地電晶體
24、25、26、27．．．選擇閘極電晶體
28．．．隔離(isolation)電晶體
及
GBL．．．總位元線

Claims (6)

  1. 一種非揮發性半導體記憶裝置，包括：非揮發性之記憶單元陣列，藉由對每一記憶單元電晶體設定啟始電壓，用以記錄資料，其中，每一記憶單元電晶體串接於所選位元線兩端之選擇閘極電晶體間；及控制電路，經由與複數之位元線共同連接之總位元線，用以從上述記憶單元電晶體控制讀取位元線及資料，其特徵在於，於上述總位元線中之一位置，利用開關元件來連接總位元線及一接地準位電源線，並且該開關元件之一端係直接連接該總位元線。
  2. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中，上述開關元件係將上述總位元線之偶數總位元線及奇數總位元線獨立連接至各自之接地準位電源線。
  3. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中，上述開關元件鄰接於進行資料讀取之總位元線，且連接於未進行資料讀取之總位元線，係由上述控制電路開啟。
  4. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中，係以與上述選擇閘極電晶體相同之元件結構來形成上述開關元件。
  5. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中，上述電源線為上述記憶單元電晶體之源極線。
  6. 如申請專利範圍第1項所述之非揮發性半導體記憶裝置，其中，上述記憶單元陣列係由具反及閘串之複數之記憶單元電晶體所構成。
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