CN101763898A - 非易失性半导体存储装置 - Google Patents

非易失性半导体存储装置 Download PDF

Info

Publication number
CN101763898A
CN101763898A CN200910262438A CN200910262438A CN101763898A CN 101763898 A CN101763898 A CN 101763898A CN 200910262438 A CN200910262438 A CN 200910262438A CN 200910262438 A CN200910262438 A CN 200910262438A CN 101763898 A CN101763898 A CN 101763898A
Authority
CN
China
Prior art keywords
bit line
total bit
memory cell
semiconductor memory
nonvolatile semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200910262438A
Other languages
English (en)
Other versions
CN101763898B (zh
Inventor
古山孝昭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Lijing Jicheng Electronic Manufacturing Co Ltd
Original Assignee
Powerchip Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powerchip Semiconductor Corp filed Critical Powerchip Semiconductor Corp
Publication of CN101763898A publication Critical patent/CN101763898A/zh
Application granted granted Critical
Publication of CN101763898B publication Critical patent/CN101763898B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明的非易失性半导体存储装置用以控制芯片尺寸的增加并防止相邻总位线GBL间电容容量所导致的误读，包括：非易失性的存储单元阵列，通过对串接于所选位线两端的选择栅极晶体管间的每一存储单元晶体管设定启始电压，用以记录数据；及控制电路11，经由与多条位线共同连接的总位线，用以从上述存储单元晶体管控制读取位线及数据，其中，于上述总位线中的一位置，利用接地晶体管23来连接总位线及既定电源线。上述接地晶体管23邻接于进行数据读取的总位线，且连接于未进行数据读取的总位线，是由上述控制电路11开启。

Description

非易失性半导体存储装置
技术领域
本发明是有关于可电性重写的非易失性半导体存储器装置(EEPROM)，如闪存等。
背景技术
将位线(bit line)与源极线(source line)间的多个存储单元晶体管(以下称为存储单元)串接，用以构成与非门串(NAND string)，进而实现目前已知的高密度NAND型非易失性半导体存储装置(例如：参考专利文献1-4)。
对一般的NAND型非易失性半导体存储装置进行抹除(erase)时，是将如20V的高电压施加于半导体基板，并将0V施加于字线(word line)上。如此一来，电子会从浮接栅极(floating gate)，亦即，由多晶硅所形成的电荷累积层被拉出，且启始电压(threshold voltage)低于抹除启始电压(例如：-3V)。另一方面，进行写入(program)时，是将0V给予半导体基板，并将如20V的高电压施加于控制栅极。如此一来，电子从半导体基板注入浮接栅极，使得启始电压高于写入启始电压(例如：1V)。对于采用这些启始电压的存储单元而言，将写入启始电压及读取启始电压间的读取电压(例如：0V)施加于控制栅极，藉以得知存储单元中是否有电流流动，而能够判断其状态。
不过，伴随NAND型闪存的低电压及高密度特性，使得读取位线时，彼此间的电容容量所产生耦接干扰(coupling noise)的问题变得无法忽略。位线屏蔽(shield)技术(例如，参考专利文献1)用以解决此问题，能够减少位线间的耦接干扰。在进行页面读取时，位线屏蔽技术每隔一根位线来进行读取，并将未选择的位线接地。换言之，是将选择单元及未选择单元互相连接，用以构成控制栅极线。
进一步，专利文献5提供能够提升闪存等非易失性存储器的电性特性的技术，其具有以下的结构。包含信号线的配线形成于配线层的第一层中。选择栅极晶体管形成于存储器矩阵(memory mat)的区域内，且该信号线等配线是形成于选择栅极晶体管的区域上。接着，于存储器矩阵的区域内，是于未形成信号线等配线的未配线区域中形成屏蔽配线。也就是说，屏蔽配线形成于未形成信号线等配线的存储单元阵列区域上。用以共同连接多条位线的总位线(global bit line)形成于配线层的第二层中。根据第一层所设的屏蔽配线，用以屏蔽第二层的总位线，并减少相邻总位线间的耦接干扰。
【专利文献1】特开平9-147582号公报。
【专利文献2】特开2000-285692号公报。
【专利文献3】特开2003-346485号公报。
【专利文献4】特开2001-028575号公报。
【专利文献5】特开2007-123652号公报。
【非专利文献1】Tomoharu Tanaka et al.，″A Quick IntelligentPage-Programming Architecture and a Shielded Bitline Sensing Methodfor 3V-only NAND Flash Memory″，IEEE Journal of Solid-State Circuits，Vol.29，No.11，pp.1366-1373，November 1994。
如非专利文献1所示的位线屏蔽技术，在读取/验证NAND型闪存时，是将总位线每隔一根接地，用以作为屏蔽线的功能。对于读取数据的总位线而言，通常能够防止相邻位线的干扰。用以将总位线接地的晶体管配置于页面缓冲器(page buffer)的近端，或者配置于近端加上远程(总位线的两端)。
随着制程技术的微缩化，总位线的阻抗及相邻位线间的电容容量日益增加。由于接地晶体管在最远，且位于总位线中间，因此减弱其屏蔽的效果。如此一来，必须将总位线进行分割，用以维持其屏蔽效果。另一方面，总位线的分割需要新的页面缓冲器列，造成芯片尺寸增加，成为成本增加的主因。以下将具体说明。
图10是显示构成与已知相关的存储单元阵列的接地晶体管部分10A及10B电路图，而图11是显示图10的电路操作时序图。于图10中，是于总位线GBL两端的接地晶体管部分10A及10B中各自设置接地晶体管21及22。Cc表示相邻总位线GBL间的电容容量。于图11中，SGBL表示被屏蔽而未读取的总位线、DGBL表示电荷自存储单元进行放电的读取总位线、而NDGBL表示电荷并未自存储单元进行放电的读取总位线。
于图10中，举例来说，当与点Pb相连接的与非门串经由总位线GBL进行放电时，其耦接干扰是重迭于相邻接总位线GBL的点Pb-点Pd之间的线上，且该干扰会进一步地传送至相邻总位线GBL的点Pe-点Pf之间的线上。于受到影响的相邻总位线GBL的点Pe-点Pf之间的线上，当读取并未进行放电的与非门串时，一旦干扰量太大，如图11的101所示，位线电压下降将产生误读的问题。
图12是显示构成与已知相关的另一存储单元阵列的接地晶体管部分10A及10B电路图。为解决上述的问题，如图12所示，是将总位线GBL的长度分为两半，并于中间加入一组页面缓冲器14，虽能将总位线GBL的阻抗减半，另一方面，却会产生芯片尺寸增加的问题。
发明内容
本发明的目的在于解决以上的问题，是提供非易失性半导体存储装置，用以控制芯片尺寸的增加，并能够防止由相邻总位线GBL间电容容量所导致的误读。
本发明相关的非易失性半导体存储装置包括非易失性的存储单元阵列，通过对每一存储单元晶体管设定启始电压，用以记录数据，其中，每一存储单元晶体管串接于所选位线两端的选择栅极晶体管间；及控制电路，经由与多条位线共同连接的总位线，用以从上述存储单元晶体管控制读取位线及数据，
其特征在于，于上述总位线中的一位置，利用开关元件来连接总位线及既定电源线。
于上述非易失性半导体存储装置中，上述开关元件将上述总位线的偶数总位线及奇数总位线独立连接至各自的既定电源线。
再者，于上述非易失性半导体存储装置中，上述开关元件邻接于进行数据读取的总位线，且连接于未进行数据读取的总位线，是由上述控制电路开启。
进一步，于上述非易失性半导体存储装置中，是以与上述选择栅极晶体管相同的元件结构来形成上述开关元件。
再者，于上述非易失性半导体存储装置中，上述电源线为接地电平的电源线。
进一步，于上述非易失性半导体存储装置中，上述电源线为上述存储单元晶体管的源极线。
更进一步，于上述非易失性半导体存储装置中，上述存储单元阵列是由具与非门串的多个存储单元晶体管所构成。
根据本发明的非易失性半导体存储装置，于上述总位线中的一位置，利用开关元件来连接总位线及既定电源线。上述开关元件邻接于进行数据读取的总位线，且连接于未进行数据读取的总位线，是由上述控制电路开启。因此，能够控制芯片尺寸的增加，并防止由相邻总位线GBL间电容容量所导致的误读。
附图说明
图1是显示依据本发明实施例的NAND型快闪EEPROM的整体结构方块图。
图2是显示图1的存储单元阵列10及其外围电路结构的电路图。
图3是显示利用图1存储单元阵列10中所设的接地晶体管23，将总位线GBL接地的电路图。
图4是显示于图1的存储单元阵列10中，总位线的电压变化示意图。
图5是显示包含图2接地晶体管部分10C的存储单元阵列10配置平面图。
图6是显示包含图2接地晶体管部分10C及其外围电路的存储单元阵列10配置平面图。
图7是显示构成图2接地晶体管部分10A的电路图。
图8是显示包含图2接地晶体管部分10B、页面缓冲器14及其外围电路结构的电路图。
图9是显示图2至图8的电路操作时序图。
图10是显示构成与已知相关的存储单元阵列的接地晶体管部分10A及10B电路图。
图11是显示图10的电路操作时序图。
图12是显示构成与已知相关的另一存储单元阵列的接地晶体管部分10A及10B电路图。
图13是显示构成图2存储器单元晶体管20的剖面图。
图14是显示构成图2选择栅极晶体管24～27的剖面图。
[主要元件标号说明]
10～存储单元阵列；          10A、10B、10C～接地晶体管部分；
10D、10E～单元阵列部分；    10d～虚拟晶体管；
10s～与非门(NAND)串；       11～控制电路；
12～列解码器；               13～高电压产生电路；
14～数据写入及读取电路(页面缓冲器)；
14a、14b～拴锁电路；         15～行解码器；
17～命令暂存器；             18～地址暂存器；
19～操作逻辑控制器；         20～存储单元晶体管；
21、22、23、Q1、Q2、Q11、Q12～接地晶体管；
24、25、26、27、Q13、Q14～选择栅极晶体管；
28～隔离(isolation)晶体管；  50～数据输入/输出缓冲器；
51～数据输入/输出端；        52～数据线；
54～接垫；                   BL、BL0、BL1～位线；
Cc～电容容量；               CG～控制栅极；
CSL0～CSL511～选择晶体管；   FG～浮接栅极；
GBL～总位线；                L1、L2～拴锁；
Q15～位线控制晶体管；及      WL～字线。
具体实施方式
下文是配合图示说明本发明相关的实施方式。此外，于下文的实施方式中，相同或类似的构成元件是以相同或类似的符号表示之。
图1是显示本发明实施例相关的与非门(NAND)型快闪可电性抹除及重写只读存储器(Electrically-Erasable Programmable Read-Only Memory，以下简称为EEPROM)的整体结构方块图。进一步，图2是显示图1的存储单元阵列10及其外围电路结构的电路图。首先，以下说明此实施例相关的NAND型快闪EEPROM的结构。
于图1中，此实施例相关的NAND型快闪EEPROM包括存储单元阵列10、控制其操作的控制电路11、列解码器12、高电压产生电路13、数据写入及读取电路14、行解码器15、命令暂存器17、地址暂存器18、操作逻辑控制单元19、数据输入/输出缓冲器50、及数据输入/输出端51。
图2的存储单元阵列10，是由包含多个接地晶体管21的接地晶体管部分10A、单元阵列部分10D、包含多个接地晶体管23的接地晶体管部分10C、单元阵列部分10E、包含多个接地晶体管22的接地晶体管部分10B及页面缓冲器14依序配置而成。于此，此实施例的存储单元阵列10，是特别设置接地晶体管部分10C。于总位线GBL中的一位置(最好是中间的位置)，是利用接地晶体管23作为开关元件来连接总位线及既定电源线VI RPWRE或VIRPWRO，用以构成接地晶体管部分10C。于此，与进行数据读取的总位线GBL相邻、且与未进行数据读取的总位线GBL相连接的接地晶体管23，是由控制电路11加以开启，用以将总位线GBL接地(最好是设定为靠近既定接地电位的低电压)。另外，是以相同的元件结构来形成接地晶体管23与选择栅极晶体管24、25、26、27。
如图2所示，于存储单元阵列10的单元阵列部分10D及10E中，与非门串10s是由多个具有堆栈栅极(stacked gate)结构的可电性重写非易失性存储单元所串接而成。各与非门串10s是由多个存储单元晶体管20串接而成，其漏极侧经由选择栅极晶体管25或26、及位线BL，与总位线GBL相连接，而源极侧经由选择栅极晶体管24或27，与作为共同源极线的控制线CSL相连接。于此，总位线GBL连接于页面缓冲器14，用以进行数据的读取及写入。此外，参考图10，于此实施例中，虽然将多个虚拟晶体管串接构成与非门虚拟串10d，但本发明不限于此，亦可以不加以设置。进一步，如图13所示，控制栅极CG及浮接栅极FG不相连接，用以构成存储单元晶体管20。另一方面，如图14所示，控制栅极CG及浮接栅极FG相连接，用以构成选择栅极晶体管24～27。列方向上并列的各与非门串10s的控制栅极各自连接于字线。于此，由一字线所选择的存储单元范围，为写入及读取单位的一个页面(page)。一个页面或其整数倍范围，即多个与非门串10s的范围，为数据抹除单位的一个区块(block)。图1的数据写入及读取电路14，用以进行页面单位的数据写入及读取，其包括设置于每一位线的感测放大器电路(SA)及拴锁电路(DL)，以下称为页面缓冲器。
图2的存储单元阵列10亦具有简化的结构，多条位线可共有页面缓冲器。在此情况下，数据写入或读取操作时，选择性地连接于页面缓冲器的位线数量即为一个页面的单位。于图1中，为了选择存储单元阵列10的字线及位线，分别设置列解码器12及行解码器15。进一步，控制电路11进行数据写入、抹除及读取的序列控制。由控制电路11所控制的高电压产生电路13，用以产生数据写入、抹除及读取时所使用的升压高电压及中间电压。
数据输入/输出缓冲器50用于数据的输入/输出及地址信号的输入。也就是说，经由数据输入/输出缓冲器50，在数据输入/输出端51及页面缓冲器14之间进行数据的传送。自数据输入/输出端51所输入的地址信号，保存于地址暂存器18中，再送至列解码器12及行解码器15进行解码。操作控制用的命令亦从数据输入/输出端51输入。所输入的命令解码后保存于命令暂存器17中，藉以对控制电路11进行控制。芯片致能(chip enable)信号CEB、命令拴锁致能(command latch enable)信号CLE、地址拴锁致能(addresslatch enable)信号ALE、写入致能信号WEB、读取致能信号REB等外部控制信号被读取至操作逻辑控制单元19，然后根据操作模式来产生内部控制信号。内部控制信号用于数据输入/输出缓冲器50的数据拴锁、传送等控制，进一步地被传送至控制电路11，用以进行操作控制。
以上述方式构成的存储单元阵列10，是于单元阵列部分10D及10E间设置接地晶体管部分10C。于总位线GBL中的一位置(最好是中间的位置)，是利用接地晶体管23作为开关元件来连接总位线及既定电源线VIRPWRE或VIRPWRO，用以构成接地晶体管部分10C。于此，与进行数据读取的总位线GBL相邻、且与未进行数据读取的总位线GBL相连接的接地晶体管23，是由控制电路11加以开启，用以将总位线GBL接地(最好是利用存储单元晶体管20的源极线，亦可设定为靠近既定接地电位的低电压)。另外，是以相同的元件结构来形成接地晶体管23与选择栅极晶体管24、25、26、27。于图2的接地晶体管部分10C中，各接地晶体管23是总位线GBL的偶数总位线及奇数总位线独立连接至各自的既定电源线VIRPWRE或VIRPWRO。再者，各接地晶体管23亦可用来重置(reset)位线电压。进一步，于图2中，元件28为隔离(isolation)晶体管。
本实施例相关的存储单元阵列10的特征将详细说明如下。图3是显示利用图1存储单元阵列10中所设的接地晶体管23，将总位线GBL接地的电路图。如图3所示，是将包含多个接地晶体管23的接地晶体管部分10C配置于各总位线GBL之中，便能维持屏蔽效果。为使存储单元阵列容易实现，接地晶体管部分10C的各接地晶体管23与选择栅极晶体管24、25、26及27具有相同的布局(layout)结构。此构成方式虽然会稍微增加芯片面积，相较于图12所示的新增页面缓冲器列，所增加的面积相当少。
图4是显示于图1的存储单元阵列10中，总位线的电压变化示意图。于图4中，SGBL表示被屏蔽的总位线、DGBL表示电荷自存储单元进行放电的总位线、而NDGBL表示电荷并未自存储单元进行放电的总位线。换言之，图4为图11的对比图示。于图3中，总位线GBL中央的点Pd增加了接地晶体管23。因此，如图4所示，点Pd的波形明显地与点Pc的波形大致相同(图4的102)。进一步，于点Pe-点Pf之间的线上传送的耦接干扰小到可以被忽略，且连接于点Pe的页面缓冲器14不会再发生数据误读的情况。其结果是，不但控制芯片尺寸的增加，更可通过屏蔽操作来减少总位线GBL的耦接干扰及防止误读。
图5是显示包含图2接地晶体管部分10C的存储单元阵列10配置平面图。如图5所示，于存储单元阵列10的内部，是以既定的线/空间来形成字线WL/位线BL。以此为前提下，为使制程条件最佳化，并不建议将外围的晶体管以不同设计规则配置于存储单元阵列10之内。于存储单元阵列10内，与所使用选择栅极晶体管相同的元件结构，将被用来作为接地晶体管部分10C的接地晶体管23。换句话说，借用选择栅极晶体管24～27的结构来构成接地晶体管23，因而能够使存储单元阵列10内部紧密，且不会导致制程时间的大幅增加。
图6是显示包含图2接地晶体管部分10C及其外围电路的存储单元阵列10配置平面图。如图6所示，与已知相同，接地晶体管部分10A及10B被配置于总位线GBL上页面缓冲器14的最近及最远程，并于存储单元阵列10的中央部分(亦可设置于中间的多个位置上)增加接地晶体管部分10C的接地晶体管23。
图7是显示构成图2接地晶体管部分10A的电路图。接地晶体管部分10A由各自连接于位线BL0及BL1的接地晶体管Q1及Q2所构成，并由控制线YBLE或YBLO的栅极电压控制，而连接至电源线电压VIRPWR。换言之，接地晶体管部分10A的接地晶体管，为配置连接于页面缓冲器14远程的总位线GBL的接地晶体管，且以外围晶体管的设计规则加以布局，相较于存储单元阵列10的制程规则，具有较大尺寸。
图8是显示包含图2接地晶体管部分10B、页面缓冲器14及其外围电路结构的电路图。接地晶体管部分10B由各自连接于位线BL0及BL1的接地晶体管Q11及Q12所构成，并由控制线YBLE或YBLO的栅极电压控制，而连接至电源线电压VIRPWR。经由选择栅极晶体管Q13或Q14、及位线控制晶体管Q15，位线BL0及BL1连接至页面缓冲器14。页面缓冲器14，如已知般是由包含拴锁L1的拴锁电路14a及包含拴锁L2的拴锁电路14b所构成。经由选择晶体管CSL0～CSL511、数据线52及数据输入/输出缓冲器50，页面缓冲器14连接至数据输入/输出端51。再者，与接地晶体管部分10A相同，是利用外围晶体管来构成接地晶体管部分10B，并将其配置于总位线GBL的页面缓冲器14那一侧。
图9是显示图2至图8的电路操作时序图。于图9中，SG表示选择栅极晶体管的控制电压。于图9的数据读取操作中，是将0V供给至电源线电压VIRPWR(包含VIRPWRE及VIRPWRO)，用以作为与非门串10s的源极电位。此外，与电源线电压VIRPWR同电位的0V亦被供给至隔离(isolation)电极ISOLATION。对应于进行数据读取的总位线GBL，是将高电位(high level)供给至控制电压YBLE/YBLO其中一方，与电源线电压VIRPWR同电位的0V则被供给至另一方，用以选择其中一个晶体管。于此，当自存储单元读取数据时，将位线以既定的预充电(pre-charge)电压进行预充电。之后，来自于存储单元的电荷进行放电，并比较位线的检测电压及既定的启始电压，用以判断存储单元内的数据值。于此实施例中，接地晶体管23邻接于进行数据读取的总位线GBL，且连接于未进行数据读取的总位线GBL，并由控制电路11加以开启，用以屏蔽未选择的总位线GBL。如此一来，便能够防止由相邻总位线GBL间电容容量所导致的误读。
如上所详述，根据本发明相关的非易失性半导体存储装置，于上述总位线中的一位置，利用开关元件来连接总位线及既定电源线。上述开关元件邻接于进行数据读取的总位线，且连接于未进行数据读取的总位线，是由上述控制电路开启。因此，能够控制芯片尺寸的增加，并防止由相邻总位线GBL间电容容量所导致的误读。

Claims (7)

1.一种非易失性半导体存储装置，包括：
非易失性的存储单元阵列，通过对每一存储单元晶体管设定启始电压，用以记录数据，其中，每一存储单元晶体管串接于所选位线两端的选择栅极晶体管间；及
控制电路，经由与多条位线共同连接的总位线，用以从上述存储单元晶体管控制读取位线及数据，
其特征在于，于上述总位线中的一位置，利用开关元件来连接总位线及既定电源线。
2.根据权利要求1所述的非易失性半导体存储装置，其中，上述开关元件将上述总位线的偶数总位线及奇数总位线独立连接至各自的既定电源线。
3.根据权利要求1所述的非易失性半导体存储装置，其中，上述开关元件邻接于进行数据读取的总位线，且连接于未进行数据读取的总位线，是由上述控制电路开启。
4.根据权利要求1所述的非易失性半导体存储装置，其中，是以与上述选择栅极晶体管相同的元件结构来形成上述开关元件。
5.根据权利要求1所述的非易失性半导体存储装置，其中，上述电源线为接地电平的电源线。
6.根据权利要求1所述的非易失性半导体存储装置，其中，上述电源线为上述存储单元晶体管的源极线。
7.根据权利要求1所述的非易失性半导体存储装置，其中，上述存储单元阵列是由具与非门串的多个存储单元晶体管所构成。
CN200910262438.6A 2008-12-18 2009-12-18 非易失性半导体存储装置 Active CN101763898B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP322407/08 2008-12-18
JP2008322407A JP5231972B2 (ja) 2008-12-18 2008-12-18 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
CN101763898A true CN101763898A (zh) 2010-06-30
CN101763898B CN101763898B (zh) 2013-02-06

Family

ID=42265822

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200910262438.6A Active CN101763898B (zh) 2008-12-18 2009-12-18 非易失性半导体存储装置

Country Status (4)

Country Link
US (1) US8279673B2 (zh)
JP (1) JP5231972B2 (zh)
CN (1) CN101763898B (zh)
TW (1) TWI433155B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106611618A (zh) * 2015-10-22 2017-05-03 华邦电子股份有限公司 非易失性半导体存储装置
CN110660436A (zh) * 2014-03-17 2020-01-07 东芝存储器株式会社 半导体存储装置及存储器控制器
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN110797073A (zh) * 2018-08-01 2020-02-14 爱思开海力士有限公司 半导体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5856536B2 (ja) * 2012-04-27 2016-02-09 株式会社東芝 不揮発性半導体記憶装置
JP2014026705A (ja) * 2012-07-27 2014-02-06 Toshiba Corp 不揮発性半導体記憶装置およびその使用方法
US9129695B2 (en) * 2012-09-18 2015-09-08 Microchip Technology Incorporated Self-biasing current reference
US9595338B2 (en) * 2014-09-24 2017-03-14 Sandisk Technologies Llc Utilizing NAND strings in dummy blocks for faster bit line precharge
US9666286B2 (en) * 2014-09-28 2017-05-30 Aplus Flash Technology, Inc. Self-timed SLC NAND pipeline and concurrent program without verification
US9245639B1 (en) * 2014-10-13 2016-01-26 Windbound Electronics Corporation NAND flash memory array architecture having low read latency and low program disturb
US9953717B2 (en) * 2016-03-31 2018-04-24 Sandisk Technologies Llc NAND structure with tier select gate transistors
JP6876755B2 (ja) * 2019-07-29 2021-05-26 ウィンボンド エレクトロニクス コーポレーション 半導体装置および連続読出し方法
WO2021042264A1 (en) 2019-09-03 2021-03-11 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device utilizing dummy memory block as pool capacitor
US11282849B2 (en) 2019-09-03 2022-03-22 Yangtze Memory Technologies Co., Ltd. Non-volatile memory device utilizing dummy memory block as pool capacitor
US11830564B2 (en) * 2021-08-30 2023-11-28 Sandisk Technologies Llc Detecting bit line open circuits and short circuits in memory device with memory die bonded to control die

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3210355B2 (ja) * 1991-03-04 2001-09-17 株式会社東芝 不揮発性半導体記憶装置
JPH0520884A (ja) * 1991-07-12 1993-01-29 Toshiba Corp 半導体記憶装置
KR950000273B1 (ko) 1992-02-21 1995-01-12 삼성전자 주식회사 불휘발성 반도체 메모리장치 및 그 최적화 기입방법
JPH08273363A (ja) * 1995-03-30 1996-10-18 Nec Corp 半導体記憶装置
JP3890647B2 (ja) * 1997-01-31 2007-03-07 ソニー株式会社 不揮発性半導体記憶装置
JPH11110967A (ja) * 1997-10-01 1999-04-23 Nec Corp 半導体メモリ装置
JP2000285692A (ja) 1999-04-01 2000-10-13 Sony Corp 不揮発性半導体記憶装置、並びにデータ書き込み方法およびデータ読み出し方法
JP2001028575A (ja) 1999-07-13 2001-01-30 Victor Co Of Japan Ltd デジタル放送受信装置
JP2003346485A (ja) 2002-05-23 2003-12-05 Fujitsu Ltd 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の書き込み方法
JP4832767B2 (ja) * 2005-02-03 2011-12-07 株式会社東芝 半導体集積回路装置及びそのデータプログラム方法
JP2007123652A (ja) 2005-10-31 2007-05-17 Renesas Technology Corp 半導体装置およびその製造方法
CN100578792C (zh) * 2006-06-28 2010-01-06 晶豪科技股份有限公司 与非非挥发性存储器单元及阵列
US8097504B2 (en) * 2007-06-26 2012-01-17 Sandisk Technologies Inc. Method for forming dual bit line metal layers for non-volatile memory
US7715247B2 (en) * 2008-09-06 2010-05-11 Juhan Kim One-time programmable read-only memory with a time-domain sensing scheme

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110660436A (zh) * 2014-03-17 2020-01-07 东芝存储器株式会社 半导体存储装置及存储器控制器
CN110660436B (zh) * 2014-03-17 2023-07-07 铠侠股份有限公司 半导体存储装置及存储器控制器
CN106611618A (zh) * 2015-10-22 2017-05-03 华邦电子股份有限公司 非易失性半导体存储装置
CN106611618B (zh) * 2015-10-22 2020-02-14 华邦电子股份有限公司 非易失性半导体存储装置
CN110728998A (zh) * 2018-07-17 2020-01-24 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN110728998B (zh) * 2018-07-17 2023-04-28 爱思开海力士有限公司 存储器装置及具有该存储器装置的存储器系统
CN110797073A (zh) * 2018-08-01 2020-02-14 爱思开海力士有限公司 半导体装置
CN110797073B (zh) * 2018-08-01 2023-09-29 爱思开海力士有限公司 半导体装置

Also Published As

Publication number Publication date
TW201025337A (en) 2010-07-01
US20100157677A1 (en) 2010-06-24
US8279673B2 (en) 2012-10-02
JP2010146634A (ja) 2010-07-01
TWI433155B (zh) 2014-04-01
CN101763898B (zh) 2013-02-06
JP5231972B2 (ja) 2013-07-10

Similar Documents

Publication Publication Date Title
CN101763898B (zh) 非易失性半导体存储装置
US7149120B2 (en) Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
CN102270501B (zh) 利用编程定序器的闪存器件和系统，以及编程方法
US7724575B2 (en) Page-buffer and non-volatile semiconductor memory including page buffer
US8659950B1 (en) Semiconductor memory device
KR20040093410A (ko) 불휘발성 반도체 메모리
KR19980070995A (ko) 반도체 기억 장치
JP2013235645A (ja) ３次元不揮発性メモリを含むメモリシステムのプログラム方法
KR100323553B1 (ko) 데이타오기입방지능력이있는비휘발성반도체메모리
CN106981305A (zh) 半导体存储装置及其动作方法
KR20040015897A (ko) 비트라인 커플링과 로딩 효과에 대해 안정적인 소스라인을 갖는 플레쉬 메모리 어레이
CN101174456B (zh) 非易失性存储器件和从其读取信息的方法
US20020163832A1 (en) Word programmable EEPROM memory comprising column selection latches with two functions
CN116137171A (zh) 数据传输电路和包括该数据传输电路的非易失性存储器件
CN111354403A (zh) 读取存储器的存储器单元
US5265062A (en) Row decoder circuit for non-volatile memory device
JP2023070032A (ja) 不揮発性メモリ装置及びその動作方法
KR20230071681A (ko) 비휘발성 메모리 장치의 데이터 전달 회로 및 이를 포함하는 비휘발성 메모리 장치
CN115775571A (zh) 存储器和存储器的操作方法
JP2006228432A (ja) 不揮発性半導体メモリ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C53 Correction of patent of invention or patent application
CB02 Change of applicant information

Address after: Hsinchu Science Park, Taiwan, China

Applicant after: Powerflash Technology Corporation

Address before: Hsinchu Science Park, Taiwan, China

Applicant before: Powerchip Semiconductor Corp.

COR Change of bibliographic data

Free format text: CORRECT: APPLICANT; FROM: POWERCHIP SEMICONDUCTOR CORP. TO: POWERCHIP TECHNOLOGY CORPORATION

C14 Grant of patent or utility model
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20190627

Address after: Hsinchu Science Park, Taiwan, China

Patentee after: Lijing Jicheng Electronic Manufacturing Co., Ltd.

Address before: Hsinchu Science Park, Taiwan, China

Patentee before: Powerflash Technology Corporation

TR01 Transfer of patent right