KR100749673B1

KR100749673B1 - 불휘발성 반도체 기억 장치

Info

Publication number: KR100749673B1
Application number: KR1020060033910A
Authority: KR
Inventors: 히로시 마에지마
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-04-15
Filing date: 2006-04-14
Publication date: 2007-08-17
Also published as: US7286403B2; KR20060109330A; TWI306290B; TW200703579A; JP4907897B2; CN100461428C; CN1870274A; JP2006302960A; US20060250848A1

Abstract

본 발명은 NAND형 플래시 메모리의 기입 속도의 고속화를 실현하는 것을 목적으로 한다. 본 발명에 따르면, 전기적으로 재기록 가능한 메모리 셀이 직렬로 접속된 NAND 스트링스가 매트릭스 형상으로 배치된 셀 어레이와, 상기 메모리 셀에 접속된 비트선의 전위를 감지함으로써, 상기 메모리 셀의 임계값을 감지하는 센스 앰프로, 고전압 트랜지스터를 갖는 제1 영역과 저전압 트랜지스터를 갖는 제2 영역을 갖는 센스 앰프와, 상기 NAND 스트링스의 일단에 접속된 셀 소스선과, 상기 셀 소스선에 접속되어, 상기 셀 소스선에 접지 전위 또는 저전위를 공급하는 제1 트랜지스터를 갖는 제1 셀 소스선 드라이버를 구비한 불휘발성 반도체 기억 장치로서, 상기 셀 소스선 드라이버의 상기 제1 트랜지스터는 상기 센스 앰프의 상기 제1 영역에 배치되는 불휘발성 반도체 기억 장치가 제공된다.

NAND형 플래시 메모리, 센스 앰프, 접지 전위, 기입 속도, 고속화

Description

불휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR MEMORY}

도 1은 본 발명의 일 실시 형태에 관한 NAND형 플래시 메모리(1)의 개략 구성도.

도 2는 본 발명의 일 실시 형태에 관한 NAND형 플래시 메모리(1)를 더욱 상세하게 도시한 구성도.

도 3은 본 발명의 일 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예.

도 4는 본 발명의 일 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 레이아웃 이미지예.

도 5는 본 발명의 일 실시예에 관한 NAND형 플래시 메모리(20)의 개략 구성도.

도 6은 본 발명의 일 실시예에 관한 NAND형 플래시 메모리(30)의 개략 구성도.

도 7은 본 발명의 일 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예.

도 8은 본 발명의 일 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프 부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 레이아웃 이미지예.

도 9는 본 발명의 실시예에서의 1개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예.

도 10은 본 발명의 일 실시예에서의 NAND형 플래시 메모리의 메모리 셀로부터 데이터를 판독할 때에 있어서의, 데이터 “1”이 기억된 “1” 셀의 비트선, 데이터 “0”이 기억된 “0” 셀의 비트선, 셀 소스선(CELLSRC)(9) 및 비트선 실드선(BLCRL)(17)의 전위의 변화를 나타낸 그래프.

도 11은 셀 소스선(CELLSRC) 및 비트선 실드선(BLCRL)의 전위의 컴퓨터 시뮬레이션 결과.

도 12는 본 발명의 일 실시예에서의 NAND형 플래시 메모리(40)의 개략 구성도.

도 13은 소스 배선을 격자형상으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치한 NAND형 플래시 메모리(101)의 개략 구성도.

도 14는 도 13에 도시한 NAND형 플래시 메모리(101)에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(105) 및 센스 앰프부(Low Voltage Tr 영역)(106)의 회로도.

도 15는 도 14에 도시한 회로 중, 1개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(105) 및 센스 앰프부(Low Voltage Tr 영역)(106)의 회로도.

도 16은 도 13에 도시한 NAND형 플래시 메모리(101)의 메모리 셀로부터 데이터를 판독할 때에 있어서의, 데이터 “1”이 기억된 “1” 셀의 비트선, 데이터 “0”이 기억된 “0” 셀의 비트선, 셀 소스선(CELLSRC)(109) 및 비트선 실드선(BLCRL)의 전위의 변화를 나타낸 그래프.

<도면의 주요 부분에 대한 부호의 설명>

1, 30, 40, 101 : NAND형 플래시 메모리

2, 102 : 셀 어레이

3, 4 : 로우 디코더부

5, 6, 105, 106 : 센스 앰프부

7, 8, 107, 108 : 교차부

9, 109 : 셀 소스선(CELLSRC)

10 : 방전용 셀 소스선 드라이버

10-1∼10-k : 방전용 트랜지스터

10b : 방전 패스

11, 12, 16 : 충전용 셀 소스선 드라이버

11-2, 111-3 : p채널형 트랜지스터

13 : BLCRL 드라이버

15 : 주변 회로부

16-1∼16-k : 이퀄라이즈용 트랜지스터

103 : 디코더부

110, 111 : 셀 소스선 드라이버

110-1, 110-2 : n채널 트랜지스터

110a, 111a : 충전 패스

112, 113 : BLCRL 드라이버

[특허 문헌 1] 일본 특원 2003-379988

[비특허 문헌 1] T.Tanaka,et.al., "A Quick Intelligent Page-Programming Architecture and a Shielded Bitline Sensing Method for 3V-Only NAND Flash Memory", J. Solid State Circuits, Vol.29, No.11, pp.1366-1372, Nov. 1994

본 발명은 전기적으로 재기록 가능한 반도체 기억 장치에 관한 것이다. 불휘발성 반도체 기억 장치 중에서도, 특히, NAND셀형 EEPROM(NAND형 플래시 메모리)에 관한 것이다.

최근, 소형이며 대용량의 불휘발성 반도체 기억 장치의 수요가 급증하고, 그 중에서도 종래의 NOR형 플래시 메모리와 비교하여, 메모리 셀을 복수개 직렬 접속하여 NAND셀 블록을 구성함으로써 고집적화, 대용량화를 기대할 수 있는 NAND형 플래시 메모리가 주목받고 있다. NAND형 플래시 메모리의 데이터 기입 동작·소거 동작은, 다음과 같다.

NAND형 플래시 메모리의 데이터 기입 동작은, 주로 비트선으로부터 가장 떨어진 위치의 메모리 셀로부터 차례로 행한다. 우선, 데이터 기입 동작이 개시되면, 기입 데이터에 따라서 비트선에는 0V(“0” 데이터 기입) 또는 전원 전압 Vcc(“1” 데이터 기입)이 인가되고, 선택된 비트선측 선택 게이트선에는 Vcc가 공급된다. 이 경우, 비트선이 0V일 때, 접속된 선택 NAND셀에서는, 선택 게이트 트랜지스터를 통해 NAND셀 내의 채널부가 0V로 고정된다. 비트선이 Vcc일 때, 접속된 선택 NAND셀에서는, NAND셀 내의 채널부는, 선택 게이트 트랜지스터를 통해 [Vcc-Vtsg](단, Vtsg는 선택 게이트 트랜지스터의 임계값 전압)까지 충전된 후, 플로팅 상태로 된다.

계속하여, 선택 NAND셀 내의 선택 메모리 셀의 제어 게이트선을 0V로부터 Vpp(=20V 정도: 기입용 고전압)로 하고, 선택 NAND셀 내의 비선택 메모리 셀의 제어 게이트선을 0V로부터 Vmg(=10V 정도: 중간 전압)로 한다.

여기에서, 비트선이 0V 시, 접속된 선택 NAND셀에서는, NAND셀 내의 채널부가 0V로 고정되어 있기 때문에, 선택 NAND셀 내의 선택 메모리 셀의 게이트(=Vpp 전위)와 채널부(=0V)에 큰 전위차(=20V 정도)가 발생하고, 채널부로부터 부유 게이트에 전자 주입이 발생한다. 이에 의해, 그 선택 메모리 셀의 임계값은 플러스 방향으로 시프트한다. 이 상태가 데이터 “0”이다.

한편, 비트선이 Vcc 시에, 접속된 선택 NAND셀에서는, NAND셀 내의 채널부가 플로팅 상태에 있기 때문에, 선택 NAND셀 내의 제어 게이트선과 채널부 사이의 용량 커플링의 영향에 의한 제어 게이트선의 전압 상승(0V→Vpp, Vmg)에 수반하여, 채널부의 전위가 플로팅 상태를 유지한 채로 [Vcc-Vtsg] 전위로부터 Vmch(=8V 정도)로 상승한다. 이 때에는, 선택 NAND셀 내의 선택 메모리 셀의 게이트(=Vpp 전위)와 채널부(=Vmch) 사이의 전위차가 12V 정도로 비교적 작기 때문에, 전자 주입이 일어나지 않고, 따라서 선택 메모리 셀의 임계값은 변화하지 않고, 마이너스의 상태로 유지된다. 이 상태가 데이터 “1”이다.

NAND형의 플래시 메모리의 데이터 소거는, 선택된 NAND셀 블록 내의 모든 메모리 셀에 대해서 동시에 행해진다. 즉, 선택된 NAND셀 블록 내의 모든 제어 게이트를 0V로 하고, 비트선, 소스선, 비선택 NAND셀 블록 중 제어 게이트 및 모든 선택 게이트를 플로팅으로 하고, p형 웰(또는 p형 기판)에 20V 정도의 고전압을 인가한다. 이에 의해, 선택 NAND셀 블록 중 모든 메모리 셀에서 부유 게이트의 전자가 p형 웰(또는 p형 기판)에 방출되고, 임계값 전압은 마이너스 방향으로 시프트한다. 이와 같이, NAND셀형 플래시 메모리에서는, 데이터 소거 동작은 블록 단위로 일괄적으로 행해지게 된다.

데이터 판독은, 선택된 메모리 셀의 제어 게이트 0V로 하고, 그 이외의 메모리 셀의 제어 게이트 및 선택 게이트를 판독 동작 시의 스트레스로부터 규정되는 전압(예를 들면 5V)으로 하여, 선택 메모리 셀에서 전류가 흐르는지의 여부를 검출함으로써 행해진다.

통상, “0” 데이터 기입 후의 임계값은 0V부터 약 4V의 사이로 제어해야만 한다. 이 때문에, 기입 베리파이가 행해지고, “0” 기입 부족의 메모리 셀만을 검출하고, “0” 데이터 기입 부족의 메모리 셀에 대해서만 재기록이 행해지도록 재기록 데이터를 설정한다(비트마다 베리파이). “0” 데이터 기입 부족의 메모리 셀은, 선택된 제어 게이트를, 예를 들면, 0.5V(베리파이 전압)로 하여 판독함(베리파이 판독)으로써 검출된다. 즉, 메모리 셀의 임계값이 0V에 대하여 마진을 갖고, 0.5V 이상으로 되어 있지 않으면, 선택 메모리 셀에서 전류가 흘러서, “0” 데이터 기입 부족이라고 검출된다.

기입 동작과 기입 베리파이를 반복하면서 데이터 기입을 함으로써 개개의 메모리 셀에 대하여, 기입 시간이 최적화되고, “0” 데이터 기입 후의 임계값은 0V로부터 약 4V의 사이로 제어된다.

전술한 바와 같은 종래의 NAND 플래시 메모리에 대해서는, 예를 들면, 상기한 비특허 문헌 1에 그 동작의 개요가 기재되어 있다.

종래의 NAND형 플래시 메모리에서는, NAND 스트링에 접속된 소스 배선(메탈 배선)은, 메모리 셀 어레이 사이에 직선 형상으로 배치되어 있었다. 그러나, 패턴의 미세화에 수반하여, 메모리 셀 어레이 사이의 스페이스, 메탈 배선 자체의 미세화도 진행하고, 그에 수반하여 메탈 배선의 저항이 상승하는 것이 문제로 되어 왔다.

따라서, 본 발명자들은, 선행 특허 출원(특허 문헌 1)에서 개시한 바와 같이, 접지 전위 또는 로우 레벨의 전위 Vss를 공급하는 소스 배선(메탈 배선)을 메모리 셀 어레이 사이에 직선 형상 배치하는 것이 아니라, 예를 들면, 사다리 형상, 격자 형상 등으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치함 으로써, 메탈 배선의 저항을 개선하는 기술을 제안하였다.

도 13에는, 소스 배선(메탈 배선)을 격자 형상으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치한 NAND형 플래시 메모리(101)의 개략 구성도가 도시되어 있다. 또, 도 13에서는, 설명의 편의상, 회로 구성, 회로 블록, 배선 패턴 등을 혼재하여 도시하고 있다.

도 13에 도시한 NAND형 플래시 메모리(101)는, 메모리 셀이 매트릭스 형상으로 배치된 셀 어레이(102), 로우 디코더부(103 및 104), 센스 앰프부(High Voltage Tr 영역)(105), 센스 앰프부(Low Voltage Tr 영역)(106), 로우 디코더부(103)와 센스 앰프부(105 및 106)의 교차부(107), 로우 디코더부(104)와 센스 앰프부(105 및 106)의 교차부(108), 셀 소스선(CELLSRC)(109), 및 셀 소스선 드라이버(110 및 111), 비트선 실드선(BLCRL) 드라이버(112 및 113), 비트선 실드선(BLCRL)(114), 및 주변 회로부(115)를 구비하고 있다. 여기서는, 셀 소스선 드라이버(110 및 111)는, 주변 회로부(115)에 형성되어 있고, 또한, 비트선 실드선(BLCRL) 드라이버(112 및 113)는, 각각 교차부(107, 108)에 형성되어 있다.

NAND형 플래시 메모리(101)에서는, 센스 앰프부(105 및 106)에서의 센스 앰프 회로에 의해 메모리 셀의 데이터의 판독 동작이 행해진다. 또, 센스 앰프부(High Voltage Tr 영역)(105)에는, 게이트 산화막이 두꺼워 고전압에 견딜 수 있는 트랜지스터(여기서는 「고전압 트랜지스터」라고 함)가 사용되고 있기 때문에, 「High Voltage Tr 영역」이라고 기재하고 있다. 또한, 센스 앰프부(Low Voltage Tr 영역)(106)에는, 센스 앰프부(High Voltage Tr 영역)(105)에 사용되고 있는 고전압 트랜지스터와 비교하여, 낮은 전압이 인가되는 트랜지스터(여기서는, 「저전압 트랜지스터」라고 함)가 사용되고 있기 때문에, 「Low Voltage Tr 영역」이라고 기재하고 있다. 도 13에 도시한 바와 같이, 센스 앰프부(High Voltage Tr 영역)(105)는, 셀 어레이(102)와 센스 앰프부(Low Voltage Tr 영역)(106) 사이에 형성되어 있다.

도 13에 도시한 바와 같이, 셀 소스선(109)은, 셀 어레이(102) 상에 배선을 격자 형상으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치하고 있다. 셀 소스선 드라이버(110)는, 2개의 n채널형 트랜지스터(110-1 및 110-2)와 1개의 p채널 트랜지스터(110-3)가 직렬로 접속된 구성을 가지며, 2개의 n채널 트랜지스터(110-1 및 110-2)의 소스 또는 드레인이 서로 접속된 접속점에 셀 소스선(109)이 전기적으로 접속되어 있다. 여기서는, n채널형 트랜지스터(110-1)를 「방전 트랜지스터」라고 하고, n채널형 트랜지스터(110-2) 및 p채널형 트랜지스터(110-3)를 「충전 트랜지스터」라고 하는 경우도 있다. 또한, 셀 소스선 드라이버(111)는, 셀 소스선 드라이버(110)와 마찬가지의 구성을 갖고 있으며, 2개의 n채널형 트랜지스터(111-1 및 111-2)와 1개의 p채널형 트랜지스터(111-3)가 직렬로 접속된 구성을 갖고, 2개의 n채널 트랜지스터(111-1 및 111-2)의 소스 또는 드레인이 서로 접속된 접속점에 셀 소스선(109)이 전기적으로 접속되어 있다.

도 13에 도시한 바와 같이, 격자 형상으로 둘러친 셀 소스선(109)은, 셀 어레이(102) 상으로부터 교차부(107 및 108) 상을 통과하고, 주변 회로부(115)의 영역에 배치되어 있는 셀 소스선 드라이버(110 및 111)까지 주회되어 있다. 셀 소스 선 드라이버(110 및 111)는, VSS로의 방전 패스(접지 패스)(110b 및 111b)(모두 흰색의 화살표로 나타냄)와, 셀 소스선(109)을 1V 정도의 전압으로 충전하는 충전 패스(110a 및 111a)(모두 흰색의 활살표로 나타냄)를 갖고 있다. 메모리 셀로부터 데이터를 판독할 때에는, 방전 패스(110b 및 111b)가 온으로 되어, 셀 소스선(109)이 접지된다. 한편, 메모리 셀로 데이터를 기입할(데이터 프로그램) 때에는, 충전 패스(110a 및 111a)가 온하여, 셀 소스선(109)이 1V 정도로 프리차지된다. 또한, 셀 소스선(109)은, 메모리 셀의 데이터를 소거할 때에는, 20V의 고전압이 인가되기 때문에, 셀 소스선(109)을 구동하는 최종단의 회로인 셀 소스선 드라이버(110 및 111)에는, 고전압 트랜지스터에 의해 구성될 필요가 있다.

도 14에는, 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(105) 및 센스 앰프부(Low Voltage Tr 영역)(106)의 회로예가 도시되어 있다.

도 14에 도시한 바와 같이, NAND형 플래시 메모리에서는, 통상, 2개의 비트선(BL_odd 및 BL_even)을 페어로 하여 사용하고, 도 14 중 SABL의 노드를 통해 센스 앰프부(106)에 배치된 1개의 센스 앰프에 접속하는 구성을 채택한다. 또한, 쌍으로 되는 비트선 중 한쪽의 비트선이 선택되어 있을 때에는, 다른 한쪽의 비트선에는 도 14 중 BLCRL의 노드로부터 실드 전위가 공급되어, 실드로서 기능한다.

여기에서, 도 15를 참조한다. 도 15에는, 도 14에 도시한 회로 중, 1개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(105) 및 센스 앰프부(Low Voltage Tr 영역)(106)의 회로예가 도시되어 있다. 또한, 도 15에는, 교차부(107)에 형성된 BLCRL 드라이버 및 주변 회로부(115)에 형성되어 있는 셀 소스선 드라이 버(110)의 회로 구성에 대해서도 도시되어 있다. 또한, 도 15에서는, 비트선 실드선(BLCRL)(114) 및 셀 소스선(CELLSRC)(109)에서의 전류의 흐름을 설명하기 위해서, BL_odd를 선택 비트선, BL_even을 비선택 비트선으로 한 경우의 전류의 흐름이 흰색의 화살표로 나타나 있다.

도 15에 도시한 바와 같이, 선택 비스선측에서는, 프리차지 전위로부터 NAND 스트링을 통과시켜 셀 소스선 드라이버(110)로 방전을 행하기 때문에, 전류는, 선택 비트선 BL_odd로부터 NAND 스트링을 통과하고, 셀 소스선(CELLSRC)(109)을 경유하여, 셀 소스선 드라이버(110)의 n채널 트랜지스터(110-1)의 VSS에 접속된 노드로 흐른다. 한편, 비선택 비트선측에서는, 비선택 비트선 BL_even을 실드 전위로 하기 위해서, 비선택 비트선 BL_even이 BLCRL 드라이버(112)에 전기적으로 접속되고, 전류가, 비선택 비트선 BL_even으로부터 비트선 실드선(BLCRL)(114)을 경유하여 BLCRL 드라이버(112)의 n채널 트랜지스터의 112-1의 VSS에 접속된 노드로 흐른다.

비트선 실드선(BLCRL)(114)의 배선 저항 R1은, 비교적 작다. 한편, 셀 어레이(102) 상에 있는 셀 소스선(CELLSRC)(109)의 배선 저항 R2는, 비교적 작지만, 교차부(107) 및 주변 회로부(115) 상에 있는 셀 소스선(CELLSRC)(109)의 배선 저항 R3은, 셀 소스선(CELLSRC)(109)이 주회되어 있는 만큼, 비교적 크게 되어 있다.

그런데, 최근, NAND형 플래시 메모리에서, 메모리 셀로부터의 데이터의 판독 동작의 고속화가 요구되고 있다. NAND형 플래시 메모리에서의 데이터의 판독 동작의 고속화를 실현하기 위해서는, 셀 소스선(109)의 저항을 저감할 필요가 있다. 특히, 방전 시의 셀 소스선(109)의 저항이 크면, 셀 소스선(109)의 불필요한 전위 의 상승이 발생하고, 그것을 계기로, 비트선에 노이즈가 생겨서, 메모리 셀의 센스 마진이 작아지기 때문이다.

여기에서, 전술한 현상을 설명하기 위하여, 도 16을 참조한다. 도 16에는, 메모리 셀로부터 데이터를 판독할 때에 있어서의, 데이터 “1”이 기억된 “1”셀의 비트선, 데이터 “0”이 기억된 “0” 셀의 비트선, 셀 소스선(CELLSRC)(109) 및 비트선 실드선(BLCRL)의 전위의 변화가 나타나 있다.

셀 소스선(109)의 저항이 크면, “1” 셀의 비트선으로부터 셀 소스선(CELLSRC)(109)에, 소위 셀 전류가 유입되고(도 16의 “a”로 나타낸 부분), 셀 소스선(CELLSRC)(109)의 불필요한 전위의 상승이 일어난다(도 16의 “b”로 나타낸 부분, 「셀 소스선 노이즈」라고 하는 경우가 있음). 또한, “1” 셀의 비트선 전위가 낮아짐으로써, 본래 실드 전위 VSS로 되어 있어야 할 인접 비트선의 전위가 커플링에 의해 낮아지고, 이에 따라, 실드되어 있는 모든 비트선에 연결되는 비트선 실드선(BLCRL)의 전위가 낮아지게 된다(도 16의 “c”로 나타낸 부분, 「비트선 실드선 노이즈」라고 하는 경우가 있음). 비트선 실드선의 전위가 낮아짐으로써, “0” 셀의 비트선의 전위가, 인접하는 실드된 비트선으로부터의 노이즈에 의해 낮아지고(도 16의 “d”로 나타낸 부분), “0” 셀의 센스 마진이 작아지게 된다. 예를 들면, 1개의 메모리 셀을 제외한 모든 메모리 셀의 데이터가 “1”인 상황에서, 그 데이터가 “0”인 메모리 셀의 비트선 전위는, 비트선 실드선의 전위를 통과시켜 VSS측에 커플링되고, 그 전위가 하강하게 된다. 셀 소스선(109)의 저항이 크기 때문에, 이와 같은 원하지 않는 전위의 상승·하강, 즉 노이즈가 발생하고, 비트선의 센스 마진이 작아지게 되어, 데이터의 판독 동작에 큰 영향을 미치게 되는 것이다.

셀 소스선(109)의 저항은, 그 기생 저항이 주된 요인으로 되어 있다. 셀 소스선(109)의 기생 저항은, 이하의 3개의 저항 성분에 의해 생기게 된다.

(1) 셀 어레이(102) 상의 배선에 의한 저항 성분 R(1)

(2) 센스 앰프(105 및 106)와 로우 디코더(103 및 104)와의 교차부(107 및 108) 상의 배선에 의한 저항 성분 R(2)

(3) 방전 트랜지스터(110-1 및 111-1)의 온 저항 성분 R(3)

전술한 (1)의 저항 성분 R(1)에 관해서는, 셀 소스선(109)의 배선 저항 성분을 저감하기 위해서는, 예를 들면, 셀 소스선(109)을 셀 어레이(102) 상에 제2 배선층(M2)을 사용하여 폭 넓게 덮는 것이 유효하다. 예를 들면, 셀 어레이(102)의 종폭을 11000㎛, 횡폭을 2500㎛, 제2 배선층(M2)의 피복률을 50%, 시트 저항을 0.06Ω/□라고 가정하면, 셀 어레이 상의 배선 저항 R(1)은, 다음과 같이 계산된다.

배선 저항 R(1)=0.06×11000/(2500/2)=0.53Ω

다음으로, 전술한 (2)의 저항 성분 R(2)에 관해서는, 센스 앰프(105 및 106)와 로우 디코더(103 및 104)의 교차부(107 및 108)에서는, 각종 배선이 복잡하기 때문에, 이 부분에서 셀 소스선(109)의 충분한 배선폭을 확보하기가 어렵다. 따라서, 교차부(107 및 108)에서의 셀 소스선(109)의 저항 성분의 저감을 실현하는 것은 어렵다. 예들 들면, 교차부(107 및 108)에서, 각각, 높이 450㎛, 폭 8㎛의 셀 소스선(109)을 배치하는 경우, 교차부(107 및 108)에서의 셀 소스선(109)의 배선 저항 R(2)는, 각각 다음과 같이 계산된다.

배선 저항 R(2)=0.06*500/8=3.75Ω

또한, 전술한 (3)의 저항 성분 R(3)에 관해서는, 방전 트랜지스터(110-1 및 111-1)의 온 저항을 낮추기 위해서는, 트랜지스터의 채널 폭 W를 크게 하면 된다. 한편, 트랜지스터의 채널 폭 W를 크게 하면, 방전 트랜지스터(110-1 및 111-1)의 면적 오버 헤드(소위 면적 점유율)가 커지기 때문에, 주변 회로부(115)에서의 방전 트랜지스터(110-1 및 111-1)의 배치나 주변 회로부(115) 전체에서의 방전 트랜지스터(110-1 및 111-1)의 크기를 고려하여, 채널 폭 W를 결정하게 된다. 현상, 방전 트랜지스터(110-1 및 111-1)의 온 저항 R(3)은, 각각 전술한 저항 성분 R(2)와 마찬가지로 되도록, 이 채널 폭 W를 결정하고 있다.

결국, 전술한 (2) 센스 앰프(105 및 106)와 로우 디코더(103 및 104)와의 교차부(107 및 108) 상의 배선 저항 성분 R(2)가 셀 소스선(109) 전체의 저항의 절반 가까이를 차지하게 된다. 따라서, 셀 소스선(109)의 저항을 낮추기 위해서는, 전술한 (2)의 교차부(107 및 108) 상의 배선 저항 성분 R(2)를 어떻게 작게 할 수 있는지가 과제로 된다.

따라서, 본 발명은, 전술한 문제를 감안하여 이루어진 것으로, 셀 소스선의 배선 저항을 저감하고, 데이터 판독 시의 셀 소스선 및 비트선에서의 노이즈의 발생을 억제하여, 데이터의 판독 동작을 고속으로 행할 수 있는 NAND형 플래시 메모리로 대표되는 불휘발성 반도체 기억 장치를 실현하는 것을 목적으로 한다.

본 발명에 따르면, 전기적으로 재기록 가능한 메모리 셀이 직렬로 접속된 NAND 스트링스가 매트릭스 형상으로 배치된 셀 어레이와, 상기 메모리 셀에 접속된 비트선의 전위를 감지함으로써, 상기 메모리 셀의 임계값을 감지하는 센스 앰프로, 고전압 트랜지스터를 갖는 제1 영역과 저전압 트랜지스터를 갖는 제2 영역을 갖는 센스 앰프와, 상기 NAND 스트링스의 일단에 접속된 셀 소스선과, 상기 셀 소스선에 접속되어, 상기 셀 소스선에 접지 전위 또는 저전위를 공급하는 제1 트랜지스터를 갖는 제1 셀 소스선 드라이버를 구비한 불휘발성 반도체 기억 장치로서, 상기 셀 소스선 드라이버의 상기 제1 트랜지스터는, 상기 센스 앰프의 상기 제1 영역에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.

또한, 본 발명의 불휘발성 반도체 기억 장치에서는, 상기 셀 어레이 상에 형성되는 상기 셀 소스선은, 격자 형상으로 배치되어, 서로 접속되고, 또한 주기적으로 배치한 배선으로 이루어지도록 하여도 된다.

또한, 본 발명의 불휘발성 반도체 기억 장치에서는, 상기 셀 소스선에 접속되어, 상기 셀 소스선에 고전위를 공급하는 제2 트랜지스터를 갖는 제2 셀 소스선 드라이버를 갖고, 상기 제2 트랜지스터는, 상기 센스 앰프와 로우 디코더와의 교차부 또는 주변 회로에 배치되도록 하여도 된다.

또한, 본 발명에 따르면, 전기적으로 재기록 가능한 메모리 셀이 직렬로 접속된 NAND 스트링스가 매트릭스 형상으로 배치된 셀 어레이와, 상기 메모리 셀에 접속된 비트선의 전위를 감지함으로써, 상기 메모리 셀의 임계값을 감지하는 센스 앰프로, 고전압 트랜지스터를 갖는 제1 영역과 저전압 트랜지스터를 갖는 제2 영역을 갖는 센스 앰프와, 상기 NAND 스트링스의 일단에 접속된 셀 소스선과, 상기 셀 소스선에 그 일단이 접속되고, 비트선 실드선에 그 타단이 접속되어, 상기 비트선 실드선을 통해 상기 셀 소스선에 접지 전위 또는 저전위를 공급하는 제1 트랜지스터를 갖는 제1 셀 소스선 드라이버를 구비한 불휘발성 반도체 기억 장치로서, 상기 셀 소스선 드라이버의 상기 제1 트랜지스터는, 상기 센스 앰프의 상기 제1 영역에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치가 제공된다.

<실시 형태>

이하, 본 발명의 불휘발성 반도체 기억 장치에 대하여, 상세하게 설명한다. 본 실시 형태에서는, 본 발명의 불휘발성 반도체 기억 장치로서, NAND형 플래시 메모리를 예로 들어 설명한다.

도 1을 참조한다. 도 1에는, 본 발명의 불휘발성 반도체 기억 장치의 일례인 NAND형 플래시 메모리(1)의 개략 블록도가 도시되어 있다. 도 1에 도시한 NAND 형 플래시 메모리(1)는, 메모리 셀이 매트릭스 형상으로 배치된 셀 어레이(2), 로우 디코더부(3 및 4), 센스 앰프부(High Voltage Tr 영역)(5), 센스 앰프부(Low Voltage Tr 영역)(6), 로우 디코더부(3)와 센스 앰프부(5 및 6)의 교차부(7), 로우 디코더부(4)와 센스 앰프부(5 및 6)의 교차부(8), 및 주변 회로부(15)를 구비하고 있다.

다음으로, 도 2를 참조한다. 도 2는, 본 실시 형태에 관한 본 발명의 NAND형 플래시 메모리(1)를 더 상세하게 도시한 구성도이다. 또한, 도 1에서는, 설명의 편의상, 회로 구성, 회로 블록, 배선 패턴 등을 혼재하여 도시하고 있다.

본 실시 형태에 관한 본 발명의 NAND형 플래시 메모리(1)는, 셀 소스선(CELLSRC)(9), 방전용 셀 소스선 드라이버(10), 및 충전용 셀 소스선 드라이버(11 및 12)를 구비하고 있다.

방전용 셀 소스선 드라이버(10)는, 복수의 n채널형 트랜지스터(10-1∼10-k)를 갖고 있다(k는 자연수). 이들 n채널형 트랜지스터(10-1∼10-k)는, 셀 소스선(109)의 방전을 담당하며, 고전압 트랜지스터가 사용되고 있다. 여기에서는, 방전용 셀 소스선 드라이버(10)를 구성하는 n채널형 트랜지스터(10-1∼10-k)를 「방전용 트랜지스터」라고 한다. 본 발명의 NAND형 플래시 메모리(1)에서는, 고전압 트랜지스터로 된 방전용 셀 소스선 드라이버(10) 즉 방전용 트랜지스터(10-1∼10-k)는, 센스 앰프부(High Voltage Tr 영역)(5)에 형성되어 있으며, 이것은 본 발명의 특징 중 하나이다. 또한, 방전용 셀 소스선 드라이버(10)를 구성하는 방전용 n채널형 트랜지스터의 수, 사이즈(채널 폭, 채널 길이)는, 적시에 설계 변경될 수 있 다.

본 발명의 NAND형 플래시 메모리(1)에서는, 방전용 셀 소스선 드라이버(10)를 센스 앰프부(High Voltage Tr 영역)(5)에 배치함으로써, 셀 소스선 드라이버(10)의 방전용 트랜지스터(10-1∼10-k)로 방전하는 방전 패스(10b)에서는, 종래 문제로 되어 있던 교차부(7 및 8)에서의 소스 셀 소스선(109)의 배선 저항을 배제할 수 있다. 따라서, 방전 시의 셀 소스선(109)의 배선 저항을 저감할 수 있으며, 이에 의해 데이터 판독 시의 셀 소스선 및 비트선에서의 노이즈의 발생을 억제할 수 있어, 데이터의 판독 동작을 고속으로 행할 수 있다.

한편, 충전용 셀 소스선 드라이버(11 및 12)는, 주변 회로부(15)에 형성되어 있다. 셀 소스선 드라이버(11)는, 1개의 n채널형 트랜지스터(11-1)와 1개의 p채널형 트랜지스터(11-2)가 직렬로 접속된 구성을 갖고, 각각의 소스 또는 드레인이 서로 접속된 접속점에 셀 소스선(109)이 전기적으로 접속되어 있다. 여기서는, n채널형 트랜지스터(11-1) 및 p채널형 트랜지스터(11-2)를 「충전용 트랜지스터」라고 한다. 또한, 충전용 셀 소스선 드라이버(12)는, 셀 소스선 드라이버(11)와 마찬가지의 구성을 갖고 있으며, 1개의 n채널형 트랜지스터(11-1)와 1개의 p채널형 트랜지스터(11-2)가 직렬로 접속된 구성을 갖고, 각각의 소스 또는 드레인이 서로 접속된 접속점에 셀 소스선(109)이 전기적으로 접속되어 있다. 또, 충전용 셀 소스선 드라이버(11 및 12)를 구성하는 n채널형 트랜지스터 및 p채널형 트랜지스터 각각의 수, 각각의 사이즈(채널 폭, 채널 길이)도 또한 적시 설계 변경될 수 있다.

또, 도 2에 도시한 바와 같이, 본 실시 형태에서는, 셀 소스선(CELLSRC)(9) 은, 셀 어레이(2) 상에 격자 형상으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치한 배선에 의해 형성되어 있지만, 셀 소스선(CELLSRC)(9)의 형상은 이에 한정되는 것은 아니고, 어떠한 형상도 취할 수 있으며, 예를 들면, 셀 어레이 상에 사다리 형상으로 배치하여 서로 접속하고, 동시에 이들 배선을 주기적으로 배치한 배선에 의해 형성하여도 되고, 또한 종래와 같이 셀 소스선을 메모리 셀 어레이(2) 사이 위에 직선 형상 배치하도록 하여도 된다.

본 실시 형태의 NAND형 플래시 메모리(1)에서는, 센스 앰프부(5 및 6)에서의 센스 앰프 회로에 의해 메모리 셀에 접속된 비트선의 전위를 감지하고, 그렇게 함으로써 메모리 셀의 임계값을 감지하고, 데이터의 판독 동작이 행해진다. 또한, 센스 앰프부(High Voltage Tr 영역)(5)에는, 고전압 트랜지스터가 사용되고 있으며, 한편, 센스 앰프부(Low Voltage Tr 영역)(6)에는, 저전압 트랜지스터가 사용되고 있다. 도 1 및 도 2에 도시한 바와 같이, 센스 앰프부(High Voltage Tr 영역)(5)는, 셀 어레이(2)와 센스 앰프부(Low Voltage Tr 영역)(6) 사이에 형성되어 있다.

도 2에 도시한 바와 같이, 셀 소스선(9)은, 셀 어레이(2) 상에 배선을 격자형상으로 배치하여 서로 접속하고, 동시에 이들을 주기적으로 배치한 배선에 의해 형성되어 있다. 방전용 셀 소스선 드라이버(10)는, n채널 트랜지스터만으로 구성되기 때문에, 마찬가지로 센스 앰프부(High Voltage Tr 영역)(5)를 n채널 트랜지스터만으로 구성되도록 한 경우, n채널의 고전압 트랜지스터를 센스 앰프부(High Voltage Tr 영역)(5)에 집중하여 배치할 수 있어, 레이아웃 상 메리트를 갖는다.

도 2에 도시한 바와 같이, 격자형상으로 둘러친 셀 소스선(109)은, 셀 어레이(2) 상으로부터 교차부(7 및 8) 상을 통과하고, 주변 회로(15)의 영역에 배치되어 있는 셀 소스선 드라이버(11 및 12)까지 주회되어 있다. 셀 소스선 드라이버(10)는, VSS로의 방전 패스(접지 패스)(10b)(흰색의 화살표로 나타냄)를 갖고 있다. 또한, 셀 소스선 드라이버(11 및 12)는, 셀 소스선(9)을 1V 정도의 전압으로 충전하는 충전 패스(11a 및 12a)(모두 흰색의 화살표로 나타냄)를 갖고 있다.

메모리 셀로부터 데이터를 판독할 때에는, 방전 패스(10b)가 온하여, 셀 소스선(9)이 접지(VSS)된다. 한편, 메모리 셀로 데이터를 기입할(데이터 프로그램) 때에는, 충전 패스(11a 및 12a)가 온하여, 셀 소스선(9)이 1V 정도로 프리차지된다. 또한, 셀 소스선(9)은, 메모리 셀의 데이터를 소거할 때에는, 20V 정도의 고전압이 인가되기 때문에, 셀 소스선(9)을 구성하는 최종단의 회로인 셀 소스선 드라이버(11 및 12)는, 고전압 트랜지스터에 의해 구성될 필요가 있다.

다음으로, 도 3 및 도 4를 참조한다. 도 3에는, 본 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예가 도시되어 있다. 도 3에 도시한 바와 같이, 1개의 비트선쌍에 대응한 회로 블록이 단 적층된 것과 같은 상태로 배치되고, 센스 앰프부(High Voltage Tr 영역)(5)를 구성하고 있다. 도 3에 도시한 바와 같이, 본 실시 형태에서는, 셀 소스선 드라이버(10)(방전용 트랜지스터)가 1비트선쌍에 대응하는 회로 블록과, 인접하는 1비트선쌍에 대응하는 회로 블록과의 사이에 배치되어 있지만, 이에 한정되는 것은 아니고, 예를 들면, 2개의 1비트선쌍에 대응하는 회로 블록과, 인접하는 2개의 1비트선쌍에 대응하는 회로 블록과의 사이에 배치되도록 하여도 된다. 또한, 본 실시 형태에서는, 2개의 비트선쌍에 대하여 1개의 방전용 트랜지스터가 대응하도록 하였지만, 이에 한정되는 것은 아니고, 방전용 트랜지스터의 수, 사이즈(채널 폭, 채널 길이)는, 적시에 설계 변경 가능하다.

다음으로, 도 4에는, 본 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 레이아웃 이미지예가 도시되어 있다. 도 4에서, 「AA」는 활성 영역, 「GC」는 게이트 배선, 「M0」은 제1 배선층, 「M1」은 제2 배선층, 「M2」는 제3 배선층을 나타내고 있다. 또한, 도면 중에 나타낸 마크를 사용하여, M0으로부터 AA로의 콘택트, M1로부터 M0으로의 콘택트, M2로부터 M1로의 콘택트가 나타나 있다.

셀 소스선(CELLSRC)(109) 및 VSS 배선은, 금속(예를 들면, 알루미늄)의 베타 배선에 의한 M2가 사용되고 있다. 따라서, 셀 소스선 드라이버(10)의 방전 트랜지스터는, M2로부터 M1로 콘택트를 떨어뜨리기 위해서, 셀 어레이(2)로부터 연장되는 비트선(M1에 의함)의 배치가 완화되는 부분에 배치된다. 도 4에 도시한 바와 같이, 본 실시 형태에서는, 이 완화되는 부분이 센스 앰프부(High Voltage Tr 영역)(5)의 중앙 부근이다.

본 실시 형태의 NAND형 플래시 메모리(1)와 같이, 셀 소스선 드라이버(10)의 방전 트랜지스터를 센스 앰프부의 고전압 트랜지스터의 영역(5)에 배치함으로써, VSS 배선을 M2에 의해 새롭게 주회하게 되고, 이 VSS 배선의 저항이, 방전 패스에서의 저항으로서 가해지게 된다. 따라서, 이 VSS 배선의 저항을 어떻게 작게 할 수 있는지가 문제로 되어 왔다.

통상, 센스 앰프의 고전압 트랜지스터의 영역(5)은, 100㎛ 정도의 높이가 있기 때문에, VSS 배선의 폭을 40㎛ 정도 확보할 수 있다. 그렇게 하면, VSS 배선의 배선 저항 RVSS는,

RVSS=0.06×2500/40/2=1.88Ω

으로 되고, 결과적으로, 종래 문제로 되어 있던, 전술한 (2) 센스 앰프(5 및 6)와 로우 디코더(3 및 4)와의 교차부(7 및 8) 상의 배선에 의한 저항 성분 R(2)를 배제할 수 있는 것을 고려하면, 저항 성분 R(2)을 반감하는 것과 동등한 효과를 발휘하게 된다.

또한, 셀 어레이(2)의 워드선 방향(횡방향)의 길이가 짧아지면, 더욱 배선 저항의 저감 효과가 현저하게 된다. 왜냐하면, 워드선은 센스 앰프의 고전압 트랜지스터 영역 상을 셀 어레이(2)의 횡방향으로 뻗어 있기 때문에, 이 길이가 짧아지면 배선 저항도 저감하기 때문이다. 또한, 방전 트랜지스터는 횡방향으로 일렬로 배열할 수 있어, 충분히 큰 채널 폭 W를 확보할 수 있으며, 방전 트랜지스터의 온 저항도 억제할 수 있다.

이상 설명한 바와 같이, 본 발명의 NAND형 플래시 메모리(1)에서는, 방전용 셀 소스선 드라이버(10)를 센스 앰프부(High Voltage Tr 영역)(5)에 배치함으로써, 셀 소스선 드라이버(10)의 방전용 트랜지스터(10-1∼10-k)로 방전하는 방전 패스(10b)에서는, 종래 문제로 되어 있던 교차부(7 및 8)에서의 소스 셀 소스선(109)의 배선 저항을 배제할 수 있다. 따라서, 결과적으로, 방전 시의 셀 소스선(109)의 배선 저항을 저감할 수 있으며, 이에 의해 데이터 판독 시의 셀 소스선 및 비트선에서의 노이즈의 발생을 억제할 수 있어, 데이터의 판독 동작을 고속으로 행할 수 있다.

[실시예 1]

본 실시예에서는, 전술한 실시 형태에서 설명한 본 발명의 NAND형 플래시 메모리(1)에서, 충전용 셀 소스선 드라이버(11 및 12)를, 각각 교차부(7) 및 교차부(8)에 배치한 예에 대하여 설명한다.

도 5를 참조한다. 도 5에는, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(20)의 개략 구성도가 도시되어 있다. 또한, 도 5에 도시한 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(20)에서, 전술한 실시 형태에서 설명한 본 발명의 NAND형 플래시 메모리(1)와 마찬가지의 구성에 대해서는, 동일한 부호를 붙이고 있기 때문에, 여기서는 다시 설명은 하지 않는다.

도 5에 도시한 바와 같이, 본 실시예의 NAND형 플래시 메모리(20)는, 충전용 셀 소스선 드라이버(11 및 12)를, 각각 교차부(7) 및 교차부(8)에 배치하고 있다. 이와 같이 함으로써, 충전 패스(11a 및 12a)에서의 셀 소스선(CELLSRC)(9)의 배선이 짧아져서, 충전 패스(11a 및 12a)의 저항을 작게 할 수 있다. 또한, 통상, 교차부(7) 및 교차부(8)는, 다른 회로가 그다지 밀집해서 배치되어 있지 않아, 레이아웃에 여유가 있기 때문에, 교차부(7) 및 교차부(8)에 사이즈가 큰 충전용 셀 소스선 드라이버(11 및 12)를 배치함으로써, 주변 회로부(15)의 면적 부담이 가벼워져서, 주변 회로(15)의 레이아웃 효율을 높일 수 있으며, 이에 의해, NAND형 플래 시 메모리(20) 전체의 레이아웃 효율을 높일 수 있다.

[실시예 2]

본 실시예에서는, 전술한 실시 형태에서 설명한 본 발명의 NAND형 플래시 메모리(1)에서, 셀 소스선(CELLSRC)의 전위와, 비트선 실드선(BLCRL)의 전위를 이퀄라이즈하는 트랜지스터를 셀 어레이 가장 가까운 곳의 센스 앰프부의 고전압 트랜지스터 영역에 배치한 예에 대하여 설명한다.

도 6을 참조한다. 도 6에는, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)의 개략 구성도가 도시되어 있다. 또한, 도 6에 도시한 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)에서, 전술한 실시 형태에서 설명한 본 발명의 NAND형 플래시 메모리(1)와 마찬가지의 구성에 대해서는, 동일한 부호를 붙이고 있기 때문에, 여기서는 다시 설명은 하지 않는다.

본 실시예의 NAND형 플래시 메모리(30)에서는, 셀 소스선(CELLSRC)의 전위와, 비트선 실드선(BLCRL)의 전위를 이퀄라이즈하는 복수의 트랜지스터(이퀄라이즈용 트랜지스터 또는 방전용 트랜지스터)(16-1∼16-k)로 된 방전용 셀 소스 드라이버(16)를 셀 어레이(2) 가장 가까운 곳의 센스 앰프부(High Voltage Tr 영역)(5)에 배치하고 있다. 비트선 실드선(BLCRL)(17)은, 비트선 실드선 드라이버(13 및 14)에 의해 구동되고, VSS 전위로 된다. 또한, 이퀄라이즈용 트랜지스터(16-1∼16-k)는, 이 수에 한정되는 것은 아니고, 또한 이들 사이즈(채널 폭, 채널 길이)에 대해서도, 적시에 설계 변경이 가능하다.

다음으로, 도 7을 참조한다. 도 7에는, 본 실시예에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예가 나타나고 있다. 도 7에 도시한 바와 같이, 1개의 비트선쌍에 대응한 회로 블록이 단 적층된 것과 같은 상태에서 배치되고, 센스 앰프부(High Voltage Tr 영역)를 구성하고 있다. 도 7에 도시한 바와 같이, 본 실시예에서는, 셀 소스선 드라이버(10)(방전용 트랜지스터)가 1비트선쌍에 대응하는 회로 블록과, 인접하는 1비트선쌍에 대응하는 회로 블록과의 사이에 배치되어 있지만, 이에 한정되는 것은 아니고, 예를 들면, 2개의 1비트선쌍에 대응하는 회로 블록과, 인접하는 2개의 1비트선쌍에 대응하는 회로 블록과의 사이에 배치되도록 하여도 된다. 또한, 본 실시예에서는, 2개의 비트선쌍에 대하여 1개의 방전용 트랜지스터(이퀄라이즈용 트랜지스터)가 대응하도록 하였으나, 이에 한정되는 것은 아니고, 방전용 트랜지스터(이퀄라이즈용 트랜지스터)의 수, 사이즈(채널 폭, 채널 길이)는, 적시에 설계 변경 가능하다.

다음으로, 도 8에는, 본 실시 형태에서의 4개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 레이아웃 이미지예가 도시되어 있다. 도 8에서는, 도 4와 마찬가지로, 「AA」는 활성 영역, 「GC」는 게이트 배선, 「M0」은 제1 배선층, 「M1」은 제2 배선층, 「M2」는 제3 배선층을 나타내고 있다. 또한, 도 4와 마찬가지로, 도면 중에 나타낸 마크를 사용하여, M0으로부터 AA로의 콘택트, M1로부터 M0으로의 콘택트, M2로부터 M1로의 콘택트가 나타나 있다.

셀 소스선(CELLSRC)(9), 비트선 실드선(BLCRL)(17) 및 VSS 배선은, 금속(예 를 들면, 알루미늄)의 베타 배선에 의한 M2가 사용되고 있다. 따라서, 셀 소스선 드라이버(10)의 방전 트랜지스터는, M2로부터 M1로 콘택트를 떨어뜨리기 위해서, 셀 어레이(2)로부터 연장되는 비트선(M1에 의함)의 배치가 완화되는 부분에 배치된다. 도 4에 도시한 바와 같이, 본 실시 형태에서는, 이 완화되는 부분이, 1비트선쌍에 대응하는 회로 블록과, 인접하는 1비트선쌍에 대응하는 회로 블록과의 사이로 된다.

여기에서, 도 9를 참조하여, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)에서, 셀 소스선(CELLSRC)(9)의 전위와, 비트선 실드선(BLCRL)(17)의 전위를 이퀄라이즈하는 경우의 전류의 흐름에 대하여 설명한다. 도 9에는, 도 7 및 도 8에 도시한 회로 중, 1개의 비트선쌍에 대응하는 센스 앰프부(High Voltage Tr 영역)(5) 및 센스 앰프부(Low Voltage Tr 영역)(6)의 회로예가 도시되어 있다. 또한, 도 9에는, 교차부(7)에 형성되어 있는 BLCRL 드라이버(13) 및 주변 회로부(15)에 형성되어 있는 셀 소스선 드라이버(11)의 회로 구성에 대해서도 나타나 있다. 또, 도 9에서는, 비트선 실드선(BLCRL)(17) 및 셀 소스선(CELLSRC)(9)에서의 전류의 흐름을 설명하기 위해서, BL_odd를 선택 비트선, BL_even을 비선택 비트선으로 하고, 셀 소스선 드라이버(16)의 방전용 트랜지스터(16-1∼16-k)에 의해, 비트선 실드선(BLCRL)(17)의 전위와 셀 소스선(CELLSRC)(9)의 전위를 이퀄라이즈한 경우의 전류의 흐름이 흰색의 화살표로 나타나 있다.

도 9에 도시한 바와 같이, 본 발명의 NAND형 플래시 메모리(30)에서는, 데이터의 판독 시에는, 비선택 비트선 BL_even이 비트선 실드선(17)에 접속되고, BLCRL 드라이버(13)로부터 비선택 비트선 BL_even에 접지 전위 VSS가 공급된다. 동시에, 셀 소스선 드라이버(16)(이퀄라이즈용 트랜지스터(16-1∼16-k))를 통해 선택 비트선측의 셀 소스선(9)도 접지되게 된다. 전류의 흐름에 기초하여 설명하면, 데이터의 판독 시에는, 전류는, 선택 비트선 BL_odd로부터 NAND 스트링을 통과하고, 셀 소스선 드라이버(16)(이퀄라이즈용 트랜지스터(16-1∼16-k)를 경유하여, BLCRL 드라이버(13)의 n채널 트랜지스터(13-1)의 VSS에 접속된 노드로 흐른다. 한편, 비선택 비트선측에서는, 전류가, 비선택 비트선 BL_even으로부터 비트선 실드선(BLCRL)(13)을 경유하여 BLCRL 드라이버(13)의 n채널 트랜지스터의 13-1의 VSS로 접속된 노드로 흐른다.

비트선 실드선(BLCRL)(13)의 배선 저항 R1은, 비교적 작다. 한편, 셀 어레이(2) 상에 있는 셀 소스선(CELLSRC)(9)의 배선 저항 R2는, 비교적 작지만, 교차부(7) 및 주변 회로부(15) 상에 있는 셀 소스선(CELLSRC)(9)의 배선 저항 R3은, 셀 소스선(CELLSRC)(9)이 주회되어 있는 만큼, 비교적 크게 되어 있다. 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)에서는, 이 셀 소스선(9) 중 저항이 큰 부분을 전류 패스로서 사용하지 않기 때문에, 셀 소스선(9)에 발생하는 노이즈를 억제할 수 있다.

여기에서, 도 10을 참조한다. 도 10에는, 메모리 셀로부터 데이터를 판독할 때에 있어서의, 데이터 “1”이 기억된 “1” 셀의 비트수, 데이터 “0”이 기억된 “0”셀의 비트수, 셀 소스선(CELLSRC)(9) 및 비트선 실드선(BLCRL)(17)의 전위의 변화가 나타나 있다.

본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)에서는, 방전 패스에서의 셀 소스선(9)의 저항이 작기 때문에, “1” 셀의 비트선으로부터 셀 소스선(CELLSRC)(9)에, 소위 셀 전류가 흘러드는 것을 억제할 수 있고, 셀 소스선(CELLSRC)(9)의 불필요한 전위의 상승을 억제할 수 있다(도 10의 “b'”로 나타낸 부분). 또한, 셀 소스선(9)의 전위의 상승과 비트선 실드선(17)의 전위의 낙하는, 서로 역상의 관계에 있으며, 거의 동일한 크기이다. 왜냐하면, 비트선 용량의 거의 92%는 인접 비트선 용량에 의해 차지되어 있기 때문이다. 따라서, 셀 어레이(2)의 가장 가까운 곳에서, 셀 소스선(9)의 전위의 상승과 비트선 실드선(17)의 전위를 이퀄라이즈용 트랜지스터(16-1∼16-k)를 분산 배치하여 이퀄라이즈함으로써, 2개의 배선에 생기는 노이즈가 거의 캔슬되고(도 10에서의 “b'” 및 “c'”), 노이즈량이 종래의 1/4 이하로 된다고 하는 극적인 개선을 도모할 수 있다. 따라서, 비트선 실드선(BLCRL)(17)의 전위가 낮아지지 않기 때문에, “0” 셀의 비트선의 전위가, 인접하는 실드된 비트선으로부터의 노이즈에 의해 낮아지는 k와는 달리(도 10의 “d'”로 나타낸 부분), “0” 셀의 센스 마진에 악영향을 끼치지는 않는다.

여기에서 도 11을 참조한다. 도 11은, 메모리로부터 데이터를 판독할 때에 있어서의, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)의 셀 소스선(CELLSRC)(9) 및 비트선 실드선(BLCRL)(17)의 전위의 변화와, 도 13에 도시한 NAND형 플래시 메모리(100)의 셀 소스선(CELLSRC)(109) 및 비트선 실드선(BLCRL)(114)의 전위의 변화의 컴퓨터 시뮬레이션 결과를 나타낸다. 셀 소스선(CELLSRC)(9) 및 셀 소스선(CELLSRC)(109)에 대해서는 전위의 상승이 나타나 있으며, 비트선 실드선 (BLCRL)(17) 및 비트선 실드선(BLCRL)(114)에 대해서는, 전위의 강하가 나타나 있다.

도 11로부터 분명한 바와 같이, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)의 셀 소스선(CELLSRC)(9)은, 거의 전위의 상승이 보이지 않고, 비트선 실드선(BLCRL)(17)도 또한, 거의 전위의 하강이 보이지 않는다. 한편, 도 13에 도시한 NAND형 플래시 메모리(100)의 셀 소스선(CELLSRC)(109)은, 크게 전위가 상승하고, 또한, 비트선 실드선(BLCRL)(114)은, 크게 전위가 하강하고 있다. 이 컴퓨터 시뮬레이션 결과는, 도 10 및 도 16과 일치하고 있다.

본 실시예에 관한 본 발명의 NAND형 플래시 메모리(30)에서는, 셀 소스선(9)의 전위의 상승과 비트선 실드선(17)의 전위를 이퀄라이즈용 트랜지스터(16-1∼16-k)를 분산 배치하여 이퀄라이즈함으로써, 2개의 배선에 생기는 노이즈를 거의 캔슬할 수 있으며, 이에 의해 데이터 판독 시에서의 셀 전류의 감소를 억제하고, 셀 소스선 및 비트선에서의 노이즈의 발생을 억제할 수 있어, 데이터의 판독 동작을 고속으로 행할 수 있다.

[실시예 3]

본 실시예에서는, 전술한 실시예 2에서 설명한 본 발명의 NAND형 플래시 메모리(30)에서, 충전용 셀 소스선 드라이버(11 및 12)를, 각각 교차부(7) 및 교차부(8)에 배치한 예에 대하여 설명한다.

도 12를 참조한다. 도 12에는, 본 실시예에 관한 본 발명의 NAND형 플래시 메모리(40)의 개략 구성도가 도시되어 있다. 또, 도 12에 도시한 본 실시예에 관 한 본 발명의 NAND형 플래시 메모리(20)에서, 전술한 실시 형태 및 실시예 2에서 설명한 본 발명의 NAND형 플래시 메모리(1) 및 본 발명의 NAND형 플래시 메모리(30)와 마찬가지의 구성에 대해서는, 동일한 부호를 붙이고 있기 때문에, 여기서는 다시 설명은 하지 않는다.

도 12에 도시한 바와 같이, 본 실시예의 NAND형 플래시 메모리(40)는, 충전용 셀 소스선 드라이버(11 및 12)를, 각각 교차부(7) 및 교차부(8)에 배치하고 있다. 이와 같이 함으로써, 충전 패스(11a 및 12a)에서의 셀 소스선(CELLSRC)(9)의 배선이 짧아져서, 충전 패스(11a 및 12a)의 저항을 작게 할 수 있다. 또한, 통상, 교차부(7) 및 교차부(8)는, 다른 회로가 그다지 밀집해서 배치되어 있지 않아, 레이아웃에 여유가 있기 때문에, 교차부(7) 및 교차부(8)에 사이즈가 큰 충전용 셀 소스선 드라이버(11 및 12)를 배치함으로써, 주변 회로부(15)의 면적 부담이 가벼워지고, 주변 회로(15)의 레이아웃 효율을 높일 수 있으며, 이에 의해, NAND형 플래시 메모리(40) 전체의 레이아웃 효율을 높일 수 있다. 따라서, 셀 소스선(9)의 전위의 상승과 비트선 실드선(17)의 전위를 이퀄라이즈용 트랜지스터(16-1∼16-k)를 분산 배치하여 이퀄라이즈함에 의한 셀 소스선 및 비트선에서의 노이즈 발생의 억제에 의한 데이터의 판독 동작의 고속화와 함께, 우수한 효과를 발휘한다.

<산업상의 이용 가능성>

본 발명의 불휘발성 반도체 기억 장치는, 기입 동작의 고속화를 실현할 수 있으며, NAND형 플래시 메모리의 시스템 전체의 고속화를 실현할 수 있다. 따라서, 본 발명에 따르면, 더욱 저렴하고, 소형, 고속 또한 대용량의 불휘발성 반도체 기억 장치를 실현할 수 있다. 본 발명의 불휘발성 반도체 기억 장치는, 컴퓨터를 비롯하여, 디지털 스틸 카메라, 휴대 전화, 가전 제품 등의 전자 기기의 기억 장치로서 사용할 수 있다.

본 발명에 따르면, 셀 소스선 드라이버의 방전 트랜지스터로 방전하는 방전 패스에서의 셀 소스선의 배선 저항을 저감할 수 있으며, 이에 따라 데이터 판독 시에서의 셀 전류의 감소를 억제하고, 셀 소스선 및 비트선에서의 노이즈의 발생을 억제할 수 있어, 데이터의 판독 동작을 고속으로 행할 수 있다.

또한, 본 발명에 따르면, 셀 소스선의 전위와 비트선 실드선의 전위를 이퀄라이즈함으로써, 2개의 배선에 생기는 노이즈를 거의 캔슬할 수 있으며, 이에 따라 데이터 판독 시에서의 셀 전류의 감소를 억제하고, 셀 소스선 및 비트선에서의 노이즈의 발생을 억제할 수 있어, 데이터의 판독 동작을 고속으로 행할 수 있다.

Claims

전기적으로 재기록 가능한 메모리 셀이 직렬로 접속된 NAND 스트링스가 매트릭스 형상으로 배치된 셀 어레이와,

상기 메모리 셀에 접속된 비트선의 전위를 감지함으로써, 상기 메모리 셀의 임계값을 감지하는 센스 앰프로, 고전압 트랜지스터를 갖는 제1 영역과 저전압 트랜지스터를 갖는 제2 영역을 갖는 센스 앰프와,

상기 NAND 스트링스의 일단에 접속된 셀 소스선과,

상기 셀 소스선에 접속되어, 상기 셀 소스선에 접지 전위 또는 저전위를 공급하는 제1 트랜지스터를 갖는 제1 셀 소스선 드라이버

를 구비한 불휘발성 반도체 기억 장치로서,

상기 셀 소스선 드라이버의 상기 제1 트랜지스터는, 상기 센스 앰프의 상기 제1 영역에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 셀 어레이 상에 형성되는 상기 셀 소스선은, 격자 형상으로 배치되어, 서로 접속되고, 또한 주기적으로 배치한 배선으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 셀 소스선에 접속되어, 상기 셀 소스선에 고전위를 공급하는 제2 트랜지스터를 갖는 제2 셀 소스선 드라이버를 갖고, 상기 제2 트랜지스터는, 상기 센스 앰프와 로우 디코더와의 교차부 또는 주변 회로에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
전기적으로 재기록 가능한 메모리 셀이 직렬로 접속된 NAND 스트링스가 매트릭스 형상으로 배치된 셀 어레이와,

상기 메모리 셀에 접속된 비트선의 전위를 감지함으로써, 상기 메모리 셀의 임계값을 감지하는 센스 앰프로, 고전압 트랜지스터를 갖는 제1 영역과 저전압 트랜지스터를 갖는 제2 영역을 갖는 센스 앰프와,

상기 NAND 스트링스의 일단에 접속된 셀 소스선과,

상기 셀 소스선에 그 일단이 접속되고, 비트선 실드선에 그 타단이 접속되어, 상기 비트선 실드선을 통해 상기 셀 소스선에 접지 전위 또는 저전위를 공급하는 제1 트랜지스터를 갖는 제1 셀 소스선 드라이버

를 구비한 불휘발성 반도체 기억 장치로서,

상기 셀 소스선 드라이버의 상기 제1 트랜지스터는, 상기 센스 앰프의 상기 제1 영역에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 셀 어레이 상에 형성되는 상기 셀 소스선은, 격자 형상으로 배치되어, 서로 접속되고, 또한 주기적으로 배치한 배선으로 이루어지는 것을 특징으로 하는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 셀 소스선에 접속되어, 상기 셀 소스선에 고전위를 공급하는 제2 트랜지스터를 갖는 제2 셀 소스선 드라이버를 갖고, 상기 제2 트랜지스터는, 상기 센스 앰프와 로우 디코더와의 교차부 또는 주변 회로에 배치되는 것을 특징으로 하는 불휘발성 반도체 기억 장치.