KR960036074A - 반도체 기억 장치 - Google Patents

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Abstract

본 발명은 집적도를 해치는 일없이 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소를 갖는 반도체 기억 장치를 제공하고자 하는 것을 목적으로 한다. 플레이트 전위 배선(50-1)으로부터 메모리셀어레이(5-1)에 집적된 BPT셀군의 매립 플레이트 배선층에 플레이트 전위를 공급하기 위한 공급 소자 블록(13-1)을 메모리셀 어레이(5-1)의 로우 디코더 어레이(9-1)에 상대하는 변(33)에 근접하여 배치하고, 플레이트 전위 배선(50-1)으로부터 메모리셀 어레이(5-2)에 집적된 BPT셀군의 매립 플레이트 배선층에 플레이트 전위를 공급하기 위한 공급 소자 블록(13-2)를 메모레셀 어레이(5-2)의 로우 디코더 어레이(13-2)에 상대하는 변(35)에 근접하여 배치한다.

Description

반도체 기억 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1 실시예에 관한 다이나믹형 RAM의 메모리 코어의 일부를 도시한 블럭도.

Claims (9)

  1. 각각 제1 및 제2 전극을 갖고 상기 제1 전극에 전하를 축적함으로써 정보의 기억을 행하는 트렌치 캐패시터를 행렬상으로 배치하여 구성되는 제1 사각형상의 트렌치 캐패시터 어레이와, 각각 제1 및 제2 전극을 갖고 상기 제1 전극에 전하를 축적함으로써 정보의 기억을 행하는 복수의 트렌치 캐패시터를 행렬상으로 배치하여 구성되고, 상기 제1 트렌치 캐패시터 어레이에 소정 간격을 두고 나란히 배치된 제2 사각형상의 트렌치 캐패시터 어레이와, 상기 제1 트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부에서 각각 확산시키며, 상기 제1 트렌치 캐패시터 어레이에 속하는 제2 전극과 접속되고, 인접하는 것끼리 상호 접속된 복수의 구형(球型) 확산층으로 구성되는 제1 확산층 배선층과, 상기 제2 트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부에서 각각 확산시키며, 상기 제2 트렌치 캐패시터 어레이에 속하는 제2 전극과 접속되고, 접속하는 것끼리 상호 접속된 복수의 구형 확산층으로 구성되는 제2 확산층 배선층과, 상기 제1 트렌치 캐패시터 어레이와 상기 제2 트렌치 캐패시터 어레이 사이에 배치되고, 상기 제1 및 제2트렌치 캐패시터 어레이에 속하는 제1 전극에 축적된 정보를 증폭하는 증폭 회로열과, 상기 제1 트렌치 캐패시터 어레이의 한변을 따라 배치된 제1 워드선 구동 회로와, 상기 제2 트렌치 캐패시터 어레이의 한변을 따라 배치된 제2 워드선 구동 회로와, 상기 제1 트렌치 캐패시터 어레이의 상기 워드선 구동 회로에 존재하는 변의 대향하는 변을 따라 배치되며, 상기 제1 확산층 배선층에 전압을 공급하는 제1 접속 수단과, 상기 제2 트렌치 캐패시터 어레이의 상기 워드선 구동 회로에 존재하는 변의 대향하는 변을 따라 배치되고, 상기 제2 확산층 배선층에 전압을 공급하는 제2 접속수단으로 구성되는 것을 특징으로 하는 반도체 기억장치.
  2. 외장(sheath)상의 플레이트 전극을 갖는 트렌치 캐패시터 및 MOS 트랜지스터로 구성되는 메모리 셀을 행렬상으로 배치하고, 상기 트렌치 캐패시터 기저부에서 인접하는 트렌치 캐패시터와 접속함으로써 매립 플레이트 전극을 형성한 DRAM셀 어레이를 복수개 소정 간격을 두어 배치하고, 이들 간극에 센스앰프를 배치하여 구성한 DRAM셀 블록의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서 상기 복수 DRAM셀 어레이에 대응하여 설치되고, 상기 메립 프레이트 전극에 각각 내부 전원 전위와 접지 전위간의 중간 전위를 공급하는 복수의 전위 공급 회로가 상기 DRAM셀 어레이를 사이에 두면서 상기 워드선 구동 회로와 대향하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 반도체 기판에 형성된 제1 도전형 제1웰과 상기 제1웰 보다도 얕은 제2 도전형의 제2웰과 상기 제2웰을 관통하고 상기 제1웰에 이르는 트렌치 캐패시터를 갖는 DRAM셀을 복수개 배치하여 이루어진 DRAM셀 어레이를 복수 개소에 소정 간격의 간극을 두어 배치하고, 이들 간극에 센스 앰프를 배치하여 구성한 DRAM셀 블록의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서, 상기 복수의 DRAM셀 어레이에 대응하여 설치되고, 상기 제1웰에 내부 전원 전위와 접지 전위간의 전위를 중간 전위를 공급하는 복수의 전위 공급 회로가 상기 DRAM셀 어레이를 사이에 두면서 상기 워드선 구동 회로와 대향하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1 매립 플레이트 배선층에 접속된 제1 메모리셀군을 포함하는 제1 메모리셀 어레이와, 상기 제1메모리셀 어레이에 인접하여 배치되고, 제2 매립 플레이트 배선층에 접속된 제2 메모리셀군을 포함하는 제2 메모리셀 어레이와, 상기 제1 메모리셀 어레이와 상기 제2 메모리셀 어레이 사이에 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제1 센스 앰프군, 상기 제2 메모레셀군에 전기적으로 접속되는 제2 센스 앰프군, 상기 제1 센스 앰프군에 전기적으로 접속되는 제1 데이터선군, 및 상기 제2 센스 앰프군에 전기적으로 접속되는 제2 데이터선군을 적어도 포함하는 제1 센스 앰프 어레이와, 상기 제1 메모리셀 어레이의, 상기 제1 센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제3센스 앰프군, 및 상기 제3 센스 앰프군에 전기적으로 접속되는 제3 데이터군을 적어도 포함하는 제2 센스 앰프 어레이와, 상기 제2 메모리셀 어레이의 상기 제1 센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2 메모리셀군에 전기적으로 접속되는 제4 센스 앰프군, 및 상기 재4 센스 앰프군에 전기적으로 접속되는 제4 데이터선군을 적어도 포함하는 제3 센스 앰프 어레이와, 상기 제1 메모리셀 어레이의, 상기 제1 센스 앰프 어레이 및 상기 제2 센스 앰프 어레이에 근접하는 변 이외의 변에 근접하여 배치되고, 상기 제1 메모리셀군의 로우를 선택하는 제1 로우 디코더군을 포함하는 제1 로우 디코더 어레이와, 상기 제2 메모리셀 어레이의, 상기 제1 센스 앰프 어레이 및 상기 제3 센스 앰프 어레이에 근접하는 변 이외의 변에 근접하여 배치되고, 상기 제2 메모리셀군의 로우를 선택하는 제2 로우 디코더군을 포함하는 제2 로우 디코더 어레이와 상기 제2 센스 앰프 어레이의, 상기 제1 메모리셀 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2 메모리셀군 및 상기 제2 메모리셀군으로 공유되고, 상기 제1 메모리셀군 및 상기 제2 메모리셀군의 컬럼의 선택하는 컬럼 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1 메모리셀 어레이의, 상기 제1 로우 디코더 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1 매립 플레이트 어레이의, 상기 제2 로우 디코더 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2 매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2공급 소자 블록을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1 매립 플레이트 배선층에 접속된 제1 메모리셀군을 포함하는 제1 메모리셀 어레이와, 상기 제1메모리셀 어레이에 인접하여 배치되고, 제2매립 플레이트 배선층에 접속된 제2 메모리셀군을 포함하는 제2 메모리셀 어레이와, 상기 제1 메모리셀 어레이와 상기 제2 메모레셀 어레이 사이에 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제1 센스 앰프군, 상기 제2 메모리셀군에 전기적으로 접속되는 제2센스 앰프군, 상기 제1 센스 앰프군에 전기적으로 접속되는 제1 데이터선군, 및 상기 제2 센스 앰프군에 전기적으로 접속되는 제2 데이터선군을 적어도 포함하는 제1 센서 앰프 어레이와, 상기 제1 메모리 셀 어레이의, 상기 제1 센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제3 센스 앰프군, 및 상기 제3 센스 앰프군에 전기적으로 접속되는 제3 데이터선군을 적어도 포함하는 제2센스 앰프 어레이와, 상기 제2 메모레셀 어레이의, 상기 제1 센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2 메로리셀군에 전기적으로 접속되는 제4센스 앰프군 ,및 상기 제4 센스 앰프군에 전기적으로 접속되는 제4 데이터군을 적어도 포함하는 제3 센스 앰프 어레이와, 상기 제1 메모리셀군의 로우를 선택하는 제1 로우 디토더군을 포함하는 제1로우 디코더 어레이와, 상기 제2 메모리셀군의 로우를 선택하는 제2 로우 디코더군을 포함하는 제2 로우 디코더 어레이와, 상기 제1메모리셀군 및 상기 제2메모리셀군으로 공유되고, 상기 제1 메모리셀군 및 상기 제2 메모리셀군의 컬럼을 선택하는 컬럼 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1 메모리셀 어레이에 근접하여 배치되고, 상기 제1 매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1공급 소자 블록과, 상기 제2 메모리셀 어레이에 근접하고, 또한 제1 공급 소자 블록에 인접하여 배치되고, 상기 제2 매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2 공급 소자 블록을 구비하고, 상기 제1, 제2 공급 소자 블록이 포함하는 공급 소자를 각 공급 소자 블록마다 분산시켜 설치하고, 상기 제1, 제2 공급 소자 블록끼리의 사이 영역에 상기 제1 센스 앰프 어레이가 포함하는 센스 앰프군을 구동하기 위한 센스 앰프 구동 회로를 포함하는 회로 블록이 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1 매립 플레이트 배선층에 접속된 제1 메모리셀군을 포함하는 제1 메모리셀 어레이와, 상기 제1 메모레셀 어레이와 상기 제2 메모리셀 어레이 사이에 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제1 센스 앰프군, 상기 제2 메모리셀군에 전기적으로 접속되는 제2 센스 앰프군, 상기 제1 센스 앰프군 전기적으로 접속되는 제1 데이터선군, 및 상기 제2 센스 앰프군에 전기적으로 접속되는 제2 데이터 선군을 적어도 포함하는 제1 센스 앰프 어레이와, 상기 제1 모메리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제3 센스 앰프군 및 상기 제3 센스 앰프군에 전기적으로 접속되는 제3 데이터선군을 적어도 포함하는 제2 센스 앰프 어레이와, 상기 제2 메모리셀 어레이의, 상기 제1 센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1 메모리셀군에 전기적으로 접속되는 제4 센스 앰프군, 및 상기 제4 센스 앰프군에 전기적으로 접속되는 제4 데이터선군을 적어도 포함하는 제3 센스 앰프 어레이와, 상기 제1 메모리셀군의 로우를 선택하는 제1 로우 디코더군을 포함하는 제1 로우 디코더 어레이와, 상기 제2 메모리셀군의 로우를 선택하는제2 로우 디코더군을 포함하는 제2 로우 디코더군을 포함하는 제2 로우 디코더 어레이와, 상기 제1 메모리셀군 및 상기 제2 메모리셀군으로 공유되고, 상기 제1 메모리셀군 및 상기 제2 메모리셀군의 컬럼을 선택하는 컬럼 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1 메모리셀 어레이에 근접하여 배치되고, 상기 제1 메립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1 공급 소자 블럭과, 상기 제2 메모리셀 어레이에 근접하고, 또한 제1 공급 소자 블럭에 인접하여 배치되고, 상기 제2 메립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2 공급 소자 블럭을 구비하고, 상기 제1, 제2 공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜 설치하고 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 리드 라이트 데이터선군과, 리드 라이트 데이터선군의 한변을 따라서 배치된 복수의 로우 디코더 어레이를 포함하는 제1 로우 디코더 어레이군과, 리드 라이트 데이터선군의, 상기 한변에 상대하는 다른 변을 따라서 배치된 복수의 로우 디코더 어레이를 포함하는 제2 로우 디코더 어레이군과, 제1 로우 디코더 어레이군의 상기 리드 라이크 데이터선군에 상대되는 변에 인접하여 배치되고, 각 로우 디코더 어레이마다 설치된 메모리셀 어레이를 포함하는 제1 메모리셀 어레이군과, 제2 로우 디코더 어레이군의 상기 리드 라이트 데이터선군에 상대되는 변에 인접하여 배치되고, 각 로우 디코더 어레이마다 설치된 메모리셀 어레이를 포함하는 제2 메모리셀 어레이군과, 제1 메모리셀 어레이군의, 상기 제1 로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1 공급 소자 블럭군과, 제2 메모리셀 어레이군의, 상기 제2 로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급소자 블럭을 포함하는 제2 공급 소자 블럭군을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 복수의 메모리 코어를 갖고, 상기 복수의 메모리 코어는 각각, 상기 메모리 코어가 늘어서는 방향을 따라서 배치된 복수의 메모리셀 어레이를 포함하는 제1 메모리셀 어레이군과, 상기 메모리 코어가 늘어서는 방향을 따르는 한편 상기 제1 메모리셀 어레이군에 인접하여 배치된 복수의 메모리셀 어레이를 포함하는 제2 메모리셀 어레이군과, 상기 제1 메모리셀 어레이군과 상기 제2 메모리셀 어레이군 사이에 배치된 상기 각 메모리셀 어레이마다 설치된 로우 디코더 어레이를 포함하는 제1 로우 디코더 어레이군과, 상기 제1 로우 디코더 어레이군과 상기 제2 메모리셀 어레이군 사이에 배치된 상기 각 메모리셀 어레이마다 철치된 로우 디코더 어레이를 포함하는 제2 로우 디코더 어레이군과, 상기 제1 로우 디코더 어레이군과 상기 제2 로우 디코더 어레이 사이에 상기 메모리 코어가 늘어서는 방향을 따라서 비치된 리드 라이트 데이터선군과, 제1 메모리셀 어레이군의 상기 제1 로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1 공급 소자 블럭군과, 제2 메모리셀 어레이군의 상기 제2 로우 디코더 어레이군에 상대되는 변의 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 소자 블럭을 포함하는 제2 공급 소자 블럭군을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 메모리 코어마다 설치된 상기 메모리 코어로부터 출력되는 데이터를 멀티플렉스하는 제1단 멀티 플렉서를 갖고, 상기 제1단 멀티플렉서로부터 출력되는 멀티플렉서 데이터를 다시 멀티플렉스하는 제2단 멀티플렉서를 적어도 갖는 것을 특징으로 하는 반도체 기억 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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