KR960019700A - 입력 보호 회로 및 이를 이용한 반도체 장치 - Google Patents
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Abstract
본 발명의 입력 보호 회로는 제1 및 제2의 입력 패드(1,2)와, 반도체 기판(10)에 형성한 제1 및 제2의 외측 웰 영역(11, 13)과, 제1의 외측 웰 영역내에 형성된 제1의 내측 웰 영역(12)와, 제2의 외측 웰 영역내에 형성된 제2의 내측 웰 영역(13)과, 제1의 내측 웰 영역내에 형성되고 확산층으로 구성되는 확산 저항 소자(17)과, 제2의 내측 웰 영역내에 형성된 적어도 1개의 PN 접합을 포함하는 입력 보호 다이오드 소자로 구성되며, 제1 및 제2의 입력 패드와의 사이에 확산 저항 소자와 입력 보호 다이오드 소자가 직렬로 접속되어 있는 것을 특징으로 한다.
본 발명을 사용함으로써, 내부 회로의 파괴 및 오동작을 방지하고, ESD 테스트에서도 파괴되지 않는 입력 보호 회로를 제공하는 것이 가능하게 된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예를 도시한 단면도.
Claims (6)
- 제1 및 제2입력 패드(1,2)와; 제1도전형의 반도체 기판(10)에 형성된 제2도전형의 제1 및 제2의 외측 웰 영역(11, 13)과: 상기 제1의 외측 웰 영역내에 형성된 제1도전형의 제1의 내측 웰 영역(12)과; 상기 제2의 외측 웰 영역내에 형성된 제1도전형의 제2의 내즉 웰 영역(14)와; 상기 제1의 내측 웰 영역내에 형성되고, 제2도전형의 확산층으로 구성되는 확산 저항 소자(17) ; 및 상기 제2의 내측 웰 영역내에 형성된 적어도 하나의 PN 접합 포함하는 입력 보호 다이오드 소자를 구비하고 있되, 상기 제1 및 제2의 입력 패드의 사이에, 상기 확산 저항 소자와 상기 입력 보호 다이오드 소자가 직렬로 접속되어 있는 것을 특징으로 하는 입력 보호 회로.
- 제1항에 있어서, 상기 제1의 입력 패드는 신호 입력 패드(1)이고, 상기 제2의 입력 패드는 기준 전원 패드(2)이며, 상기 확산 저항 소자는 상기 제1의 입력 패드와 접속되어 있는 것을 특징으로 하는 입력 보호 회로.
- 제1항에 있어서, 상기 제1의 입력 패드는 신호 입력 패드(1)이고, 상기 제2의 입력 패드는 기준 전원 패드(2)이며, 상기 확산 저항 소자는 상기 제2의 입력 패드와 접속되어 있는 것을 특징으로 하는 입력 보호 회로.
- 복수의 신호 입력 패드 및 기준 전원 패드가 열 형태로 배치되고, 이들 복수의 신호 입력 패드에 각각 대응한 복수의 입력 보호 회로를 구비하되, 상기 복수의 입력 보호 회로는 제1도전형의 반도체 기판(10)에 형성된 제2도전형의 제1의 외측 웰 영역(11)과; 상기 제1의 외측 웰 영역내에 형성된 제1도전형의 제1의 내측 웰 영역(12)와; 상기 제1의 내측 웰 영역내에 형성된 제2도전형의 확산층으로 구성되는 확산 저항 소자(17)과; 상기 반도체 기판에 형성한 상기 복수의 신호 입력 패드에 각각 대응한 제2도전형의 복수의 제2의 외측 웰 영역(13)과; 상기 복수의 제2의 외측 웰 영역내에 각각 형성된 제1도전형의 복수의 제2의 내측 웰 영역(14) ; 및 상기 복수의 제2의 내측 웰 영역내에 각각 형성된 적어도 하나의 PN 접합을 포함하는 복수의 입력 보호 다이오드를 구비하고 있으며, 상기 복수의 제2의 내측 웰 영역에는 상기 기준 전원 패드로부터 상기 확산 저항 소자를 거쳐 기준 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치.
- 장방형상의 제1도전형의 반도체 기판을 4분할하여, 각각의 분할부에 메모리 셀을 행렬 형태로 배열하여 이루어지는 제1, 제2, 제3 및 제4의 메모리 셀 어레이를 각각 배치하고, 상기 제1 및 상기 제2의 메모리 셀 어레이의 사이 및 상기 제3 및 상기 제4의 메모리 셀 어레이 사이에 복수의 신호 입력 패드 및 복수의 기준 전원 패드를 열 형태로 배치하여 이들 복수의 신호 입력 패드에 각각 대응한 복수의 입력 보호 회로를 구비하는 반도체 장치에 있어서, 상기 복수의 입력 보호 회로는 상기 반도체 기판에 형성된 제2도전형의 제1의 외측 웰 영역(11)과; 상기 제1의 외측 웰 영역내에 형성된 제1도전형의 제1의 내측 웰 영역(12)와; 상기 제1의 내측 웰 영역내에 형성된 제2도전형의 확산층으로 구성되는 확산 저항 소자(17)과; 상기 반도체 기판에 형성된 상기 복수의 신호 입력 패드에 각각 대응한 제2도전형의 복수의 제2의 외측 웰 영역(13)과; 상기 복수의 제2의 외측 웰 영역내에 각각 형성된 제1도전형의 복수의 제2의 내측 웰 영역(14) ; 및 상기 복수의 제2의 내측 웰 영역내에 각각 형성된 적어도 하나의 PN 접합을 포함하는 복수의 입력 보호 다이오드 소자를 구비하되, 상기 복수의 제2의 내측 웰 영역에는 상기 기준 전원 패드로부터 상기 확산 저항 소자를 거쳐 기준 전원 전압이 인가되는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 상기 메모리 셀은 매립 플레이트 전극 구조를 갖는 다이나믹형 메모리 셀인 것을 특징으로 하는 반도체 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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