JPH04147664A - 大規模集積回路装置 - Google Patents
大規模集積回路装置Info
- Publication number
- JPH04147664A JPH04147664A JP27182990A JP27182990A JPH04147664A JP H04147664 A JPH04147664 A JP H04147664A JP 27182990 A JP27182990 A JP 27182990A JP 27182990 A JP27182990 A JP 27182990A JP H04147664 A JPH04147664 A JP H04147664A
- Authority
- JP
- Japan
- Prior art keywords
- reference potential
- wiring
- unused
- basic cell
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000009792 diffusion process Methods 0.000 abstract 4
- 239000004065 semiconductor Substances 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、マスタスライス方式によるゲートアレイ型大
規模集積回路装！（以下ゲートアレイＬＳＩ）に関し、
特に論理回路で使用する基準電位の安定化を図ったゲー
トアレイＬＳＩに関する。
規模集積回路装！（以下ゲートアレイＬＳＩ）に関し、
特に論理回路で使用する基準電位の安定化を図ったゲー
トアレイＬＳＩに関する。
従来、この種のゲートアレイＬＳＩの半導体チップの外
周囲には、基準電位を発生する回路が形成されれいる。
周囲には、基準電位を発生する回路が形成されれいる。
また、この基準電位を安定化するためにこの基準電位を
発生する回路近傍に専用の領域を設け、ここに容量素子
を形成していた。
発生する回路近傍に専用の領域を設け、ここに容量素子
を形成していた。
一方、この半導体チップの基本セルはトランジスタと拡
散抵抗より構成されているが、未使用の基本セル内はた
だ単なる空領域である。
散抵抗より構成されているが、未使用の基本セル内はた
だ単なる空領域である。
上述した従来のマスタスライス方式のゲートアレイＬＳ
Ｉでは、未使用の基本セルの領域は何も利用されておら
ず有効利用に欠けるという欠点がある。また、基本セル
を並べたセル列部に論理回路が構成されるとき、この論
理回路の構成上基準電位の接続を多く必要とするとき、
基準電位が過負荷になり、この基準電位が変動し易く、
回路の誤動作を引き起こす問題があった。
Ｉでは、未使用の基本セルの領域は何も利用されておら
ず有効利用に欠けるという欠点がある。また、基本セル
を並べたセル列部に論理回路が構成されるとき、この論
理回路の構成上基準電位の接続を多く必要とするとき、
基準電位が過負荷になり、この基準電位が変動し易く、
回路の誤動作を引き起こす問題があった。
本発明の目的は、容量素子を形成する領域を新たに設け
ることなく安定した基準電位が得られるとともに誤動作
の起きないゲートアレイＬＳＩを提供するこである。
ることなく安定した基準電位が得られるとともに誤動作
の起きないゲートアレイＬＳＩを提供するこである。
本発明のゲートアレイＬＳＩは、基本セル及び未使用の
基本セルがアレイ状に配列しているマスタスライス方式
によるゲートアレイ型の大規模集積回路装置において、
前記未使用の基本セル内の一導電型拡散抵抗素子と基準
電位配線とを隣接して配置し、前記未使用の基本セル内
の前記一導電型拡散抵抗素子とこの抵抗素子の直下の逆
導電型埋込み層とてなる容量素子と、前記基準電位配線
に接続される前記基本セル列部に構成された論理回路の
数に応じて複数の前記容量素子を前記基準電位配線に接
続することを備え構成される。
基本セルがアレイ状に配列しているマスタスライス方式
によるゲートアレイ型の大規模集積回路装置において、
前記未使用の基本セル内の一導電型拡散抵抗素子と基準
電位配線とを隣接して配置し、前記未使用の基本セル内
の前記一導電型拡散抵抗素子とこの抵抗素子の直下の逆
導電型埋込み層とてなる容量素子と、前記基準電位配線
に接続される前記基本セル列部に構成された論理回路の
数に応じて複数の前記容量素子を前記基準電位配線に接
続することを備え構成される。
次に、本発明について図面を参照して説明する。
第１図（ａ＞及び（ｂ）は本発明による一実施例を示す
半導体チップに形成された未使用の基本セルの平面図及
びＡＡ断面図である。このゲートアレイＬＳＩは、第１
図（ｂ）に示すように、未使用のＰ１型拡散抵抗素子３
とこの抵抗素子３の直下にあるＮ′″型埋型埋層２を利
用してＰＮ接合を用いたＰＮ接合容量を形成するこであ
る。
半導体チップに形成された未使用の基本セルの平面図及
びＡＡ断面図である。このゲートアレイＬＳＩは、第１
図（ｂ）に示すように、未使用のＰ１型拡散抵抗素子３
とこの抵抗素子３の直下にあるＮ′″型埋型埋層２を利
用してＰＮ接合を用いたＰＮ接合容量を形成するこであ
る。
また、第１図（ａ）に示すように、Ｐ＋型拡散抵抗素子
３のコンタクト８に第１の配線層４を接続し、スルーホ
ール７により絶縁層９を開口し、第１の配線層４と基準
電位配線である第２の配線層５を接続する。このことに
より、最高電位に接続されているＰ“型拡散抵抗素子３
とその直下にあるＮ＋型埋込み層２との間に逆バイアス
された接合容重による容量素子を形成したことになる。
３のコンタクト８に第１の配線層４を接続し、スルーホ
ール７により絶縁層９を開口し、第１の配線層４と基準
電位配線である第２の配線層５を接続する。このことに
より、最高電位に接続されているＰ“型拡散抵抗素子３
とその直下にあるＮ＋型埋込み層２との間に逆バイアス
された接合容重による容量素子を形成したことになる。
以上説明したように本発明は、マスタスライス方式のゲ
ートアレイＬＳＩの未使用基本セルの一導電型拡散抵抗
とこの拡散抵抗の直下にある逆導電型埋込み層を利用し
てＰＮ接合容量からなる容量素子を形成し、基準電位配
線に接続される基本セル列部に構成される論理回路の数
に応じて複数の前記容量素子を前記基準電位配線に接続
することにより、特別に容量素子を設ける領域を必要と
することなく、過負荷のときでも基準電位が安定し誤動
作のないゲートアレイＬＳＩが得られるという効果があ
る。
ートアレイＬＳＩの未使用基本セルの一導電型拡散抵抗
とこの拡散抵抗の直下にある逆導電型埋込み層を利用し
てＰＮ接合容量からなる容量素子を形成し、基準電位配
線に接続される基本セル列部に構成される論理回路の数
に応じて複数の前記容量素子を前記基準電位配線に接続
することにより、特別に容量素子を設ける領域を必要と
することなく、過負荷のときでも基準電位が安定し誤動
作のないゲートアレイＬＳＩが得られるという効果があ
る。
第１図（ａ）及び（ｂ）は本発明による一実施例を示す
半導体チップに形成された未使用の基本セルの平面図及
びＡＡ断面図である。 １・・・基本セル、２・・・Ｎ＋型埋込み層、３・・・
Ｐ゛型拡散抵抗素子、４・・・第１の配線、５・・・第
２の配線、６・・・トランジスタ素子、７・・・スルー
ホール、８・・コンタクト、９・・・絶縁層、１０・・
・酸化膜。
半導体チップに形成された未使用の基本セルの平面図及
びＡＡ断面図である。 １・・・基本セル、２・・・Ｎ＋型埋込み層、３・・・
Ｐ゛型拡散抵抗素子、４・・・第１の配線、５・・・第
２の配線、６・・・トランジスタ素子、７・・・スルー
ホール、８・・コンタクト、９・・・絶縁層、１０・・
・酸化膜。
Claims (1)
- 基本セル及び未使用の基本セルがアレイ状に配列して
いるマスタスライス方式によるゲートアレイ型の大規模
集積回路装置において、前記未使用の基本セル内の一導
電型拡散抵抗素子と基準電位配線とを隣接して配置し、
前記未使用の基本セル内の前記一導電型拡散抵抗素子と
この抵抗素子の直下の逆導電型埋込み層とでなる容量素
子と、前記基準電位配線に接続される前記基本セル列部
に構成された論理回路の数に応じて複数の前記容量素子
を前記基準電位配線に接続することを特徴とする大規模
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27182990A JPH04147664A (ja) | 1990-10-09 | 1990-10-09 | 大規模集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27182990A JPH04147664A (ja) | 1990-10-09 | 1990-10-09 | 大規模集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04147664A true JPH04147664A (ja) | 1992-05-21 |
Family
ID=17505443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27182990A Pending JPH04147664A (ja) | 1990-10-09 | 1990-10-09 | 大規模集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04147664A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104938A1 (fr) * | 1999-12-03 | 2001-06-06 | EM Microelectronic-Marin SA | Circuit intégré basse puissance ayant des capacité de découplage |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194739A (ja) * | 1985-02-22 | 1986-08-29 | Toshiba Corp | マスタ−スライス型半導体装置 |
-
1990
- 1990-10-09 JP JP27182990A patent/JPH04147664A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61194739A (ja) * | 1985-02-22 | 1986-08-29 | Toshiba Corp | マスタ−スライス型半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1104938A1 (fr) * | 1999-12-03 | 2001-06-06 | EM Microelectronic-Marin SA | Circuit intégré basse puissance ayant des capacité de découplage |
| WO2001041217A1 (fr) * | 1999-12-03 | 2001-06-07 | Em Microelectronic-Marin Sa | Circuit integre basse puissance ayant des capacites de decouplage |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR840000985A (ko) | 반도체 집적회로 및 그 제조방법 | |
| US4884118A (en) | Double metal HCMOS compacted array | |
| US4763178A (en) | Semiconductor memory device | |
| JPH0434309B2 (ja) | ||
| CA1102009A (en) | Integrated circuit layout utilizing separated active circuit and wiring regions | |
| US4951111A (en) | Integrated circuit device | |
| KR100222623B1 (ko) | 입력 보호 회로 및 이를 이용한 반도체 장치 | |
| JPH0243349B2 (ja) | ||
| JPH0237101B2 (ja) | ||
| JPH04147664A (ja) | 大規模集積回路装置 | |
| JPH0419808Y2 (ja) | ||
| JPS61194739A (ja) | マスタ−スライス型半導体装置 | |
| JPH0897298A (ja) | 半導体メモリ装置 | |
| JPS62224042A (ja) | 半導体集積回路装置 | |
| JPH0527988B2 (ja) | ||
| JPH0834286B2 (ja) | 集積回路装置 | |
| JPH04186671A (ja) | 半導体メモリ装置 | |
| JP3038896B2 (ja) | 半導体装置 | |
| JPH037964Y2 (ja) | ||
| JPS6350850Y2 (ja) | ||
| JPH03155669A (ja) | ゲートアレイ装置 | |
| JP2834186B2 (ja) | 半導体装置 | |
| KR850000795A (ko) | 반도체 집적회로 | |
| JPH03145762A (ja) | マスタースライス集積回路 | |
| JPS6066449A (ja) | ゲ−トアレ−素子 |