KR0182972B1 - 반도체 메모리 장치 - Google Patents

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Abstract

반도체 메모리 장치에 관한 것이며, 본 발명의 목적은 셀 데이타의 손실을 막으면서도 대기전류의 손실을 줄일 수 있는 반도체 메모리 장치를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 반도체 메모리 장치는 접지전원에 연결된 제1도전형의 반도체 기판과; 상기 반도체 기판의 상부에 형성되고, 접지전원에 연결된 제2도전형의 제1웰영역과; 상기 제1웰영역내에 형성된 제1도전형의 제2웰영역과; 상기 제2웰영역내에 형성되고, 입출력패드에 연결된 제2도전형의 제1불순물 영역과; 상기 제2웰영역내에 형성되고, 상기 제1불순물 영역과 각기 이격되며, 접지전원에 연결된 제2불순물 영역들을 포함함을 특징으로 한다.

Description

반도체 메모리 장치
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 대기전류 및 셀 데이타 손실이 적은 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치에 있어서, 입력 및 출력신호는 입출력단 패드를 통하여 반도체 메모리 장치에 저장되고 독출(Read)된다. 이러한 입출력단 패드는 반도체 기판의 N+ 불순물 도핑영역과 전기적으로 연결되어 있다.
최근 반도체 메모리 장치가 고속화됨에 따라서, 입력 및 출력신호에 언더슈트(Undershoot)가 발생하게 되었고, 이에 따라 입출력단 패드에 N+ 불순물 도핑영역을 통해 전자가 주입되어 칩내의 반도체 메모리 장치의 메모리 셀 어레이까지 확산 혹은 드리프트(Drift)되어 메모리 셀 데이타를 손상시키는 경향이 심화되었다. 이에 따라 종래의 반도체 메모리 장치는 종래기술의 일실시예를 도시하고 있는 도 1에서와 같이, 입출력단 패드(101)와 연결되는 피형 반도체 기판(102)의 상부에는 피형 웰(103)이 형성되어 있고, 상기 피형 웰(103)내에 입출력단 패드(101)와 연결되는 N+ 불순물 도핑영역(106)이 형성되어 있고, 상기 N+ 불순물 도핑영역(106)과 이격되어 N+ 도핑영역(107)과 P+ 불순물 도핑영역(108)이 형성되어 있고, 이 도핑영역들(107,108)은 접지전원 VSS와 연결된다. 한편, 상기 피형 반도체 기판(102)의 다른 상부 부위에는 엔형 웰(104)가 형성되어 있고, 이 엔형 웰(104)내에는 전원전압 VCC와 연결되는 N+ 불순물 도핑영역(109)가 형성되어 있다. 또한, 메모리 셀 어레이부에는 반도체 기판(201)의 상부에 피형 웰(105)이 형성되어 있고, 이 피형 웰(105)내에는 셀 노드와 연결되는 N+불순물 도핑영역(110)이 형성되어 있다.
전술한 바와 같은 종래의 기술에서 입출력단 패드(101)로 입력되는 입출력신호의 스윙에 의해 언더슈트(undershoot)가 발생하면 접지된 피형 웰(103)과 입출력단 패드(101)에 연결된 N+ 불순물 도핑영역(106)사이의 N+영역(106)/피형 웰(103) 다이오우드가 순방향 바이어스 된다.
도 2는 도 1에 도시된 반도체 메모리 장치의 등가회로도이다.
도 2를 참조하면, 반도체 기판과 셀 노드와 연결되는 불순물 도핑영역이 순방향으로 바이어스가 인가되어 있음을 나타낸다.
따라서, 상기 N+ 불순물 도핑영역(106)에서 다수의 전자가 피형 웰(103)로 주입(Injection))되며, 이중 일부 접지된 N+ 영역(107)/P+ 영역(108)을 통하여 접지로 흘러나가고(도 1 및 도 2의 경로 100A), 대부분의 전자는 피형 기판(102)으로 확산(Diffusion)된다. 이러한 확산하에서는 전자중 일부는 전원전압에 연결된 엔형 웰(104)을 통해 빠져 나가지만(도 1 및 도 2의 경로 100B) 나머지 전자는 메모리 셀 어레이로 흘러들어(도 1 및 도 2의 경로 100C) 셀 데이타를 변화시킨다.
상기 경로들중 (100B)와 (100C)가 종래기술의 문제점으로서 경로(100B)로 유입된 전자는 전원전압에 연결된 엔형 웰(104)을 통해 빠져 나가지만 이것은 곧 대기 전류(Standby current)로 나타나 Isb 페일을 유발시키고, 경로(100C)로 유입된 전자는 셀들중 고전압을 저장하고 있는 N+ 불순물 도핑영역(110)에 모이게 되고 셀 노드전압을 낮춤으로써 셀 데이타가 손실된다.
또한, 종래의 기술의 다른 실시예로서 도 3에 도시된 바와 같이, 피형 반도체 기판(201)의 상부에 정전기에 의한 보호 소자부의 형성부위에 엔형 웰(203)이 형성되어 있고, 상기 엔형 웰(203)내에 피형 웰(204)이 형성되어 있고, 상기 피형 웰(204)내에는 입출력단 패드(101)과 연결되는 N+ 불순물 도핑영역(205)이 형성되어 있고, 이 피형 웰(204)내에서 이 도핑영역(205)과 이격되며 접지전원과 연결되는 도핑영역들(206,207)이 형성되어 있고, 이 도핑영역들(206,207)은 각기 N+ 불순물 도핑영역(206)과 P+ 불순물 도핑영역(207)으로 나뉘어 진다. 한편, 상기 엔형 웰(203)에는 전원전압과 연결되는 N+ 불순물 도핑영역(208)이 형성되어 있다. 또한 메모리 셀 어레이부에는 반도체 기판(201)의 상부에 피형 웰(202)이 형성되어 있고, 상기 피형 웰(202)에는 데이타 저장이 가능한 셀 노드와 연결되는 N+ 불순물 도핑영역(209)가 형성되어 있다.
이와 같이, 종래기술의 다른 실시예에서는 반도체 메모리 장치의 정전기 손상에 의한 보호 부위는 피형 반도체 기판(201)상에 엔형 웰(203)을 형성하고, 이 웰(203)내에 다시 피형 웰(204)를 형성함으로써 종래의 경로(100C)를 제거하였다.
도 4는 도 3에 도시된 반도체 메모리 장치의 등가회로도이다.
도 3 및 도 4를 참조하면, 셀 노드를 통해 유입되는 데이타를 손실하게 하는 전자 경로 200C는 엔형 웰(203)과 피형 기판(201)이 역방향 바이어스 상태로 턴 오프상태를 취하고 있어 전자의 셀 어레이부로의 흐름(200C)이 차단된다. 즉, 입출력단 패드(101)로 유입되는 입출력신호에 언더슈트가 발생하면, N+ 불순물 도핑영역(205)/피형 웰(204)의 다이오우드는 순방향 바이어스 상태로 되고, 다수의 전자는 상기 피형 웰(204)로 주입된다. 주입된 전자중 일부는 전자 경로(200A)를 통하여 접지로 흘러 나가지만, 대부분은 엔형 웰(203)로 유입된다. 이 엔형 웰(203)과 피형 반도체 기판(201)은 역방향 바이어스 상태이므로 이와 같이 유입된 전자는 피형 반도체 기판(201)으로 유입되지 못하고 전자 경로(200B)를 통하여 전원전압단자로 빠져 나간다. 그러나, 경로(200B)를 통해 전원전압단자로 빠져나간 전자전류는 대기 전류가 되어 Isb 페일을 유발하게 된다.
따라서, 본 발명의 목적은 셀 데이타의 손실을 막으면서도 대기전류의 손실을 줄일 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 데이타 처리속도의 증가와 칩의 신뢰도 향상에 기여할 수 있는 반도체 메모리 장치를 제공함에 있다.
도 1은 종래기술의 일실시예에 따라 구성된 반도체 메모리 장치의 단면도.
도 2는 도 1에 도시된 반도체 메모리 장치의 등가회로도.
도 3은 종래기술의 다른 실시예에 따라 구성된 반도체 메모리 장치의 단면도.
도 4는 도 3에 도시된 반도체 메모리 장치의 등가회로도.
도 5는 본 발명의 실시예에 따라 구성된 반도체 메모리 장치의 단면도.
도 6는 도 5에 도시된 반도체 메모리 장치의 등가회로도.
도 7는 도 5에 도시된 반도체 메모리 장치의 피형 웰내에서의 전류 대비 전압특성을 보여주는 파형도.
도 8는 도 5에 도시된 반도체 메모리 장치의 엔형 웰내에서의 전류 대비 전압특성을 보여주는 파형도.
도 9는 도 5에 도시된 반도체 메모리 장치의 반도체 기판내에서의 전류 대비 전압특성을 보여주는 파형도.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
도 5는 본 발명의 실시예에 따라 구현된 반도체 메모리 장치의 단면도이고, 도 6은 도 5에 대한 등가회로도이다.
도 5와 도 6을 참조하면, 종래에 문제시되었던 셀 데이타의 손실 및 대기전류를 줄이기 위하여 도 3에 도시된 반도체 메모리 장치와 동일한 구조를 사용하면서 N+ 불순물 도핑영역들(206)(208)에는 동일 전압을 인가하는 것이다. 즉, 도 3에 도시된 반도체 메모리 장치에서와 같이 피형 반도체 기판(201)에 엔형 웰(203)을 사용하는 구조에서는 도핑영역들(206)(208)과 접지전압 VSS이 연결되고, 엔형 반도체 기판(201)에 피형 웰(203)을 사용하는 구조에서는 도핑영역들(206)(208)과 전원전압 VCC이 연결된다.
따라서, 상기 입출력단 패드(101)를 통하여 유입되는 신호에 언더슈트가 발생하여 N+ 도핑영역(305)/피형 웰(304)간에 형성되는 다이오우드가 순방향 바이어스되면 다수의 전자가 이 피형 웰(204)로 주입된다. 이때, 상기 엔형 웰(203)이 종래와 같이 전원전압 VCC로 인가되어 있을때는 피형 웰(204)/엔형 웰(203)이 역방향 바이어스에 의해 주입된 전자는 엔형 웰(203)로 드리프트하여 경로(200B)를 통해 Isb 페일을 유발시키지만 본 발명에서와 같이 엔형 웰(203)이 접지전압 VSS로 인가되어 있을때는 오히려 주입된 대부분의 전자가 피형 웰(204)로 빠져 나간다. 그리고 남은 소수의 전자는 접지된 엔형 웰(203)로 빠져나간다.
도 7∼도 9는 도 5의 구조를 프로세스 및 디바이스 시뮬레이션(Simulation)한 결과로써, 엔형 웰(203)에 각각 VSS(OV)와 VCC(5V)를 인가한 상태에서, 도 7은 도 5에 도시된 반도체 메모리 장치의 피형 웰(204)내에서의 전류 대비 전압특성을 보여주는 파형도이고, 도 8은 도 5에 도시된 반도체 메모리 장치의 엔형 웰(203)내에서의 전류 대비 전압특성을 보여주는 파형도이며, 도 9는 도 5에 도시된 반도체 메모리 장치의 반도체 기판(201)내에서의 전류 대비 전압특성을 보여주는 파형도이다.
도 7∼도 9에서도 알 수 있는 바와 같이, 엔형 웰(203)을 접지함으로써 피형 웰(204) 및 엔형 웰(203)에서 유입되는 전자를 차단하는 효과가 매우 큼을 알 수 있다.
따라서, 전자 확산 경로인 (100C)와 (200C), 그리고 엔형 웰(203)을 전원전압 VCC으로 인가하기 때문에 발생하는 대기 전류인 경로 (100B)와 (200B)를 각각 차단하기 위하여 엔형 웰(203)을 접지전원 VSS으로 인가하여 대기 전류 Isb를 줄일 수 있고, 셀 어레이부로 전자가 유입되지 않아 셀 데이타에 영향을 주지 않게 된다.
전술한 바와 같이 본 발명에 따르면, 데이타 처리속도의 증가와 칩의 신뢰도 향상에 기여할 수 있는 이점을 가진다. 또한, 본 발명은 셀 데이타의 손실을 막으면서도 대기전류의 손실을 줄일 수 있는 이점을 가진다.

Claims (6)

  1. 반도체 메모리 장치에 있어서: 접지전원에 연결된 제1도전형의 반도체 기판과; 상기 반도체 기판의 상부에 형성되고, 접지전원에 연결된 제2도전형의 제1웰영역과; 상기 제1웰영역내에 형성된 제1도전형의 제2웰영역과; 상기 제2웰영역내에 형성되고, 입출력패드에 연결된 제2도전형의 제1불순물 영역과; 상기 제2웰영역내에 형성되고, 상기 제1불순물 영역과 각기 이격되며, 접지전원에 연결된 제2불순물 영역들을 포함함을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 제1도전형은 피형 불순물이고, 상기 제2도전형은 엔형 불순물임을 특징으로 하는 반도체 메모리 장치.
  3. 제1항에 있어서, 상기 제2불순물 영역들은 제1도전형의 제3불순물영역과 제2도전형의 제4불순물영역으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
  4. 반도체 메모리 장치에 있어서: 접지전원에 연결된 제1도전형의 반도체 기판과; 상기 반도체 기판의 상부에 형성되고, 전원전압에 연결된 제2도전형의 제1웰영역과; 상기 제1웰영역내에 형성된 제1도전형의 제2웰영역과; 상기 제2웰영역내에 형성되고, 입출력패드에 연결된 제2도전형의 제1불순물 영역과; 상기 제2웰영역내에 형성되고, 상기 제1불순물 영역과 각기 격리되며, 전원전압에 연결된 제2불순물 영역들을 포함함을 특징으로 하는 반도체 메모리 장치.
  5. 제4항에 있어서, 상기 제1도전형은 엔형 불순물이고, 상기 제2도전형은 피형 불순물임을 특징으로 하는 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 제2불순물 영역들은 제1도전형의 제3불순물영역과 제2도전형의 제4불순물영역으로 이루어짐을 특징으로 하는 반도체 메모리 장치.
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