JPH1070255A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH1070255A JPH1070255A JP9194465A JP19446597A JPH1070255A JP H1070255 A JPH1070255 A JP H1070255A JP 9194465 A JP9194465 A JP 9194465A JP 19446597 A JP19446597 A JP 19446597A JP H1070255 A JPH1070255 A JP H1070255A
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- memory device
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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-
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
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Abstract
(57)【要約】
【課題】 セルデータの損失を防止しながらもスタンバ
イ電流の損失を減少させ、チップの信頼度を向上させ得
る半導体メモリ装置を提供する。 【解決手段】 第１導電形の半導体基板と、この半導体
基板に形成され、接地電圧に接続された第２導電形の第
１ウェル領域と、この第１ウェル領域内に形成された第
１導電形の第２ウェル領域と、この第２ウェル領域内に
形成され、入出力パッドに接続された第２導電形の第１
不純物領域と、前記第２ウェル領域内に形成され、前記
第１不純物領域から隔離して接地電圧に接続された１以
上の第２不純物領域と、を含んでなることを特徴とする
半導体メモリ装置。
イ電流の損失を減少させ、チップの信頼度を向上させ得
る半導体メモリ装置を提供する。 【解決手段】 第１導電形の半導体基板と、この半導体
基板に形成され、接地電圧に接続された第２導電形の第
１ウェル領域と、この第１ウェル領域内に形成された第
１導電形の第２ウェル領域と、この第２ウェル領域内に
形成され、入出力パッドに接続された第２導電形の第１
不純物領域と、前記第２ウェル領域内に形成され、前記
第１不純物領域から隔離して接地電圧に接続された１以
上の第２不純物領域と、を含んでなることを特徴とする
半導体メモリ装置。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ装置
に関する。
に関する。
【０００２】
【従来の技術】半導体メモリ装置において、入出力信号
は入出力パッドを通じて入出力され、入出力パッドは半
導体基板のｎ+ 領域と電気的に接続される。最近では、
半導体メモリ装置の高速化により、入出力信号にアンダ
シュートが発生し、これにより入出力パッドに電子が注
入され、チップ内のメモリセルアレイまで、拡散あるい
はドリフトされてセルデータが破壊される場合がある。
は入出力パッドを通じて入出力され、入出力パッドは半
導体基板のｎ+ 領域と電気的に接続される。最近では、
半導体メモリ装置の高速化により、入出力信号にアンダ
シュートが発生し、これにより入出力パッドに電子が注
入され、チップ内のメモリセルアレイまで、拡散あるい
はドリフトされてセルデータが破壊される場合がある。
【０００３】図１は、従来の半導体メモリ装置の断面図
である。入出力パッド１０１と接続されるｐ形基板１０
２の上部にはｐウェル１０３が形成されており、このｐ
ウェル１０３内に入出力パッド１０１と接続されるｎ+
領域１０６が形成されており、これとは他にｎ+ 領域１
０７とｐ+ 領域１０８が形成され接地電圧ＶＳＳと接続
される。一方、このｐ形基板１０２上部の他の部分には
ｎウェル１０４が形成されており、このｎウェル１０４
内には、電源電圧ＶＣＣと接続されるｎ+ 領域１０９が
形成されている。また、メモリセルアレイ部には、基板
１０２の上部にｐウェル１０５が形成されており、この
ｐウェル１０５内には、セルノードと接続されるｎ+ 領
域１１０が形成されている。
である。入出力パッド１０１と接続されるｐ形基板１０
２の上部にはｐウェル１０３が形成されており、このｐ
ウェル１０３内に入出力パッド１０１と接続されるｎ+
領域１０６が形成されており、これとは他にｎ+ 領域１
０７とｐ+ 領域１０８が形成され接地電圧ＶＳＳと接続
される。一方、このｐ形基板１０２上部の他の部分には
ｎウェル１０４が形成されており、このｎウェル１０４
内には、電源電圧ＶＣＣと接続されるｎ+ 領域１０９が
形成されている。また、メモリセルアレイ部には、基板
１０２の上部にｐウェル１０５が形成されており、この
ｐウェル１０５内には、セルノードと接続されるｎ+ 領
域１１０が形成されている。
【０００４】図２は、図１に示した半導体メモリ装置の
等価回路である。同図において、入出力パッド１０１を
通る入出力信号にアンダシュートが発生すれば、接地さ
れたｐウェル１０３と入出力パッド１０１に接続された
ｎ+ 領域１０６との間のダイオード接続が順方向にバイ
アスされる。そして、ｎ+ 領域１０６で多数の電子がｐ
ウェル１０３に注入され、注入された電子の一部が接地
されたｎ+ 領域１０７／ｐ+ 領域１０８を通して接地に
流れ（図１及び図２の経路１００Ａ）、他の大部分の電
子はｐ形基板１０２内で拡散する。拡散した電子の一部
は、電源電圧に接続されたｎウェル１０４を通じて流れ
出し（図１及び図２の経路１００Ｂ）これによりスタン
バイ電流が減少する。残りの電子はｎ+ 領域からメモリ
セルアレイに流れ込んで（図１及び図２の経路１００
Ｃ）セルノード電圧を下げ、記録されているデータを破
壊する。
等価回路である。同図において、入出力パッド１０１を
通る入出力信号にアンダシュートが発生すれば、接地さ
れたｐウェル１０３と入出力パッド１０１に接続された
ｎ+ 領域１０６との間のダイオード接続が順方向にバイ
アスされる。そして、ｎ+ 領域１０６で多数の電子がｐ
ウェル１０３に注入され、注入された電子の一部が接地
されたｎ+ 領域１０７／ｐ+ 領域１０８を通して接地に
流れ（図１及び図２の経路１００Ａ）、他の大部分の電
子はｐ形基板１０２内で拡散する。拡散した電子の一部
は、電源電圧に接続されたｎウェル１０４を通じて流れ
出し（図１及び図２の経路１００Ｂ）これによりスタン
バイ電流が減少する。残りの電子はｎ+ 領域からメモリ
セルアレイに流れ込んで（図１及び図２の経路１００
Ｃ）セルノード電圧を下げ、記録されているデータを破
壊する。
【０００５】図３は、ｐ形基板２０１の上部に形成され
た、ｎウェル２０３内にｐウエル２０４が静電保護のた
めに形成されており、ｐウェル２０４内には、入出力パ
ッド１０１と接続されるｎ+ 領域２０５と、接地電圧へ
接続されるｎ+ 領域２０６及びｐ+ 領域２０７が形成さ
れている。また、ｎウェル２０３には、電源電圧と接続
されるｎ+ 領域２０８も形成されている。メモリセルア
レイ部には、基板２０１の上部にｐウェル２０２が形成
されており、このｐウェル２０２内には、セルノードと
接続されるｎ+ 領域２０９が形成されている。このよう
にｐ形基板２０１上にｎウェル２０３を形成し、このｎ
ウェル２０３内にｐウェル２０４を再び形成することに
より、経路１００Ｃをオフさせることができる。
た、ｎウェル２０３内にｐウエル２０４が静電保護のた
めに形成されており、ｐウェル２０４内には、入出力パ
ッド１０１と接続されるｎ+ 領域２０５と、接地電圧へ
接続されるｎ+ 領域２０６及びｐ+ 領域２０７が形成さ
れている。また、ｎウェル２０３には、電源電圧と接続
されるｎ+ 領域２０８も形成されている。メモリセルア
レイ部には、基板２０１の上部にｐウェル２０２が形成
されており、このｐウェル２０２内には、セルノードと
接続されるｎ+ 領域２０９が形成されている。このよう
にｐ形基板２０１上にｎウェル２０３を形成し、このｎ
ウェル２０３内にｐウェル２０４を再び形成することに
より、経路１００Ｃをオフさせることができる。
【０００６】図３の等価回路を図４に示しているが、こ
れによれば、入出力パッド１０１で入出力信号にアンダ
シュートが発生すれば、ｎ+ 領域２０５／ｐウェル２０
４のダイオード接続は順方向にバイアスされ、多数の電
子がｐウェル２０４に注入される。この注入された電子
の一部は、経路２００Ａを通じて接地に流れ出るが、大
部分の電子はｎウェル２０３に流入する。ここで、ｎウ
ェル２０３及びｐ形基板２０１は逆方向にバイアスされ
てオフ状態となるため、経路２００Ｃは遮断され、電子
は経路２００Ｂを通じて電源電圧へ流れる。経路２００
Ｂを通じて電源電圧に流れ出た電子は、スタンバイ電流
を減らす電流を発生させる。
れによれば、入出力パッド１０１で入出力信号にアンダ
シュートが発生すれば、ｎ+ 領域２０５／ｐウェル２０
４のダイオード接続は順方向にバイアスされ、多数の電
子がｐウェル２０４に注入される。この注入された電子
の一部は、経路２００Ａを通じて接地に流れ出るが、大
部分の電子はｎウェル２０３に流入する。ここで、ｎウ
ェル２０３及びｐ形基板２０１は逆方向にバイアスされ
てオフ状態となるため、経路２００Ｃは遮断され、電子
は経路２００Ｂを通じて電源電圧へ流れる。経路２００
Ｂを通じて電源電圧に流れ出た電子は、スタンバイ電流
を減らす電流を発生させる。
【０００７】
【発明が解決しようとする課題】上記のような従来技術
に着目して本発明の目的は、セルデータの損失を防止し
ながらもスタンバイ電流の損失を減少させ、チップの信
頼度を向上させ得る半導体メモリ装置を提供することに
ある。
に着目して本発明の目的は、セルデータの損失を防止し
ながらもスタンバイ電流の損失を減少させ、チップの信
頼度を向上させ得る半導体メモリ装置を提供することに
ある。
【０００８】
【課題を解決するための手段】このような目的を達成す
るために本発明は、第１導電形の半導体基板と、この半
導体基板に形成され、接地電圧に接続された第２導電形
の第１ウェル領域と、この第１ウェル領域内に形成され
た第１導電形の第２ウェル領域と、この第２ウェル領域
内に形成され、入出力パッドに接続された第２導電形の
第１不純物領域と、前記第２ウェル領域内に形成され、
前記第１不純物領域から隔離して接地電圧に接続された
１以上の第２不純物領域と、を含んでなることを特徴と
する。第１導電形はｐ形、第２導電形はｎ形とすること
ができる。もし、第１導電形がｎ形、第２導電形がｐ形
の場合は、前記第１ウェル領域と第２不純物領域は電源
電圧に接続される。
るために本発明は、第１導電形の半導体基板と、この半
導体基板に形成され、接地電圧に接続された第２導電形
の第１ウェル領域と、この第１ウェル領域内に形成され
た第１導電形の第２ウェル領域と、この第２ウェル領域
内に形成され、入出力パッドに接続された第２導電形の
第１不純物領域と、前記第２ウェル領域内に形成され、
前記第１不純物領域から隔離して接地電圧に接続された
１以上の第２不純物領域と、を含んでなることを特徴と
する。第１導電形はｐ形、第２導電形はｎ形とすること
ができる。もし、第１導電形がｎ形、第２導電形がｐ形
の場合は、前記第１ウェル領域と第２不純物領域は電源
電圧に接続される。
【０００９】
【発明の実施の形態】以下、本発明の実施形態につき図
５及び図６を参照しつつ詳細に説明する。図５は、本発
明に係る半導体メモリ装置の断面図、図６は、図５の等
価回路である。
５及び図６を参照しつつ詳細に説明する。図５は、本発
明に係る半導体メモリ装置の断面図、図６は、図５の等
価回路である。
【００１０】図５及び図６は、セルデータの損失及びス
タンバイ電流の損失を抑制するために、図３に示した半
導体メモリ装置と同一な構造を使用しつつ不純物領域３
０６〜３０８には、同一電圧を印加するものである。す
なわち、図３に示した半導体メモリ装置のように、接地
のｐ形基板３０１にｎウェル３０３を使用する構造で
は、不純物領域３０６〜３０８と接地電圧ＶＳＳが接続
され、ｎ形基板３０１にｐウェル３０３を使用する構造
では、不純物領域３０６〜３０８は電源電圧ＶＣＣに接
続される。
タンバイ電流の損失を抑制するために、図３に示した半
導体メモリ装置と同一な構造を使用しつつ不純物領域３
０６〜３０８には、同一電圧を印加するものである。す
なわち、図３に示した半導体メモリ装置のように、接地
のｐ形基板３０１にｎウェル３０３を使用する構造で
は、不純物領域３０６〜３０８と接地電圧ＶＳＳが接続
され、ｎ形基板３０１にｐウェル３０３を使用する構造
では、不純物領域３０６〜３０８は電源電圧ＶＣＣに接
続される。
【００１１】入出力パッド１０１を通じて流入する信号
にアンダシュートが発生して、ｎ+領域３０５／ｐウェ
ル３０４間のダイオード接続が順方向にバイアスされる
と、多数の電子がこのｐウェル３０４に注入される。こ
のとき、従来のように、ｎウェル３０３が電源電圧ＶＣ
Ｃに印加されているときは、ｐウェル３０４／ｎウェル
３０３の逆方向バイアスにより、注入された電子はｎウ
ェル３０３にドリフトして経路３００Ｂを通じてスタン
バイ電流を減少させる電流を発生させるていた。一方、
本例のように、ｎウェル３０３が接地電圧ＶＳＳに印加
されているときは同電位なので、注入された大部分の電
子はｐウェル３０４から直接的に接地へ抜け出し、残り
の少数の電子が接地されたｎウェル３０３へ抜け出すだ
けである。
にアンダシュートが発生して、ｎ+領域３０５／ｐウェ
ル３０４間のダイオード接続が順方向にバイアスされる
と、多数の電子がこのｐウェル３０４に注入される。こ
のとき、従来のように、ｎウェル３０３が電源電圧ＶＣ
Ｃに印加されているときは、ｐウェル３０４／ｎウェル
３０３の逆方向バイアスにより、注入された電子はｎウ
ェル３０３にドリフトして経路３００Ｂを通じてスタン
バイ電流を減少させる電流を発生させるていた。一方、
本例のように、ｎウェル３０３が接地電圧ＶＳＳに印加
されているときは同電位なので、注入された大部分の電
子はｐウェル３０４から直接的に接地へ抜け出し、残り
の少数の電子が接地されたｎウェル３０３へ抜け出すだ
けである。
【００１２】図７〜９は、図５の構造をデバイスシミュ
レーションした結果で、ｎウェル３０３にそれぞれＶＳ
Ｓ（０Ｖ）とＶＣＣ（５Ｖ）を印加した状態で、図７
は、図５に示した半導体メモリ装置のｐウェル３０４内
での電流対比電圧特性、図８は、図５に示した半導体メ
モリ装置のｎウェル３０３内での電流対比電圧特性、図
９は、図５に示した半導体メモリ装置のｐ形基板３０１
内での電流対比電圧特性を示しており、ｎウェル３０３
を接地することにより、ｐウェル３０４及びｎウェル３
０３から流入する電子を遮断できるという効果を示して
いる。
レーションした結果で、ｎウェル３０３にそれぞれＶＳ
Ｓ（０Ｖ）とＶＣＣ（５Ｖ）を印加した状態で、図７
は、図５に示した半導体メモリ装置のｐウェル３０４内
での電流対比電圧特性、図８は、図５に示した半導体メ
モリ装置のｎウェル３０３内での電流対比電圧特性、図
９は、図５に示した半導体メモリ装置のｐ形基板３０１
内での電流対比電圧特性を示しており、ｎウェル３０３
を接地することにより、ｐウェル３０４及びｎウェル３
０３から流入する電子を遮断できるという効果を示して
いる。
【００１３】
【発明の効果】このようにｎウェル３０３を接地電圧Ｖ
ＳＳに接続すると、ｎウェル２０３を電源電圧ＶＣＣへ
印加することにより発生するスタンバイ電流である経路
１００Ｂと２００Ｂをそれぞれ遮断するために、スタン
バイ電流が減少させられ、セルアレイ部に電子が流れ込
まないのでセルデータに影響しない。
ＳＳに接続すると、ｎウェル２０３を電源電圧ＶＣＣへ
印加することにより発生するスタンバイ電流である経路
１００Ｂと２００Ｂをそれぞれ遮断するために、スタン
バイ電流が減少させられ、セルアレイ部に電子が流れ込
まないのでセルデータに影響しない。
【図１】従来における半導体メモリ装置の要部断面図。
【図２】図１に示した半導体メモリ装置の等価回路図。
【図３】従来における他の例の半導体メモリ装置の要部
断面図。
断面図。
【図４】図３に示した半導体メモリ装置の等価回路図。
【図５】本発明による半導体メモリ装置の要部断面図。
【図６】図５に示した半導体メモリ装置の等価回路図。
【図７】図５に示した半導体メモリ装置のｐウェル内で
の電流対比電圧特性図。
の電流対比電圧特性図。
【図８】図５に示した半導体メモリ装置のｎウェル内で
の電流対比電圧特性図。
の電流対比電圧特性図。
【図９】図５に示した半導体メモリ装置の半導体基板内
での電流対比電圧特性図。
での電流対比電圧特性図。
Claims (5)
- 【請求項１】 第１導電形の半導体基板と、この半導体
基板に形成され、接地電圧に接続された第２導電形の第
１ウェル領域と、この第１ウェル領域内に形成された第
１導電形の第２ウェル領域と、この第２ウェル領域内に
形成され、入出力パッドに接続された第２導電形の第１
不純物領域と、前記第２ウェル領域内に形成され、前記
第１不純物領域から隔離して接地電圧に接続された１以
上の第２不純物領域と、を含んでなることを特徴とする
半導体メモリ装置。 - 【請求項２】 第１導電形はｐ形、第２導電形はｎ形で
ある請求項１記載の半導体メモリ装置。 - 【請求項３】 第１導電形の半導体基板と、この半導体
基板に形成され、電源電圧に接続された第２導電形の第
１ウェル領域と、この第１ウェル領域内に形成された第
１導電形の第２ウェル領域と、この第２ウェル領域内に
形成され、入出力パッドに接続された第２導電形の第１
不純物領域と、前記第２ウェル領域内に形成され、前記
第１不純物領域から隔離して電源電圧に接続された１以
上の第２不純物領域と、を含んでなることを特徴とする
半導体メモリ装置。 - 【請求項４】 第１導電形はｎ形、第２導電形はｐ形で
ある請求項４記載の半導体メモリ装置。 - 【請求項５】 第２不純物領域は、第１導電形の不純物
領域と第２導電形の不純物領域とをもつ請求項１又は請
求項４記載の半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P29030 | 1996-07-18 | ||
| KR1019960029030A KR0182972B1 (ko) | 1996-07-18 | 1996-07-18 | 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070255A true JPH1070255A (ja) | 1998-03-10 |
Family
ID=19466672
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9194465A Pending JPH1070255A (ja) | 1996-07-18 | 1997-07-18 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5982007A (ja) |
| JP (1) | JPH1070255A (ja) |
| KR (1) | KR0182972B1 (ja) |
| TW (1) | TW333708B (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3273001B2 (ja) * | 1997-11-25 | 2002-04-08 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666402B2 (ja) * | 1985-12-12 | 1994-08-24 | 三菱電機株式会社 | 半導体集積回路装置の入力保護回路 |
| US5181091A (en) * | 1988-04-29 | 1993-01-19 | Dallas Semiconductor Corp. | Integrated circuit with improved protection against negative transients |
| JP3332123B2 (ja) * | 1994-11-10 | 2002-10-07 | 株式会社東芝 | 入力保護回路及びこれを用いた半導体装置 |
-
1996
- 1996-07-18 KR KR1019960029030A patent/KR0182972B1/ko not_active IP Right Cessation
-
1997
- 1997-04-29 TW TW086105677A patent/TW333708B/zh not_active IP Right Cessation
- 1997-07-18 JP JP9194465A patent/JPH1070255A/ja active Pending
- 1997-07-18 US US08/896,946 patent/US5982007A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| TW333708B (en) | 1998-06-11 |
| KR980012443A (ko) | 1998-04-30 |
| KR0182972B1 (ko) | 1999-03-20 |
| US5982007A (en) | 1999-11-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |