JPH056958A - 半導体装置 - Google Patents
半導体装置Info
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- JPH056958A JPH056958A JP3291285A JP29128591A JPH056958A JP H056958 A JPH056958 A JP H056958A JP 3291285 A JP3291285 A JP 3291285A JP 29128591 A JP29128591 A JP 29128591A JP H056958 A JPH056958 A JP H056958A
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Abstract
(57)【要約】
【目的】この発明の目的は、静電放電時あるいはテスト
用の負電位入力（ＶIL）印加時に、基板電位が不安定に
なることを防止でき、入力保護回路部以外の基板電位を
使用しているトランジスタの破壊あるいは誤動作を防止
する。 【構成】半導体基板(11)には、ウェル領域(17)が形成さ
れ、このウェル領域(17)には、外部信号が入力される入
力パッド(18)が接続された第１の半導体領域(12)が設け
られている。この第１の半導体領域12の両側に位置する
ウェル領域(17)には、接地電位Ｖssが印加された第２の
半導体領域(13,14) が形成され、ウェル領域(17)内で第
２の半導体領域(13,14) の周囲には、接地電位Ｖssが印
加された第３の半導体領域(15)が形成されている。した
がって、入力パッド(18)と接地電位Ｖssの相互間には、
寄生トランジスタ(19)と寄生ダイオード(10)の並列回路
が形成されるため、半導体基板(11)のトランジスタの破
壊あるいは誤動作を防止できる。
用の負電位入力（ＶIL）印加時に、基板電位が不安定に
なることを防止でき、入力保護回路部以外の基板電位を
使用しているトランジスタの破壊あるいは誤動作を防止
する。 【構成】半導体基板(11)には、ウェル領域(17)が形成さ
れ、このウェル領域(17)には、外部信号が入力される入
力パッド(18)が接続された第１の半導体領域(12)が設け
られている。この第１の半導体領域12の両側に位置する
ウェル領域(17)には、接地電位Ｖssが印加された第２の
半導体領域(13,14) が形成され、ウェル領域(17)内で第
２の半導体領域(13,14) の周囲には、接地電位Ｖssが印
加された第３の半導体領域(15)が形成されている。した
がって、入力パッド(18)と接地電位Ｖssの相互間には、
寄生トランジスタ(19)と寄生ダイオード(10)の並列回路
が形成されるため、半導体基板(11)のトランジスタの破
壊あるいは誤動作を防止できる。
Description
【０００１】
【産業上の利用分野】この発明は、大規模集積回路（Ｌ
ＳＩ）などの半導体装置に係り、特に入力保護回路部の
素子構造に関する。
ＳＩ）などの半導体装置に係り、特に入力保護回路部の
素子構造に関する。
【０００２】
【従来の技術】一般に、ＬＳＩなどの半導体装置は、そ
の外部端子に偶発的に高電圧が印加されたり、人体など
に帯電した静電気が外部端子に放電される静電放電（El
ectroStatic Discharge；ＥＳＤ）が生じた時、チップ
内部の素子を破壊してしまう。その対策として、通常、
ＬＳＩ内部の素子を守るために入力保護回路が設けられ
ている。
の外部端子に偶発的に高電圧が印加されたり、人体など
に帯電した静電気が外部端子に放電される静電放電（El
ectroStatic Discharge；ＥＳＤ）が生じた時、チップ
内部の素子を破壊してしまう。その対策として、通常、
ＬＳＩ内部の素子を守るために入力保護回路が設けられ
ている。
【０００３】図１は、従来のＬＳＩ、例えば１Ｍビット
のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）における入力保護回路部の素子構造の一例を示すも
のである。ここで、21はＰ型半導体基板、22は上記Ｐ型
基板21の表面領域の一部に形成され、外部信号が入力さ
れる入力パッド25に接続されているｎ+ 型の第１の半導
体領域（ｎ+ 拡散層）、23および24は上記Ｐ型基板21の
表面領域の一部に形成され、接地電位Ｖssが印加される
ｎ+ 型の第２の半導体領域（ｎ+ 拡散層）である。上記
入力パッド25にはＬＳＩの図示せぬ入力回路部が接続さ
れている。
のダイナミック・ランダム・アクセス・メモリ（ＤＲＡ
Ｍ）における入力保護回路部の素子構造の一例を示すも
のである。ここで、21はＰ型半導体基板、22は上記Ｐ型
基板21の表面領域の一部に形成され、外部信号が入力さ
れる入力パッド25に接続されているｎ+ 型の第１の半導
体領域（ｎ+ 拡散層）、23および24は上記Ｐ型基板21の
表面領域の一部に形成され、接地電位Ｖssが印加される
ｎ+ 型の第２の半導体領域（ｎ+ 拡散層）である。上記
入力パッド25にはＬＳＩの図示せぬ入力回路部が接続さ
れている。
【０００４】図２は、図１に示す入力保護回路部の等価
回路を示すものである。26は入力パッド25とｎ+ 拡散層
22との間の抵抗成分、27は前記ｎ+ 拡散層22と前記Ｐ型
基板21と前記ｎ+ 拡散層23,24 とにより形成される寄生
バイポーラトランジスタ（ＮＰＮトランジスタ）であ
る。この寄生バイポーラトランジスタ27のベース電位
は、基板21の電位であり、通常はバックゲートバイアス
電位ＶBBが与えられている。
回路を示すものである。26は入力パッド25とｎ+ 拡散層
22との間の抵抗成分、27は前記ｎ+ 拡散層22と前記Ｐ型
基板21と前記ｎ+ 拡散層23,24 とにより形成される寄生
バイポーラトランジスタ（ＮＰＮトランジスタ）であ
る。この寄生バイポーラトランジスタ27のベース電位
は、基板21の電位であり、通常はバックゲートバイアス
電位ＶBBが与えられている。
【０００５】上記構成の入力保護回路部は、入力パッド
25に接続されている図示せぬ外部端子に偶発的に大電圧
が印加されたり、静電放電が生じた時、この入力パッド
25に接続されているｎ+ 拡散層22から近傍のｎ+ 拡散層
23,24 へ過剰な電流が流れてＬＳＩ内部の回路の素子な
どの破壊を防いでいる。
25に接続されている図示せぬ外部端子に偶発的に大電圧
が印加されたり、静電放電が生じた時、この入力パッド
25に接続されているｎ+ 拡散層22から近傍のｎ+ 拡散層
23,24 へ過剰な電流が流れてＬＳＩ内部の回路の素子な
どの破壊を防いでいる。
【０００６】
【発明が解決しようとする課題】しかし、前記寄生バイ
ポーラトランジスタ27のベース電位は、バックゲートバ
イアス電位ＶBBとなっている。このバックゲートバイア
ス電位ＶBBは、半導体基板21内に設けられている図示せ
ぬメモリセルアレイ部やセル周辺回路部のトランジスタ
で使用している。このため、静電放電により図示せぬ外
部端子から入力パッド25に過剰な電流が流れた時、半導
体基板21へ大量の量の電流が流れて基板電位が不安定に
なり、前記メモリセルアレイ部やセル周辺回路部のトラ
ンジスタが破壊されるおそれがある。
ポーラトランジスタ27のベース電位は、バックゲートバ
イアス電位ＶBBとなっている。このバックゲートバイア
ス電位ＶBBは、半導体基板21内に設けられている図示せ
ぬメモリセルアレイ部やセル周辺回路部のトランジスタ
で使用している。このため、静電放電により図示せぬ外
部端子から入力パッド25に過剰な電流が流れた時、半導
体基板21へ大量の量の電流が流れて基板電位が不安定に
なり、前記メモリセルアレイ部やセル周辺回路部のトラ
ンジスタが破壊されるおそれがある。
【０００７】また、集積回路のテストに際して、前記入
力パッド25に接続されている図示せぬ外部端子には、所
定の負の電位（ＶIL）が印加される。すると、上記入力
パッド25に接続されているｎ+ 拡散層22から発生する少
数キャリアが半導体基板21へ流れ出てバックゲートバイ
アス電位ＶBBを不安定にさせる。このため、やはり入力
保護回路部以外で、バックゲートバイアス電位ＶBBを使
用しているトランジスタが誤動作を起こすことがある。
力パッド25に接続されている図示せぬ外部端子には、所
定の負の電位（ＶIL）が印加される。すると、上記入力
パッド25に接続されているｎ+ 拡散層22から発生する少
数キャリアが半導体基板21へ流れ出てバックゲートバイ
アス電位ＶBBを不安定にさせる。このため、やはり入力
保護回路部以外で、バックゲートバイアス電位ＶBBを使
用しているトランジスタが誤動作を起こすことがある。
【０００８】この発明は、上記課題を解決するためにな
されたものであり、その目的とするところは、外部から
信号が供給される入力パッドに、静電放電により過剰な
電流が流れた場合においても、基板電位を安定に保持で
き、入力保護回路部以外の回路で、基板電位を使用して
いるトランジスタの破壊を防止することができ、信頼性
の高い入力保護回路部を備えた半導体装置を提供しよう
とするものである。
されたものであり、その目的とするところは、外部から
信号が供給される入力パッドに、静電放電により過剰な
電流が流れた場合においても、基板電位を安定に保持で
き、入力保護回路部以外の回路で、基板電位を使用して
いるトランジスタの破壊を防止することができ、信頼性
の高い入力保護回路部を備えた半導体装置を提供しよう
とするものである。
【０００９】また、この発明の他の目的は、入力パッド
にテスト用の負の入力電位（ＶIL）を印加した場合にお
いても、基板電位を安定に保持でき、入力保護回路部以
外の回路で、基板電位を使用しているトランジスタの誤
動作を防止することができ、信頼性の高い入力保護回路
部を備えた半導体装置を提供しようとするものである。
にテスト用の負の入力電位（ＶIL）を印加した場合にお
いても、基板電位を安定に保持でき、入力保護回路部以
外の回路で、基板電位を使用しているトランジスタの誤
動作を防止することができ、信頼性の高い入力保護回路
部を備えた半導体装置を提供しようとするものである。
【００１０】
【課題を解決するための手段】この発明は、上記課題を
解決するため、第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続された第１導電
型の第１の半導体領域と、前記ウェル領域の表面領域の
一部にそれぞれ形成され、一定の電位がそれぞれ印加さ
れる第１導電型の第２の半導体領域および第２導電型の
第３の半導体領域とを有し、前記ウェル領域は、前記第
１，第２，第３の半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立している。
解決するため、第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続された第１導電
型の第１の半導体領域と、前記ウェル領域の表面領域の
一部にそれぞれ形成され、一定の電位がそれぞれ印加さ
れる第１導電型の第２の半導体領域および第２導電型の
第３の半導体領域とを有し、前記ウェル領域は、前記第
１，第２，第３の半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立している。
【００１１】また、前記第２の半導体領域および第３の
半導体領域には、それぞれ接地電位が印加され、前記入
力パッドと接地電位の相互間に寄生トランジスタと寄生
ダイオードの並列回路が形成される。さらに、前記第２
の半導体領域および第３の半導体領域は、互いに接して
いる。
半導体領域には、それぞれ接地電位が印加され、前記入
力パッドと接地電位の相互間に寄生トランジスタと寄生
ダイオードの並列回路が形成される。さらに、前記第２
の半導体領域および第３の半導体領域は、互いに接して
いる。
【００１２】また、前記第１の半導体領域の近傍に前記
第２の半導体領域が形成され、この第２の半導体領域の
前記第１の半導体領域側とは反対側に前記第３の半導体
領域が形成されている。さらに、前記第１の半導体領域
は、前記入力パッドの近傍に配設されている。また、前
記ウェル領域の内部で、前記第１の半導体領域の直下に
は、第１導電型のウェル領域が形成されている。
第２の半導体領域が形成され、この第２の半導体領域の
前記第１の半導体領域側とは反対側に前記第３の半導体
領域が形成されている。さらに、前記第１の半導体領域
は、前記入力パッドの近傍に配設されている。また、前
記ウェル領域の内部で、前記第１の半導体領域の直下に
は、第１導電型のウェル領域が形成されている。
【００１３】さらに、この発明は、第１導電型の半導体
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続された第１導電型の第１の半導体領域と、前記ウェ
ル領域の表面領域の一部にそれぞれ形成され、接地電位
がそれぞれ印加される第１導電型の第２の半導体領域お
よび第２導電型の第３の半導体領域とを有し、前記ウェ
ル領域は、前記第１，第２，第３の半導体領域以外の半
導体領域を含まず、前記半導体基板内に設けられた他の
半導体回路から独立され、前記第２の半導体領域と第３
の半導体領域の相互間距離は、前記第１の半導体領域と
第２の半導体領域の相互間距離より長くされ、前記入力
パッドと接地電位の相互間に寄生トランジスタの電流通
路が形成されるとともに、寄生ダイオードと寄生抵抗の
直列回路が形成されている。
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続された第１導電型の第１の半導体領域と、前記ウェ
ル領域の表面領域の一部にそれぞれ形成され、接地電位
がそれぞれ印加される第１導電型の第２の半導体領域お
よび第２導電型の第３の半導体領域とを有し、前記ウェ
ル領域は、前記第１，第２，第３の半導体領域以外の半
導体領域を含まず、前記半導体基板内に設けられた他の
半導体回路から独立され、前記第２の半導体領域と第３
の半導体領域の相互間距離は、前記第１の半導体領域と
第２の半導体領域の相互間距離より長くされ、前記入力
パッドと接地電位の相互間に寄生トランジスタの電流通
路が形成されるとともに、寄生ダイオードと寄生抵抗の
直列回路が形成されている。
【００１４】また、この発明は、第１導電型の半導体基
板と、この半導体基板の表面領域の一部に形成された第
２導電型の第１のウェル領域と、この第１のウェル領域
に形成されたメモリ回路と、前記半導体基板の表面領域
の一部に形成された第２導電型の第２のウェル領域と、
この第２のウェル領域の表面領域の一部に形成され、外
部信号が入力される入力パッドに接続されるとともに、
前記第１のウェル領域に形成されたメモリ回路に前記外
部信号を供給する入力回路に接続された第１導電型の第
１の半導体領域と、前記第２のウェル領域の表面領域
で、前記第１の半導体領域の近傍に形成され、接地電位
に接続された第１導電型の第２の半導体領域と、前記第
２のウェル領域の表面領域で、前記第２の半導体領域の
前記第１の半導体領域側とは反対側に形成され、接地電
位に接続された第２導電型の第３の半導体領域とを具備
している。
板と、この半導体基板の表面領域の一部に形成された第
２導電型の第１のウェル領域と、この第１のウェル領域
に形成されたメモリ回路と、前記半導体基板の表面領域
の一部に形成された第２導電型の第２のウェル領域と、
この第２のウェル領域の表面領域の一部に形成され、外
部信号が入力される入力パッドに接続されるとともに、
前記第１のウェル領域に形成されたメモリ回路に前記外
部信号を供給する入力回路に接続された第１導電型の第
１の半導体領域と、前記第２のウェル領域の表面領域
で、前記第１の半導体領域の近傍に形成され、接地電位
に接続された第１導電型の第２の半導体領域と、前記第
２のウェル領域の表面領域で、前記第２の半導体領域の
前記第１の半導体領域側とは反対側に形成され、接地電
位に接続された第２導電型の第３の半導体領域とを具備
している。
【００１５】さらに、この発明は、第１導電型の半導体
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続された第１導電型の第１の半導体領域と、前記ウェ
ル領域の表面領域に形成された第１導電型の第２の半導
体領域と、前記ウェル領域の表面領域で前記第２の半導
体領域の前記第１の半導体領域側とは反対側に形成され
た第２導電型の第３の半導体領域とを有し、前記ウェル
領域は、前記第１，第２，第３の半導体領域以外の半導
体領域を含まず、前記半導体基板内に設けられた他の半
導体回路から独立しており、前記第２の半導体領域は接
地電位に接続され、前記第３の半導体領域は、抵抗素子
を介して接地電位に接続されている。
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続された第１導電型の第１の半導体領域と、前記ウェ
ル領域の表面領域に形成された第１導電型の第２の半導
体領域と、前記ウェル領域の表面領域で前記第２の半導
体領域の前記第１の半導体領域側とは反対側に形成され
た第２導電型の第３の半導体領域とを有し、前記ウェル
領域は、前記第１，第２，第３の半導体領域以外の半導
体領域を含まず、前記半導体基板内に設けられた他の半
導体回路から独立しており、前記第２の半導体領域は接
地電位に接続され、前記第３の半導体領域は、抵抗素子
を介して接地電位に接続されている。
【００１６】また、この発明は、第１導電型の半導体基
板と、この半導体基板の表面領域の一部に形成された第
２導電型のウェル領域と、このウェル領域の表面領域の
一部に形成され、外部信号が入力される入力パッドに接
続されている第１導電型の第１の半導体領域と、前記ウ
ェル領域の表面領域に形成された第１導電型の第２の半
導体領域と、前記ウェル領域の表面領域で前記第２の半
導体領域の前記第１の半導体領域側とは反対側に形成さ
れた第２導電型の第３の半導体領域とを有し、前記ウェ
ル領域は、前記第１，第２，第３半導体領域以外の半導
体領域を含まず、前記半導体基板内に設けられた他の半
導体回路から独立しており、前記第２の半導体領域は第
１の電位に接続され、前記第３の半導体領域は、前記第
１の電位よりも低い第２の電位に接続されている。さら
に、前記第１の電位は接地電位であり、前記第２の電位
は、バックゲートバイアス電位である。また、前記バッ
クゲートバイアス電位は、抵抗素子を介して前記第３の
半導体領域に接続される。
板と、この半導体基板の表面領域の一部に形成された第
２導電型のウェル領域と、このウェル領域の表面領域の
一部に形成され、外部信号が入力される入力パッドに接
続されている第１導電型の第１の半導体領域と、前記ウ
ェル領域の表面領域に形成された第１導電型の第２の半
導体領域と、前記ウェル領域の表面領域で前記第２の半
導体領域の前記第１の半導体領域側とは反対側に形成さ
れた第２導電型の第３の半導体領域とを有し、前記ウェ
ル領域は、前記第１，第２，第３半導体領域以外の半導
体領域を含まず、前記半導体基板内に設けられた他の半
導体回路から独立しており、前記第２の半導体領域は第
１の電位に接続され、前記第３の半導体領域は、前記第
１の電位よりも低い第２の電位に接続されている。さら
に、前記第１の電位は接地電位であり、前記第２の電位
は、バックゲートバイアス電位である。また、前記バッ
クゲートバイアス電位は、抵抗素子を介して前記第３の
半導体領域に接続される。
【００１７】さらに、前記第１の電位は接地電位であ
り、前記第２の電位は、バックゲートバイアス電位であ
り、前記ウェル領域の内部で、前記第１の半導体領域の
直下には第１導電型のウェル領域が設けられている。ま
た、前記第３の半導体領域は前記ウェル領域の外周縁部
に形成されている。
り、前記第２の電位は、バックゲートバイアス電位であ
り、前記ウェル領域の内部で、前記第１の半導体領域の
直下には第１導電型のウェル領域が設けられている。ま
た、前記第３の半導体領域は前記ウェル領域の外周縁部
に形成されている。
【００１８】さらに、この発明は、第１導電型の半導体
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続されている第１導電型の第１の半導体領域と、前記
ウェル領域の表面領域に形成された第１導電型の第２の
半導体領域と、前記ウェル領域の表面領域で前記第２の
半導体領域の前記第１の半導体領域側とは反対側に形成
された第２導電型の第３の半導体領域とを有し、前記ウ
ェル領域は、前記第１，第２，第３半導体領域以外の半
導体領域を含まず、前記半導体基板内に設けられた他の
半導体回路から独立しており、前記第２の半導体領域は
接地電位に接続され、前記第３の半導体領域は前記接地
電位よりも低い第１のバックゲートバイアス電位に接続
され、前記半導体基板は前記第１のバックゲートバイア
ス電位とは別の第２のバックゲートバイアス電位に接続
されている。また、前記半導体基板には、前記第１、第
２のバックゲートバイアス電位を発生する第１、第２の
電位発生回路が設けられている。さらに、前記第１導電
型はＮ型であり、前記第２導電型はＰ型である。
基板と、この半導体基板の表面領域の一部に形成された
第２導電型のウェル領域と、このウェル領域の表面領域
の一部に形成され、外部信号が入力される入力パッドに
接続されている第１導電型の第１の半導体領域と、前記
ウェル領域の表面領域に形成された第１導電型の第２の
半導体領域と、前記ウェル領域の表面領域で前記第２の
半導体領域の前記第１の半導体領域側とは反対側に形成
された第２導電型の第３の半導体領域とを有し、前記ウ
ェル領域は、前記第１，第２，第３半導体領域以外の半
導体領域を含まず、前記半導体基板内に設けられた他の
半導体回路から独立しており、前記第２の半導体領域は
接地電位に接続され、前記第３の半導体領域は前記接地
電位よりも低い第１のバックゲートバイアス電位に接続
され、前記半導体基板は前記第１のバックゲートバイア
ス電位とは別の第２のバックゲートバイアス電位に接続
されている。また、前記半導体基板には、前記第１、第
２のバックゲートバイアス電位を発生する第１、第２の
電位発生回路が設けられている。さらに、前記第１導電
型はＮ型であり、前記第２導電型はＰ型である。
【００１９】
【作用】すなわち、この発明は、第１導電型の半導体基
板の表面領域の一部に、半導体基板内に設けられた他の
半導体回路から独立した第２導電型のウェル領域を形成
し、このウェル領域の表面領域の一部に、外部信号が入
力される入力パッドに接続された第１導電型の第１の半
導体領域と、一定の電位がそれぞれ印加された第１導電
型の第２の半導体領域および第２導電型の第３の半導体
領域とを設けることにより、入力パッドに並列に寄生バ
イポーラトランジスタ、および寄生ダイオードを形成し
ている。したがって、入力パッドに静電放電が印加され
た場合は、寄生バイポーラトランジスタが導通し、入力
パッドにテスト用の負電位が印加された場合は、寄生ダ
イオードが導通することにより、半導体基板に設けられ
たトランジスタの誤動作を防止している。
板の表面領域の一部に、半導体基板内に設けられた他の
半導体回路から独立した第２導電型のウェル領域を形成
し、このウェル領域の表面領域の一部に、外部信号が入
力される入力パッドに接続された第１導電型の第１の半
導体領域と、一定の電位がそれぞれ印加された第１導電
型の第２の半導体領域および第２導電型の第３の半導体
領域とを設けることにより、入力パッドに並列に寄生バ
イポーラトランジスタ、および寄生ダイオードを形成し
ている。したがって、入力パッドに静電放電が印加され
た場合は、寄生バイポーラトランジスタが導通し、入力
パッドにテスト用の負電位が印加された場合は、寄生ダ
イオードが導通することにより、半導体基板に設けられ
たトランジスタの誤動作を防止している。
【００２０】また、入力保護回路部がウェル領域で囲ま
れて他のトランジスタから独立しており、しかも、寄生
バイポーラトランジスタのベース電位は、バックゲート
バイアス電位ではなく、接地電位等の一定電位に設定さ
れている。このため、入力パッドに偶発的に大電圧や静
電放電が印加されウェル領域へ大量の電流が流れたとし
ても、基板電位が不安定になることはなく、入力保護回
路部以外で基板電位を使用している他のトランジスタの
破壊を防止できる。さらに、第１の半導体領域の直下に
ウェル領域を形成することにより、過大な電流から第１
の半導体領域を保護することができる。
れて他のトランジスタから独立しており、しかも、寄生
バイポーラトランジスタのベース電位は、バックゲート
バイアス電位ではなく、接地電位等の一定電位に設定さ
れている。このため、入力パッドに偶発的に大電圧や静
電放電が印加されウェル領域へ大量の電流が流れたとし
ても、基板電位が不安定になることはなく、入力保護回
路部以外で基板電位を使用している他のトランジスタの
破壊を防止できる。さらに、第１の半導体領域の直下に
ウェル領域を形成することにより、過大な電流から第１
の半導体領域を保護することができる。
【００２１】また、抵抗や複数の電位を用いて第３の半
導体領域を第２の半導体領域より低電位とすることによ
り、寄生ダイオードが容易に導通しにくくなり、しか
も、寄生ダイオードのアノード側に独立した電位発生回
路から電位を供給することにより、寄生ダイオードが導
通した場合においても、基板電位が不安定になることが
なく、入力保護回路部以外の基板電位を使用している他
の回路の誤動作を防止できる。
導体領域を第２の半導体領域より低電位とすることによ
り、寄生ダイオードが容易に導通しにくくなり、しか
も、寄生ダイオードのアノード側に独立した電位発生回
路から電位を供給することにより、寄生ダイオードが導
通した場合においても、基板電位が不安定になることが
なく、入力保護回路部以外の基板電位を使用している他
の回路の誤動作を防止できる。
【００２２】
【実施例】以下、この発明の一実施例について、図面を
参照して説明する。図３、図４は、この発明の第１の実
施例を示すものであり、ＬＳＩ、例えば１６Ｍビットの
ＤＲＡＭにおける入力保護回路部の素子構造の一例を示
している。
参照して説明する。図３、図４は、この発明の第１の実
施例を示すものであり、ＬＳＩ、例えば１６Ｍビットの
ＤＲＡＭにおける入力保護回路部の素子構造の一例を示
している。
【００２３】図３、図４に示す入力保護回路部IPC にお
いて、Ｎ型半導体基板11の表面領域の一部には、Ｐ型の
ウェル領域（Ｐウェル）17が形成されている。このＰウ
ェル17の表面領域の一部には、ｎ+ 型の第１の半導体領
域（ｎ+ 拡散層）12が形成され、この第１の半導体領域
12には、外部信号が入力される入力パッド18が接続され
ている。この入力パッド18は、第１の半導体領域12の近
傍に設けられており、この入力パッド18は、例えばイン
バータ回路によって構成された集積回路の入力回路INに
接続されるとともに、外部から信号が印加される外部端
子16に接続されている。
いて、Ｎ型半導体基板11の表面領域の一部には、Ｐ型の
ウェル領域（Ｐウェル）17が形成されている。このＰウ
ェル17の表面領域の一部には、ｎ+ 型の第１の半導体領
域（ｎ+ 拡散層）12が形成され、この第１の半導体領域
12には、外部信号が入力される入力パッド18が接続され
ている。この入力パッド18は、第１の半導体領域12の近
傍に設けられており、この入力パッド18は、例えばイン
バータ回路によって構成された集積回路の入力回路INに
接続されるとともに、外部から信号が印加される外部端
子16に接続されている。
【００２４】上記Ｐウェル17の表面領域の一部で、第１
の半導体領域12の両側には、ｎ+ 型の第２の半導体領域
（ｎ+ 拡散層）13、14が形成されている。これら第２の
半導体領域13、14には、一定電位例えば接地電位Ｖssが
それぞれ印加されている。上記Ｐウェル17の表面領域の
一部で、第２の半導体領域13、14の周囲には、ｐ+ 型の
第３の半導体領域（ｐ+ 拡散層）15が形成されている。
この第３の半導体領域15は、前記第２の半導体領域13に
沿った部分15a と、前記第２の半導体領域14に沿った部
分15bとを有している。この第３の半導体領域15には、
一定電位例えば接地電位Ｖssが印加されている。したが
って、ウェル領域17の電位は、第３の半導体領域15を介
して接地電位Ｖssに設定されている。
の半導体領域12の両側には、ｎ+ 型の第２の半導体領域
（ｎ+ 拡散層）13、14が形成されている。これら第２の
半導体領域13、14には、一定電位例えば接地電位Ｖssが
それぞれ印加されている。上記Ｐウェル17の表面領域の
一部で、第２の半導体領域13、14の周囲には、ｐ+ 型の
第３の半導体領域（ｐ+ 拡散層）15が形成されている。
この第３の半導体領域15は、前記第２の半導体領域13に
沿った部分15a と、前記第２の半導体領域14に沿った部
分15bとを有している。この第３の半導体領域15には、
一定電位例えば接地電位Ｖssが印加されている。したが
って、ウェル領域17の電位は、第３の半導体領域15を介
して接地電位Ｖssに設定されている。
【００２５】上記ウェル領域17は、前記第１，第２，第
３の半導体領域12,13,14,15 以外の半導体領域を含まな
い。つまり、図３に示すように、入力保護回路部は１つ
の独立したウェル領域17に設けられており、他の回路
は、前記半導体基板11内に、ウェル領域17とは別に設け
られたＰ型のウェル領域17a 内に形成されている。この
ウェル領域17a 内には、メモリセルアレイ部を構成する
メモリセルMCが設けられている。このメモリセルMCは例
えばＭＯＳトランジスタ17b やキャパシタ17c によって
構成されている。さらに、ウェル領域17a 内には、図示
せぬセル周辺回路部などが形成されるとともに、ｐ+ 拡
散層17d が形成されている。このｐ+ 拡散層17d には一
定電位、例えばバックゲートバイアス電位ＶBBが印加さ
れている。したがって、ウェル領域17a の電位は、ｐ+
拡散層17d を介して電位ＶBBに設定されている。
３の半導体領域12,13,14,15 以外の半導体領域を含まな
い。つまり、図３に示すように、入力保護回路部は１つ
の独立したウェル領域17に設けられており、他の回路
は、前記半導体基板11内に、ウェル領域17とは別に設け
られたＰ型のウェル領域17a 内に形成されている。この
ウェル領域17a 内には、メモリセルアレイ部を構成する
メモリセルMCが設けられている。このメモリセルMCは例
えばＭＯＳトランジスタ17b やキャパシタ17c によって
構成されている。さらに、ウェル領域17a 内には、図示
せぬセル周辺回路部などが形成されるとともに、ｐ+ 拡
散層17d が形成されている。このｐ+ 拡散層17d には一
定電位、例えばバックゲートバイアス電位ＶBBが印加さ
れている。したがって、ウェル領域17a の電位は、ｐ+
拡散層17d を介して電位ＶBBに設定されている。
【００２６】図５は、図３、図４に示す入力保護回路部
IPC の等価回路を示している。19は前記ｎ+ 拡散層12と
前記Ｐウェル17と前記ｎ+ 拡散層13,14 とにより形成さ
れる寄生トランジスタ（ＮＰＮトランジスタ）である。
10は前記ｎ+ 拡散層12と前記Ｐウェル17と前記ｐ+ 拡散
層15とにより形成される寄生ダイオードである。
IPC の等価回路を示している。19は前記ｎ+ 拡散層12と
前記Ｐウェル17と前記ｎ+ 拡散層13,14 とにより形成さ
れる寄生トランジスタ（ＮＰＮトランジスタ）である。
10は前記ｎ+ 拡散層12と前記Ｐウェル17と前記ｐ+ 拡散
層15とにより形成される寄生ダイオードである。
【００２７】上記構成によれば、入力保護回路部IPC に
寄生トランジスタ19および寄生ダイオード10が形成さ
れ、入力保護回路部IPCは、Ｎ型基板11内のウェル領域1
7によって囲まれ、メモリセルアレイ部やセル周辺回路
部を構成するトランジスタから独立している。しかも、
この寄生トランジスタ19のベース電位、つまり、Ｐウェ
ル17の電位は、バックゲートバイアス電位ＶBBではな
く、接地電位Ｖssに設定されている。
寄生トランジスタ19および寄生ダイオード10が形成さ
れ、入力保護回路部IPCは、Ｎ型基板11内のウェル領域1
7によって囲まれ、メモリセルアレイ部やセル周辺回路
部を構成するトランジスタから独立している。しかも、
この寄生トランジスタ19のベース電位、つまり、Ｐウェ
ル17の電位は、バックゲートバイアス電位ＶBBではな
く、接地電位Ｖssに設定されている。
【００２８】これにより、入力パッド18に接続されてい
る外部端子16に偶発的に大電圧が印加されたり、外部端
子16に静電放電が生じた時、入力パッド18に接続されて
いる寄生トランジスタ19に過剰な電流が流れ、メモリセ
ルアレイ部やセル周辺回路部の内部には流れない。した
がって、集積回路内部の回路素子の破壊を防ぐことが可
能である。この場合、過剰な電流が流れた時にＰウェル
領域17へかなりの量の電流が流れたとしても、基板電位
が不安定になることはなく、メモリセルアレイ部やセル
周辺回路部のトランジスタが破壊されることがない。
る外部端子16に偶発的に大電圧が印加されたり、外部端
子16に静電放電が生じた時、入力パッド18に接続されて
いる寄生トランジスタ19に過剰な電流が流れ、メモリセ
ルアレイ部やセル周辺回路部の内部には流れない。した
がって、集積回路内部の回路素子の破壊を防ぐことが可
能である。この場合、過剰な電流が流れた時にＰウェル
領域17へかなりの量の電流が流れたとしても、基板電位
が不安定になることはなく、メモリセルアレイ部やセル
周辺回路部のトランジスタが破壊されることがない。
【００２９】また、集積回路のテストにおいて、前記入
力パッド18に接続されている外部端子16にテスト用の負
の入力電位（ＶIL）が印加され、寄生ダイオード10に電
流が流れたとしても、この実施例の場合、基板電位を安
定に保持することができる。したがって、入力保護回路
部IPC以外のトランジスタが誤動作を起こすことがな
い。図６は、この発明の第２の実施例を示すものであ
り、第１の実施例と同一部分には、同一符号を付し異な
る部分についてのみ説明する。この第２の実施例におい
て、前記ｎ+ 拡散層13はｐ+ 拡散層15a と連なり、前記
ｎ+ 拡散層14はｐ+ 拡散層15b と連なっている。
力パッド18に接続されている外部端子16にテスト用の負
の入力電位（ＶIL）が印加され、寄生ダイオード10に電
流が流れたとしても、この実施例の場合、基板電位を安
定に保持することができる。したがって、入力保護回路
部IPC以外のトランジスタが誤動作を起こすことがな
い。図６は、この発明の第２の実施例を示すものであ
り、第１の実施例と同一部分には、同一符号を付し異な
る部分についてのみ説明する。この第２の実施例におい
て、前記ｎ+ 拡散層13はｐ+ 拡散層15a と連なり、前記
ｎ+ 拡散層14はｐ+ 拡散層15b と連なっている。
【００３０】この第２の実施例によっても、前述した第
１の実施例とほぼ同様の効果を得らることができる。こ
の実施例において、静電放電対策を強化するためには、
ｎ+拡散層12とｎ+ 拡散層13,14 とをより接近させ、寄
生トランジスタ19の動作速度を向上させることが好まし
い。図７は、この発明の第３の実施例を示すものであ
り、第１の実施例と同一部分には、同一符号を付し異な
る部分についてのみ説明する。
１の実施例とほぼ同様の効果を得らることができる。こ
の実施例において、静電放電対策を強化するためには、
ｎ+拡散層12とｎ+ 拡散層13,14 とをより接近させ、寄
生トランジスタ19の動作速度を向上させることが好まし
い。図７は、この発明の第３の実施例を示すものであ
り、第１の実施例と同一部分には、同一符号を付し異な
る部分についてのみ説明する。
【００３１】この実施例において、前記ウェル領域17の
内部で、前記ｎ+ 拡散層12の直下には、Ｎウェル30が形
成されている。この構成によれば、静電放電時に、Ｎウ
ェル30により、過大な電流からｎ+ 拡散層12を保護する
ことができ、ｎ+ 拡散層12の破壊を防止できる。図８
は、この発明の第４の実施例を示すものであり、第１の
実施例と同一部分には、同一符号を付し異なる部分につ
いてのみ説明する。
内部で、前記ｎ+ 拡散層12の直下には、Ｎウェル30が形
成されている。この構成によれば、静電放電時に、Ｎウ
ェル30により、過大な電流からｎ+ 拡散層12を保護する
ことができ、ｎ+ 拡散層12の破壊を防止できる。図８
は、この発明の第４の実施例を示すものであり、第１の
実施例と同一部分には、同一符号を付し異なる部分につ
いてのみ説明する。
【００３２】この実施例において、ｎ+ 拡散層13とｐ+
拡散層15a の相互間距離ａ、およびｎ+ 拡散層14とｐ+
拡散層15b の相互間距離ａは、ｎ+ 拡散層12とｎ+ 拡散
層13ｎ+ の相互間距離ｂ、および拡散層12とｎ+ 拡散層
14の相互間距離ｂより大きくされている。この距離ｂは
この集積回路のデザインルール以上との長さとされてい
る。図９は、図８に示す入力保護回路部IPC の等価回路
を示すものであり、第１の実施例と同一部分には、同一
符号を付し異なる部分についてのみ説明する。
拡散層15a の相互間距離ａ、およびｎ+ 拡散層14とｐ+
拡散層15b の相互間距離ａは、ｎ+ 拡散層12とｎ+ 拡散
層13ｎ+ の相互間距離ｂ、および拡散層12とｎ+ 拡散層
14の相互間距離ｂより大きくされている。この距離ｂは
この集積回路のデザインルール以上との長さとされてい
る。図９は、図８に示す入力保護回路部IPC の等価回路
を示すものであり、第１の実施例と同一部分には、同一
符号を付し異なる部分についてのみ説明する。
【００３３】この実施例の場合、寄生ダイオード10のア
ノードと接地電位Ｖssの相互間には、寄生抵抗20が接続
されている。この寄生抵抗20は、ｎ+ 拡散層12とｐ+ 拡
散層15a,15b との間の寄生ウェル抵抗である。
ノードと接地電位Ｖssの相互間には、寄生抵抗20が接続
されている。この寄生抵抗20は、ｎ+ 拡散層12とｐ+ 拡
散層15a,15b との間の寄生ウェル抵抗である。
【００３４】この実施例によっても第１の実施例と同様
の効果を得ることができる。しかも、この実施例におい
ては、第１の実施例に比べて、ｐ+ 拡散層15a,15b がウ
ェル領域17の外周縁部に形成され、ｎ+ 拡散層12とｐ+
拡散層15a との間の寄生抵抗20、およびｎ+ 拡散層12と
ｐ+ 拡散層15b との間の寄生抵抗20が大きくされてい
る。このため、テスト用の負の入力電位（ＶIL）が印加
された場合などにおいて、パッド１８に寄生ダイオード
10の順方向電圧ＶF だけ接地電位Ｖssよりも低い負電位
が入力した際においても、寄生抵抗20の作用により、寄
生ダイオード10がオンし難くなる。したがって、集積回
路全体に大電流が流れることがなく、従来のようなファ
ンクション不良が発生しなくなる。図１０、図１１は、
この発明の第５の実施例を示すものであり、第１の実施
例と同一部分には、同一符号を付し異なる部分について
のみ説明する。
の効果を得ることができる。しかも、この実施例におい
ては、第１の実施例に比べて、ｐ+ 拡散層15a,15b がウ
ェル領域17の外周縁部に形成され、ｎ+ 拡散層12とｐ+
拡散層15a との間の寄生抵抗20、およびｎ+ 拡散層12と
ｐ+ 拡散層15b との間の寄生抵抗20が大きくされてい
る。このため、テスト用の負の入力電位（ＶIL）が印加
された場合などにおいて、パッド１８に寄生ダイオード
10の順方向電圧ＶF だけ接地電位Ｖssよりも低い負電位
が入力した際においても、寄生抵抗20の作用により、寄
生ダイオード10がオンし難くなる。したがって、集積回
路全体に大電流が流れることがなく、従来のようなファ
ンクション不良が発生しなくなる。図１０、図１１は、
この発明の第５の実施例を示すものであり、第１の実施
例と同一部分には、同一符号を付し異なる部分について
のみ説明する。
【００３５】図１０、図１１において、ｐ+ 拡散層15a
は抵抗素子31を介して接地電位Ｖssに接続され、ｐ+ 拡
散層15bは抵抗素子32を介して接地電位Ｖssに接続され
ている。
は抵抗素子31を介して接地電位Ｖssに接続され、ｐ+ 拡
散層15bは抵抗素子32を介して接地電位Ｖssに接続され
ている。
【００３６】具体的には、図１１に示すように、ｐ+ 拡
散層15a,15b は、それぞれ第１のアルミニウム配線層１
Ａｌを介して抵抗素子31,32 の一端部に接続され、これ
ら抵抗素子31,32 の他端部は、第１のアルミニウム配線
層１Ａｌの上方に設けられた第２のアルミニウム配線層
２Ａｌを介して接地電位Ｖssに接続されている。この第
２のアルミニウム配線層２Ａｌはｎ+ 拡散層12,13 に接
続されている。前記抵抗素子31,32 は、例えば１０ＫΩ
程度のポリシリコンによって構成されている。これら抵
抗素子31,32 は、拡散抵抗などを用いることも可能であ
る。
散層15a,15b は、それぞれ第１のアルミニウム配線層１
Ａｌを介して抵抗素子31,32 の一端部に接続され、これ
ら抵抗素子31,32 の他端部は、第１のアルミニウム配線
層１Ａｌの上方に設けられた第２のアルミニウム配線層
２Ａｌを介して接地電位Ｖssに接続されている。この第
２のアルミニウム配線層２Ａｌはｎ+ 拡散層12,13 に接
続されている。前記抵抗素子31,32 は、例えば１０ＫΩ
程度のポリシリコンによって構成されている。これら抵
抗素子31,32 は、拡散抵抗などを用いることも可能であ
る。
【００３７】この実施例の場合、接地電位Ｖssは抵抗素
子31,32 をそれぞれ介してｐ+ 拡散層15a,15b に供給さ
れているため、ｐ+ 拡散層15a,15b の電位は接地電位Ｖ
ssより低い。したがって、入力パッド18に例えばテスト
用の負の入力電位（ＶIL）が印加され、入力パッド18の
電位が寄生ダイオード10の順方向電圧ＶF だけ接地電位
Ｖssよりも低くなった場合においても、抵抗31,32 の作
用により、寄生ダイオード10がオンし難くなる。したが
って、集積回路全体に大電流が流れることがなく、従来
のようなファンクション不良が発生しなくなる。
子31,32 をそれぞれ介してｐ+ 拡散層15a,15b に供給さ
れているため、ｐ+ 拡散層15a,15b の電位は接地電位Ｖ
ssより低い。したがって、入力パッド18に例えばテスト
用の負の入力電位（ＶIL）が印加され、入力パッド18の
電位が寄生ダイオード10の順方向電圧ＶF だけ接地電位
Ｖssよりも低くなった場合においても、抵抗31,32 の作
用により、寄生ダイオード10がオンし難くなる。したが
って、集積回路全体に大電流が流れることがなく、従来
のようなファンクション不良が発生しなくなる。
【００３８】また、この構成によれば、静電放電時やテ
スト用の負の入力電位（ＶIL）の印加時に、基板電位を
安定に保持でき、入力保護回路部以外の回路を構成する
トランジスタの破壊を防止できる。図１２は、この発明
の第６の実施例を示すものであり、第１の実施例と同一
部分には、同一符号を付し異なる部分についてのみ説明
する。
スト用の負の入力電位（ＶIL）の印加時に、基板電位を
安定に保持でき、入力保護回路部以外の回路を構成する
トランジスタの破壊を防止できる。図１２は、この発明
の第６の実施例を示すものであり、第１の実施例と同一
部分には、同一符号を付し異なる部分についてのみ説明
する。
【００３９】この実施例の場合、ｎ+ 拡散層13,14 はそ
れぞれ接地電位Ｖssに接続され、ｐ+ 拡散層15a,15b は
バックゲートバイアス電位ＶBBに接続されている。この
バックゲートバイアス電位ＶBBは例えば−２〜−３Ｖで
あり、ｎ+ 拡散層13,14 の電位Ｖss＝０Ｖよりも低くさ
れている。
れぞれ接地電位Ｖssに接続され、ｐ+ 拡散層15a,15b は
バックゲートバイアス電位ＶBBに接続されている。この
バックゲートバイアス電位ＶBBは例えば−２〜−３Ｖで
あり、ｎ+ 拡散層13,14 の電位Ｖss＝０Ｖよりも低くさ
れている。
【００４０】この実施例の場合、ｎ+ 拡散層13,14 は接
地電位Ｖssとされ、ｐ+ 拡散層15a,15b は接地電位Ｖss
よりも低いバックゲートバイアス電位ＶBBに接続されて
いる。このため、テスト用の負の入力電位（ＶIL）が印
加され、入力パッド18の電位が寄生ダイオード10の順方
向電圧ＶF だけバックゲートバイアス電位ＶBBよりも低
くなった場合、寄生ダイオード10がオンになる。しか
し、入力パッド18の電位が寄生ダイオード10の順方向電
圧ＶF だけ接地電位Ｖssよりも低い場合は、寄生ダイオ
ード10がオンすることはない。したがって、集積回路全
体に大電流が流れることがなく、従来のようなファンク
ション不良が発生しなくなる。
地電位Ｖssとされ、ｐ+ 拡散層15a,15b は接地電位Ｖss
よりも低いバックゲートバイアス電位ＶBBに接続されて
いる。このため、テスト用の負の入力電位（ＶIL）が印
加され、入力パッド18の電位が寄生ダイオード10の順方
向電圧ＶF だけバックゲートバイアス電位ＶBBよりも低
くなった場合、寄生ダイオード10がオンになる。しか
し、入力パッド18の電位が寄生ダイオード10の順方向電
圧ＶF だけ接地電位Ｖssよりも低い場合は、寄生ダイオ
ード10がオンすることはない。したがって、集積回路全
体に大電流が流れることがなく、従来のようなファンク
ション不良が発生しなくなる。
【００４１】また、この構成によれば、静電放電時やテ
スト用の負の入力電位（ＶIL）の印加時に、基板電位を
安定に保持でき、入力保護回路部以外の回路を構成する
トランジスタの破壊を防止できる。図１３、図１４は、
この発明の第７の実施例を示すものであり、第６の実施
例と同一部分には、同一符号を付し異なる部分について
のみ説明する。
スト用の負の入力電位（ＶIL）の印加時に、基板電位を
安定に保持でき、入力保護回路部以外の回路を構成する
トランジスタの破壊を防止できる。図１３、図１４は、
この発明の第７の実施例を示すものであり、第６の実施
例と同一部分には、同一符号を付し異なる部分について
のみ説明する。
【００４２】この実施例の場合、ｐ+ 拡散層15a は抵抗
素子41を介して接地電位ＶBBに接続され、ｐ+ 拡散層15
b は抵抗素子42を介して接地電位ＶBBに接続されてい
る。抵抗素子41,42 は、例えばポリシリコンによって構
成されている。これら抵抗素子41,42 は、拡散抵抗など
を用いることも可能である。この構成によっても第６の
実施例と同様の効果を得ることができる。図１５は、こ
の発明の第８の実施例を示すものであり、第７の実施例
と同一部分には、同一符号を付し異なる部分についての
み説明する。
素子41を介して接地電位ＶBBに接続され、ｐ+ 拡散層15
b は抵抗素子42を介して接地電位ＶBBに接続されてい
る。抵抗素子41,42 は、例えばポリシリコンによって構
成されている。これら抵抗素子41,42 は、拡散抵抗など
を用いることも可能である。この構成によっても第６の
実施例と同様の効果を得ることができる。図１５は、こ
の発明の第８の実施例を示すものであり、第７の実施例
と同一部分には、同一符号を付し異なる部分についての
み説明する。
【００４３】この実施例の場合、前記ウェル領域17の内
部で、前記ｎ+拡散層12の直下には、Ｎウェル30が形成
されている。この構成によれば、静電放電時に、Ｎウェ
ル30により、過大な電流からｎ+ 拡散層12を保護するこ
とができ、ｎ+ 拡散層12の破壊を防止できる。
部で、前記ｎ+拡散層12の直下には、Ｎウェル30が形成
されている。この構成によれば、静電放電時に、Ｎウェ
ル30により、過大な電流からｎ+ 拡散層12を保護するこ
とができ、ｎ+ 拡散層12の破壊を防止できる。
【００４４】なお、上記第７の実施例においては、静電
放電対策として、バックゲートバイアス電位ＶBBを通常
のバックゲートバイアス電位とは独立に設けたり、バッ
クゲートバイアス電位ＶBBと接地電位Ｖssとの間にリー
クパスを設けたり、さらに、Ｖcc電源とバックゲートバ
イアス電位ＶBBとの間にリークパスを設けることによ
り、静電放電時に基板電位が不安定になることを防止で
きる。図１６、図１７は、この発明の第９の実施例を示
すものであり、第６の実施例と同一部分には、同一符号
を付し異なる部分についてのみ説明する。
放電対策として、バックゲートバイアス電位ＶBBを通常
のバックゲートバイアス電位とは独立に設けたり、バッ
クゲートバイアス電位ＶBBと接地電位Ｖssとの間にリー
クパスを設けたり、さらに、Ｖcc電源とバックゲートバ
イアス電位ＶBBとの間にリークパスを設けることによ
り、静電放電時に基板電位が不安定になることを防止で
きる。図１６、図１７は、この発明の第９の実施例を示
すものであり、第６の実施例と同一部分には、同一符号
を付し異なる部分についてのみ説明する。
【００４５】この実施例の場合、ｎ+ 拡散層13,14 に
は、それぞれ接地電位Ｖssが供給され、ｐ+ 拡散層15a,
15b には第１のバックゲートバイアス電位ＶBB1 が供給
されている。この第１のバックゲートバイアス電位Ｖ
BB1 は例えば−２〜−３Ｖであり、ｎ+ 拡散層13,14 の
電位Ｖss＝０Ｖよりも低くされている。また、半導体基
板11には第２のバックゲートバイアス電位ＶBB2 が供給
されている。
は、それぞれ接地電位Ｖssが供給され、ｐ+ 拡散層15a,
15b には第１のバックゲートバイアス電位ＶBB1 が供給
されている。この第１のバックゲートバイアス電位Ｖ
BB1 は例えば−２〜−３Ｖであり、ｎ+ 拡散層13,14 の
電位Ｖss＝０Ｖよりも低くされている。また、半導体基
板11には第２のバックゲートバイアス電位ＶBB2 が供給
されている。
【００４６】すなわち、図１７に示すように、半導体基
板11中には入力保護回路部IPC が設けられるとともに、
周辺回路60、メモリセルアレイ部61が設けられている。
さらに、半導体基板11には、第１のバックゲートバイア
ス電位ＶBB1 を発生する第１の電位発生回路62が設けら
れるとともに、第２のバックゲートバイアス電位ＶBB2
を発生する第２の電位発生回路63が設けられている。前
記入力保護回路部IPCには、第１の電位発生回路62から
第１のバックゲートバイアス電位ＶBB1 が供給され、周
辺回路60、メモリセルアレイ部61には、第２の電位発生
回路63から第２のバックゲートバイアス電位ＶBB2 が供
給されている。第１、第２のバックゲートバイアス電位
ＶBB1 、ＶBB2 は同一電位であっても、異なった電位で
あっても良い。
板11中には入力保護回路部IPC が設けられるとともに、
周辺回路60、メモリセルアレイ部61が設けられている。
さらに、半導体基板11には、第１のバックゲートバイア
ス電位ＶBB1 を発生する第１の電位発生回路62が設けら
れるとともに、第２のバックゲートバイアス電位ＶBB2
を発生する第２の電位発生回路63が設けられている。前
記入力保護回路部IPCには、第１の電位発生回路62から
第１のバックゲートバイアス電位ＶBB1 が供給され、周
辺回路60、メモリセルアレイ部61には、第２の電位発生
回路63から第２のバックゲートバイアス電位ＶBB2 が供
給されている。第１、第２のバックゲートバイアス電位
ＶBB1 、ＶBB2 は同一電位であっても、異なった電位で
あっても良い。
【００４７】上記実施例によれば、周辺回路60、メモリ
セルアレイ部61に供給するバックゲートバイアス電位
と、入力保護回路部IPC に供給するバックゲートバイア
ス電位を別にしている。したがって、入力パッド18に負
電位が入力されて、寄生ダイオード10に大電流が流れ、
ｐ+ 拡散層15a,15b を通じて第１の電位発生回路62の出
力電位が変動した場合においても、入力保護回路部IPC
はウェル領域17によって他の回路と隔離され、しかも、
第１の電位発生回路62の出力電位は入力保護回路部IPC
以外の回路に供給されていない。このため、前記大電流
によって発生するノイズにより、入力保護回路部IPC 以
外の回路が誤動作することがない。尚、上記第５乃至第
８の実施例において、ｐ+ 拡散層15はＰウェル17の必ず
しも外周縁部に形成する必要はない。その他、この発明
は上記実施例に限定されるものではなく、発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
セルアレイ部61に供給するバックゲートバイアス電位
と、入力保護回路部IPC に供給するバックゲートバイア
ス電位を別にしている。したがって、入力パッド18に負
電位が入力されて、寄生ダイオード10に大電流が流れ、
ｐ+ 拡散層15a,15b を通じて第１の電位発生回路62の出
力電位が変動した場合においても、入力保護回路部IPC
はウェル領域17によって他の回路と隔離され、しかも、
第１の電位発生回路62の出力電位は入力保護回路部IPC
以外の回路に供給されていない。このため、前記大電流
によって発生するノイズにより、入力保護回路部IPC 以
外の回路が誤動作することがない。尚、上記第５乃至第
８の実施例において、ｐ+ 拡散層15はＰウェル17の必ず
しも外周縁部に形成する必要はない。その他、この発明
は上記実施例に限定されるものではなく、発明の要旨を
変えない範囲において、種々変形実施可能なことは勿論
である。
【００４８】
【発明の効果】以上、詳述したようにこの発明によれ
ば、静電放電時あるいはテスト用の負電位（ＶIL）印加
時に、基板電位が不安定になることを防止でき、入力保
護回路部以外の基板電位を使用しているトランジスタの
破壊あるいは誤動作を防止し得る信頼性の高い入力保護
回路部を備えた半導体装置を提供できる。
ば、静電放電時あるいはテスト用の負電位（ＶIL）印加
時に、基板電位が不安定になることを防止でき、入力保
護回路部以外の基板電位を使用しているトランジスタの
破壊あるいは誤動作を防止し得る信頼性の高い入力保護
回路部を備えた半導体装置を提供できる。
【図１】従来の半導体装置の入力保護回路部を示す断面
図。
図。
【図２】図１に示す入力保護回路部の等価回路図。
【図３】この発明の第１の実施例を示す断面図。
【図４】図３に示す入力保護回路部のパターンを示す平
面図。
面図。
【図５】図３に示す入力保護回路部の等価回路図。
【図６】この発明の第２の実施例を示す断面図。
【図７】この発明の第３の実施例を示す断面図。
【図８】この発明の第４の実施例を示す断面図。
【図９】図８に示す入力保護回路部の等価回路図。
【図１０】この発明の第５の実施例を示す断面図。
【図１１】図１０の要部のパターンを示す平面図。
【図１２】この発明の第６の実施例を示す断面図。
【図１３】この発明の第７の実施例を示す断面図。
【図１４】図１３の要部のパターンを示す平面図。
【図１５】この発明の第８の実施例を示す断面図。
【図１６】この発明の第９の実施例を示す断面図。
【図１７】図１６に示す回路を用いた半導体装置の回路
構成図。
構成図。
10…寄生ダイオード、11…Ｎ型半導体基板、12…ｎ+ 型
の第１の半導体領域（ｎ+ 拡散層）、13、14…ｎ+ 型の
第２の半導体領域（ｎ+ 拡散層）、15a,15b …ｐ+ 型の
第３の半導体領域（ｐ+ 拡散層）、16…外部端子、17…
Ｐ型のウェル領域（Ｐウェル）、18…入力パッド、19…
寄生トランジスタ（ＮＰＮトランジスタ）、20…寄生抵
抗、31、32、41、42…抵抗素子、30…Ｎウェル、IPC …
入力保護回路部、IN…入力回路、ＶBB…バックゲートバ
イアス電位、Ｖss…接地電位。
の第１の半導体領域（ｎ+ 拡散層）、13、14…ｎ+ 型の
第２の半導体領域（ｎ+ 拡散層）、15a,15b …ｐ+ 型の
第３の半導体領域（ｐ+ 拡散層）、16…外部端子、17…
Ｐ型のウェル領域（Ｐウェル）、18…入力パッド、19…
寄生トランジスタ（ＮＰＮトランジスタ）、20…寄生抵
抗、31、32、41、42…抵抗素子、30…Ｎウェル、IPC …
入力保護回路部、IN…入力回路、ＶBB…バックゲートバ
イアス電位、Ｖss…接地電位。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 沼田 健二
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝総合研究所内
(72)発明者 和田 政春
神奈川県川崎市幸区小向東芝町１番地 株
式会社東芝総合研究所内
Claims (17)
- 【請求項１】 第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続された第１導電
型の第１の半導体領域と、前記ウェル領域の表面領域の
一部にそれぞれ形成され、一定の電位がそれぞれ印加さ
れる第１導電型の第２の半導体領域および第２導電型の
第３の半導体領域とを有し、前記ウェル領域は、前記第
１，第２，第３の半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立していることを特徴とする半導体装置。 - 【請求項２】 前記第２の半導体領域および第３の半導
体領域には、それぞれ接地電位が印加され、前記入力パ
ッドと接地電位の相互間に寄生トランジスタと寄生ダイ
オードの並列回路が形成されることを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 前記第２の半導体領域および第３の半導
体領域は、互いに接していることを特徴とする請求項１
または２記載の半導体装置。 - 【請求項４】 前記第１の半導体領域の近傍に前記第２
の半導体領域が形成され、この第２の半導体領域の前記
第１の半導体領域側とは反対側に前記第３の半導体領域
が形成されていることを特徴とする請求項１乃至３のい
ずれか１項記載の半導体装置。 - 【請求項５】 前記第１の半導体領域は、前記入力パッ
ドの近傍に配設されていることを特徴とする請求項４記
載の半導体装置。 - 【請求項６】 前記ウェル領域の内部で、前記第１の半
導体領域の直下には、第１導電型のウェル領域が形成さ
れていることを特徴とする請求項１乃至５のいずれか１
項記載の半導体装置。 - 【請求項７】 第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続された第１導電
型の第１の半導体領域と、前記ウェル領域の表面領域の
一部にそれぞれ形成され、接地電位がそれぞれ印加され
る第１導電型の第２の半導体領域および第２導電型の第
３の半導体領域とを有し、前記ウェル領域は、前記第
１，第２，第３の半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立され、前記第２の半導体領域と第３の半導体領域の
相互間距離は、前記第１の半導体領域と第２の半導体領
域の相互間距離より長くされ、前記入力パッドと接地電
位の相互間に寄生トランジスタの電流通路が形成される
とともに、寄生ダイオードと寄生抵抗の直列回路が形成
されることを特徴とする半導体装置。 - 【請求項８】 第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型の第１の
ウェル領域と、この第１のウェル領域に形成されたメモ
リ回路と、前記半導体基板の表面領域の一部に形成され
た第２導電型の第２のウェル領域と、この第２のウェル
領域の表面領域の一部に形成され、外部信号が入力され
る入力パッドに接続されるとともに、前記第１のウェル
領域に形成されたメモリ回路に前記外部信号を供給する
入力回路に接続された第１導電型の第１の半導体領域
と、前記第２のウェル領域の表面領域で、前記第１の半
導体領域の近傍に形成され、接地電位に接続された第１
導電型の第２の半導体領域と、前記第２のウェル領域の
表面領域で、前記第２の半導体領域の前記第１の半導体
領域側とは反対側に形成され、接地電位に接続された第
２導電型の第３の半導体領域と、を具備することを特徴
とする半導体装置。 - 【請求項９】 第１導電型の半導体基板と、この半導体
基板の表面領域の一部に形成された第２導電型のウェル
領域と、このウェル領域の表面領域の一部に形成され、
外部信号が入力される入力パッドに接続された第１導電
型の第１の半導体領域と、前記ウェル領域の表面領域に
形成された第１導電型の第２の半導体領域と、前記ウェ
ル領域の表面領域で前記第２の半導体領域の前記第１の
半導体領域側とは反対側に形成された第２導電型の第３
の半導体領域とを有し、前記ウェル領域は、前記第１，
第２，第３の半導体領域以外の半導体領域を含まず、前
記半導体基板内に設けられた他の半導体回路から独立し
ており、前記第２の半導体領域は接地電位に接続され、
前記第３の半導体領域は、抵抗素子を介して接地電位に
接続されていることを特徴とする半導体装置。 - 【請求項１０】 第１導電型の半導体基板と、この半導
体基板の表面領域の一部に形成された第２導電型のウェ
ル領域と、このウェル領域の表面領域の一部に形成さ
れ、外部信号が入力される入力パッドに接続されている
第１導電型の第１の半導体領域と、前記ウェル領域の表
面領域に形成された第１導電型の第２の半導体領域と、
前記ウェル領域の表面領域で前記第２の半導体領域の前
記第１の半導体領域側とは反対側に形成された第２導電
型の第３の半導体領域とを有し、前記ウェル領域は、前
記第１，第２，第３半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立しており、前記第２の半導体領域は第１の電位に接
続され、前記第３の半導体領域は、前記第１の電位より
も低い第２の電位に接続されていることを特徴とする半
導体装置。 - 【請求項１１】 前記第１の電位は接地電位であり、前
記第２の電位は、バックゲートバイアス電位であること
を特徴とする請求項１０記載の半導体装置。 - 【請求項１２】 前記バックゲートバイアス電位は、抵
抗素子を介して前記第３の半導体領域に接続されること
を特徴とする請求項１１記載の半導体装置。 - 【請求項１３】 前記第１の電位は接地電位であり、前
記第２の電位は、バックゲートバイアス電位であり、前
記ウェル領域の内部で、前記第１の半導体領域の直下に
は第１導電型のウェル領域が設けられていることを特徴
とする請求項１０記載の半導体装置。 - 【請求項１４】 前記第３の半導体領域は前記ウェル領
域の外周縁部に形成されていることを特徴とする請求項
１０記載の半導体装置。 - 【請求項１５】 第１導電型の半導体基板と、この半導
体基板の表面領域の一部に形成された第２導電型のウェ
ル領域と、このウェル領域の表面領域の一部に形成さ
れ、外部信号が入力される入力パッドに接続されている
第１導電型の第１の半導体領域と、前記ウェル領域の表
面領域に形成された第１導電型の第２の半導体領域と、
前記ウェル領域の表面領域で前記第２の半導体領域の前
記第１の半導体領域側とは反対側に形成された第２導電
型の第３の半導体領域とを有し、前記ウェル領域は、前
記第１，第２，第３半導体領域以外の半導体領域を含ま
ず、前記半導体基板内に設けられた他の半導体回路から
独立しており、前記第２の半導体領域は接地電位に接続
され、前記第３の半導体領域は前記接地電位よりも低い
第１のバックゲートバイアス電位に接続され、前記半導
体基板は前記第１のバックゲートバイアス電位とは別の
第２のバックゲートバイアス電位に接続されていること
を特徴とする半導体装置。 - 【請求項１６】 前記半導体基板には、前記第１、第２
のバックゲートバイアス電位を発生する第１、第２の電
位発生回路が設けられていることを特徴とする請求項１
５記載の半導体装置。 - 【請求項１７】 前記第１導電型はＮ型であり、前記第
２導電型はＰ型であることを特徴とする請求項１、７、
８、９、１０、１５のいずれか１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3291285A JP3033793B2 (ja) | 1990-11-30 | 1991-11-07 | 半導体装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-340617 | 1990-11-30 | ||
| JP34061790 | 1990-11-30 | ||
| JP2-340618 | 1990-11-30 | ||
| JP34061890 | 1990-11-30 | ||
| JP3291285A JP3033793B2 (ja) | 1990-11-30 | 1991-11-07 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8202067A Division JP2971399B2 (ja) | 1990-11-30 | 1996-07-31 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056958A true JPH056958A (ja) | 1993-01-14 |
| JP3033793B2 JP3033793B2 (ja) | 2000-04-17 |
Family
ID=27337643
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3291285A Expired - Lifetime JP3033793B2 (ja) | 1990-11-30 | 1991-11-07 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3033793B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151717A (ja) * | 1992-11-04 | 1994-05-31 | Rohm Co Ltd | 保護回路内蔵ｉｃ及び表示装置駆動用ｉｃ |
| US5473169A (en) * | 1995-03-17 | 1995-12-05 | United Microelectronics Corp. | Complementary-SCR electrostatic discharge protection circuit |
| JPH08274267A (ja) * | 1995-04-03 | 1996-10-18 | Nec Corp | 半導体装置 |
| JPH09187060A (ja) * | 1995-12-28 | 1997-07-15 | Nec Corp | ワイヤレスイヤホン付き携帯電話機 |
| US6944287B2 (en) | 2000-05-18 | 2005-09-13 | Nec Corporation | Portable terminal |
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
| US8842106B2 (en) | 2000-08-11 | 2014-09-23 | Drnc Holdings, Inc. | Portable telephone |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6234521B1 (en) | 1996-04-08 | 2001-05-22 | Daicel Chemical Industries, Ltd. | Airbag inflator and an airbag apparatus |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139065A (ja) * | 1974-09-27 | 1976-04-01 | Yokogawa Electric Works Ltd | Honshitsuanzenbobakushisutemu |
| JPS58121663A (ja) * | 1982-01-13 | 1983-07-20 | Nec Corp | 半導体集積回路装置 |
| JPS63137478A (ja) * | 1986-11-28 | 1988-06-09 | Ricoh Co Ltd | 保護回路をもつ半導体装置の製造方法 |
| JPH01286354A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 入力保護手段を有する半導体装置 |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
-
1991
- 1991-11-07 JP JP3291285A patent/JP3033793B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5139065A (ja) * | 1974-09-27 | 1976-04-01 | Yokogawa Electric Works Ltd | Honshitsuanzenbobakushisutemu |
| JPS58121663A (ja) * | 1982-01-13 | 1983-07-20 | Nec Corp | 半導体集積回路装置 |
| JPS63137478A (ja) * | 1986-11-28 | 1988-06-09 | Ricoh Co Ltd | 保護回路をもつ半導体装置の製造方法 |
| JPH01286354A (ja) * | 1988-05-12 | 1989-11-17 | Mitsubishi Electric Corp | 入力保護手段を有する半導体装置 |
| JPH02119262A (ja) * | 1988-10-28 | 1990-05-07 | Toshiba Corp | 半導体装置 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06151717A (ja) * | 1992-11-04 | 1994-05-31 | Rohm Co Ltd | 保護回路内蔵ｉｃ及び表示装置駆動用ｉｃ |
| US5473169A (en) * | 1995-03-17 | 1995-12-05 | United Microelectronics Corp. | Complementary-SCR electrostatic discharge protection circuit |
| JPH08274267A (ja) * | 1995-04-03 | 1996-10-18 | Nec Corp | 半導体装置 |
| JP2006279073A (ja) * | 1995-06-09 | 2006-10-12 | Renesas Technology Corp | 半導体記憶装置 |
| JPH09187060A (ja) * | 1995-12-28 | 1997-07-15 | Nec Corp | ワイヤレスイヤホン付き携帯電話機 |
| US6944287B2 (en) | 2000-05-18 | 2005-09-13 | Nec Corporation | Portable terminal |
| US8842106B2 (en) | 2000-08-11 | 2014-09-23 | Drnc Holdings, Inc. | Portable telephone |
| US9075504B2 (en) | 2000-08-11 | 2015-07-07 | Drnc Holdings, Inc. | Portable telephone |
| US9459763B2 (en) | 2000-08-11 | 2016-10-04 | Drnc Holdings, Inc. | Portable telephone |
| JP2013172085A (ja) * | 2012-02-22 | 2013-09-02 | Asahi Kasei Electronics Co Ltd | 半導体装置の製造方法及び半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3033793B2 (ja) | 2000-04-17 |
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