JPS6356957A - 保護回路 - Google Patents
保護回路Info
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- JPS6356957A JPS6356957A JP20300486A JP20300486A JPS6356957A JP S6356957 A JPS6356957 A JP S6356957A JP 20300486 A JP20300486 A JP 20300486A JP 20300486 A JP20300486 A JP 20300486A JP S6356957 A JPS6356957 A JP S6356957A
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- 239000000758 substrate Substances 0.000 abstract description 10
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路（以下、ＩＣという）の静電気による
破壊を防止するための入出力保護回路に関する。
破壊を防止するための入出力保護回路に関する。
ＩＣの静電気による破壊を防止するための入出力保護回
路はＩＣ設計のうえで重要であり、従来種々の構造が考
えられてきた。例えは、第５図は従来の一般的な人力保
護回路の等価回路図であり、入力端子３３より入力抵抗
３４．入力配線３７を介して論理回路３８内のＭＯ８ｔ
界効果トランジスタのゲート電極等に接続さｎ１人力配
線３７からは人力保護ダイオード３５．３６に介して、
そｎぞｆｌ、電源ライン■ＤＤ 接地ラインＧＮＤ
に接続式ｎている。静電気が入力端子３３に加わった時
には、この入力保護回路入力抵抗３４及び入力保護ダイ
オード３５．３６を介して電荷が電源ライン■ＤＤもし
くは接地ラインＧＮＤに泥詐る。
路はＩＣ設計のうえで重要であり、従来種々の構造が考
えられてきた。例えは、第５図は従来の一般的な人力保
護回路の等価回路図であり、入力端子３３より入力抵抗
３４．入力配線３７を介して論理回路３８内のＭＯ８ｔ
界効果トランジスタのゲート電極等に接続さｎ１人力配
線３７からは人力保護ダイオード３５．３６に介して、
そｎぞｆｌ、電源ライン■ＤＤ 接地ラインＧＮＤ
に接続式ｎている。静電気が入力端子３３に加わった時
には、この入力保護回路入力抵抗３４及び入力保護ダイ
オード３５．３６を介して電荷が電源ライン■ＤＤもし
くは接地ラインＧＮＤに泥詐る。
入力保護が必要な時には通常電源ラインＶＤＤや接地ラ
インＧＮＤＩＣは電位が与えられていないので、人力配
線３７と電源ライン■ＤＤもしくは接地ラインＧＮＤと
の間の電位差は入力保護ダイオード３５．３６の降伏電
圧におてえらｎて論理回路３８内のも１０８電界効果ト
ランジスタを破壊から防ぐ。
インＧＮＤＩＣは電位が与えられていないので、人力配
線３７と電源ライン■ＤＤもしくは接地ラインＧＮＤと
の間の電位差は入力保護ダイオード３５．３６の降伏電
圧におてえらｎて論理回路３８内のも１０８電界効果ト
ランジスタを破壊から防ぐ。
では、入力抵抗３４の抵抗が大きいほど、又、ダイオー
ド３５，３６０接合面積が大きけｎは大きいほど、静電
耐−ｉｔは大きくなるが入力抵抗３４の抵抗とダイオー
ド３５，３６の寄生容量とによる時定数が大きくなり、
力作スピードが低下するなどの特性面への悪影響のため
、入力抵抗３４の抵抗ｉ直１．叉びダイオード３５．３
６の接合面７慣はそｆ′Ｌはど大きくできない。
ド３５，３６０接合面積が大きけｎは大きいほど、静電
耐−ｉｔは大きくなるが入力抵抗３４の抵抗とダイオー
ド３５，３６の寄生容量とによる時定数が大きくなり、
力作スピードが低下するなどの特性面への悪影響のため
、入力抵抗３４の抵抗ｉ直１．叉びダイオード３５．３
６の接合面７慣はそｆ′Ｌはど大きくできない。
まｘ、、ＩＣの出力部が第６図（（示すよりに、Ｍ Ｏ
Ｓ電界効果トランジスタ４ｏのドレインが電源に凄ｄざ
葺ることなく出力端子４１に叛αさｎている。この出力
端子４１にも静電気が加わってＭ（ＪＳ電界効果トラン
ジスタ４０のドレイン接合全破壊することがあり、この
破壊を防止する保護回路として出力端子４１と−ｙ （
Ｊ Ｓ ｇ界効果トランジスタ４０のドレインとの間に
第５図の入力抵抗３４と保護ダイオード３５．３６とか
らなる保護回路を挿入することが考えられる。しかしな
がら、第６図に示すような、オープンドレイン構造の場
合、ＭＯ８電界効果トランジスタ４０のドレインとＩＣ
の動作電源電位よりも高い電源電位ｖＤＤが与えらｎる
配線との間にプルアップ抵抗３９が接Ｖｃｇｎるので、
出力端子４１と電源ライン■ＤＤとの間に保護ダイオー
ドを接続するとこの保護ダイオードが順方向バイアスさ
れることがあるので、このような保護ダイオードを接続
することができない。
Ｓ電界効果トランジスタ４ｏのドレインが電源に凄ｄざ
葺ることなく出力端子４１に叛αさｎている。この出力
端子４１にも静電気が加わってＭ（ＪＳ電界効果トラン
ジスタ４０のドレイン接合全破壊することがあり、この
破壊を防止する保護回路として出力端子４１と−ｙ （
Ｊ Ｓ ｇ界効果トランジスタ４０のドレインとの間に
第５図の入力抵抗３４と保護ダイオード３５．３６とか
らなる保護回路を挿入することが考えられる。しかしな
がら、第６図に示すような、オープンドレイン構造の場
合、ＭＯ８電界効果トランジスタ４０のドレインとＩＣ
の動作電源電位よりも高い電源電位ｖＤＤが与えらｎる
配線との間にプルアップ抵抗３９が接Ｖｃｇｎるので、
出力端子４１と電源ライン■ＤＤとの間に保護ダイオー
ドを接続するとこの保護ダイオードが順方向バイアスさ
れることがあるので、このような保護ダイオードを接続
することができない。
本発明によれば、入力端子に抵抗器を介して接続される
入力保護ダイオード領域もしくは出力端子に接続される
ドレイン領域に隣接してこむ、ら入力保護ダイオード領
域もしくはドレイン領域と同導電型領域を形成し、入力
端子もしくは出力端子に高電圧が静電気等によ、り加わ
った時この同導電型領域が入力保護ダイオード領域もし
くはドレイン領域に空乏層によって接続せしめらｎる保
護回路を得る。
入力保護ダイオード領域もしくは出力端子に接続される
ドレイン領域に隣接してこむ、ら入力保護ダイオード領
域もしくはドレイン領域と同導電型領域を形成し、入力
端子もしくは出力端子に高電圧が静電気等によ、り加わ
った時この同導電型領域が入力保護ダイオード領域もし
くはドレイン領域に空乏層によって接続せしめらｎる保
護回路を得る。
本発明によｉ′Ｌｉｊ’、通常動作時には同導電型領域
は人力保護ダイオード領域もしくはドレイン領域と離ｎ
ているので動作スピードを低下せしめたり、プルアップ
抵抗を通して電流が流ｎ７ｔ＋）することはない。高電
圧動作時ｒＣは入力保護ダイオードは電流容量が増し、
保護効果がより高１ｇ頼反になυ、またドレイン領域の
′シ圧は保護ダイオードで制限烙ｎることとなり十分な
保膿幼来金得ることができる。同導電型領域は十分大さ
くできるので保護動作時に保護回路が破壊ざ７１．るこ
ともない。
は人力保護ダイオード領域もしくはドレイン領域と離ｎ
ているので動作スピードを低下せしめたり、プルアップ
抵抗を通して電流が流ｎ７ｔ＋）することはない。高電
圧動作時ｒＣは入力保護ダイオードは電流容量が増し、
保護効果がより高１ｇ頼反になυ、またドレイン領域の
′シ圧は保護ダイオードで制限烙ｎることとなり十分な
保膿幼来金得ることができる。同導電型領域は十分大さ
くできるので保護動作時に保護回路が破壊ざ７１．るこ
ともない。
次ＶＣ１図面を参照して不発明をより詳細に説明する。
第１図は本発明の第１の芙施例の等画回路図、第２図は
その構造断回図である。入力端子１は入力抵抗２に接続
てれ、入力抵抗２は保護ダイオード３，４，５，６に接
伐埒ｎているが、通常入力時にはダイオード５，６は接
続ち壮ていない。かかる構造は第２図のように得ること
ができる。すなわち、Ｎ−基板１８にＰ型の抵抗領域１
１とＰ−型のウェル領域１７とＰ 型の拡散層７．８と
が形成でｎているＰ 型の拡散ｉｄ７，８は空乏、１ｄ
１５でつながる偏度（／ｃ隣凄１れている。Ｐ−型のウ
ェル領域１７中Ｖ？−はＮ＋型の３敵、ｉｊす、１０と
が震乏層１６でつながる４淀に隣接して形成さｎている
。Ｐ＋拡散ｊ−７とＮ−基板１８とで保護ダイオード４
を、Ｐ＋拡散；ツ８とＮ−基板１８とで保護ダイオード
Ｇｔ−ｉＮ＋拡散）”４９とＰ−ウェル領域１７とで保
護ダイオード３を、Ｎ 拡散１１０とＰ−ウェル領域１
７とで保護ダイオード５をそ扛ぞ几形成している。入力
端子１は抵抗領域１１に配線で接続１１抵抗頂域１１は
配線でＰ＋拡散層７とＮ＋拡散：！９とのみ接αさ牡て
いる。
その構造断回図である。入力端子１は入力抵抗２に接続
てれ、入力抵抗２は保護ダイオード３，４，５，６に接
伐埒ｎているが、通常入力時にはダイオード５，６は接
続ち壮ていない。かかる構造は第２図のように得ること
ができる。すなわち、Ｎ−基板１８にＰ型の抵抗領域１
１とＰ−型のウェル領域１７とＰ 型の拡散層７．８と
が形成でｎているＰ 型の拡散ｉｄ７，８は空乏、１ｄ
１５でつながる偏度（／ｃ隣凄１れている。Ｐ−型のウ
ェル領域１７中Ｖ？−はＮ＋型の３敵、ｉｊす、１０と
が震乏層１６でつながる４淀に隣接して形成さｎている
。Ｐ＋拡散ｊ−７とＮ−基板１８とで保護ダイオード４
を、Ｐ＋拡散；ツ８とＮ−基板１８とで保護ダイオード
Ｇｔ−ｉＮ＋拡散）”４９とＰ−ウェル領域１７とで保
護ダイオード３を、Ｎ 拡散１１０とＰ−ウェル領域１
７とで保護ダイオード５をそ扛ぞ几形成している。入力
端子１は抵抗領域１１に配線で接続１１抵抗頂域１１は
配線でＰ＋拡散層７とＮ＋拡散：！９とのみ接αさ牡て
いる。
入力端子１に通常の入力信号が加わつぇ場合Ｐ＋拡散ｌ
１ｉｉ７からの空乏層およびへ一拡散層からの空乏層１
６はそｎそれＰ＋拡散７１８やＮ＋拡散層１゜に達しな
いようにしているので、入力保護ダイオード３，４のみ
が入力保護回路に加わっており、入力保護回路の時定数
は小さいので高い動作スピードが得られる。
１ｉｉ７からの空乏層およびへ一拡散層からの空乏層１
６はそｎそれＰ＋拡散７１８やＮ＋拡散層１゜に達しな
いようにしているので、入力保護ダイオード３，４のみ
が入力保護回路に加わっており、入力保護回路の時定数
は小さいので高い動作スピードが得られる。
一方、入力端１に正の高電圧が印加さｎた場合にはＮ＋
拡散層９と１０とはＰ−型ウェル領域１７の接合に発生
した空乏層１６により、同電位となシ、等測的にダイオ
ード３と５とが接続さｎたことになる。また、入力端子
１に負の高電圧が印加されｆｃ場合にはＰ 拡散層７と
８とはＮ−基板１８の接合に発生した空乏層１５により
同電位となり、等測的にダイオード４と６とが接続さｎ
たことになる。この結果高電圧印加時には保護ダイオー
ドの電流容量が大きくなり、保ｊ回路の耐圧が高くなる
。このＰ＋拡散層７と８及びＮ＋拡散層９と１０とが高
電圧印加時にのみ、同電位となるように設計するのは空
乏層中の計算により、それぞ詐の領域７，８，９，１０
の謎度間隔を決定すること（でより容易ＶＣ，設計でき
る。
拡散層９と１０とはＰ−型ウェル領域１７の接合に発生
した空乏層１６により、同電位となシ、等測的にダイオ
ード３と５とが接続さｎたことになる。また、入力端子
１に負の高電圧が印加されｆｃ場合にはＰ 拡散層７と
８とはＮ−基板１８の接合に発生した空乏層１５により
同電位となり、等測的にダイオード４と６とが接続さｎ
たことになる。この結果高電圧印加時には保護ダイオー
ドの電流容量が大きくなり、保ｊ回路の耐圧が高くなる
。このＰ＋拡散層７と８及びＮ＋拡散層９と１０とが高
電圧印加時にのみ、同電位となるように設計するのは空
乏層中の計算により、それぞ詐の領域７，８，９，１０
の謎度間隔を決定すること（でより容易ＶＣ，設計でき
る。
第３図は本発明の出力保護回路に適用した第２の実施例
金示す等価回路図で、第４図はそｎを実現した構造断面
図である。出力Ｍ、Ｏ８電界効果トランジスタ２０のド
レインは直接出力端子２１と７′ プルアップ抵抗２８を介してクルアップ用の高電圧が与
えらｎる電源ラインｖＤＤ′とに接αさｎておシ、通常
動作時には保護ダイオード２２ 、２３に出力端子２１
に接沈嘔扛ていない。具体的にはＮ−基板３１にＰ＋型
拡散層２４とＰ−漉ウエル領域３０を有している。Ｐ
型拡散層２４とＮ−基板３１とで保護ダイオード２２？
形成している。
金示す等価回路図で、第４図はそｎを実現した構造断面
図である。出力Ｍ、Ｏ８電界効果トランジスタ２０のド
レインは直接出力端子２１と７′ プルアップ抵抗２８を介してクルアップ用の高電圧が与
えらｎる電源ラインｖＤＤ′とに接αさｎておシ、通常
動作時には保護ダイオード２２ 、２３に出力端子２１
に接沈嘔扛ていない。具体的にはＮ−基板３１にＰ＋型
拡散層２４とＰ−漉ウエル領域３０を有している。Ｐ
型拡散層２４とＮ−基板３１とで保護ダイオード２２？
形成している。
Ｐ−型ウェル領域３０にはＮ＋拡散１ｆｉ２５，２６゜
２７．３２金有し、Ｎ＋拡散、１ｍ ２５はＭＯ８電界
効果トランジスタのンース、Ｎ＋拡散層２６はＭＯ８電
界効果トランジスタ２０のドレインを形成し、Ｎ＋拡散
層２７とＰ−型ウェル領域３０とで保護ダイオード２３
テ形成し、Ｎ＋拡散層３２はプルアップ抵抗２８金形成
しＮ＋拡散層２６と２７とは空乏層２９でつながる程度
に隣接配置てハている。ドレイン領域であるＮ＋拡散層
２６は出力１子２１に接αされ、Ｎ＋拡散層２７とＰ＋
拡散層２４とが配線で接αでれている。Ｎ＋拡散、１１
３２は出力端子２１とプルアップ用の高い電位の与えら
れる電源ラインＶＤＤ とに接綬芒ｎていｂ０出力端子
２１が正常動作し、通常の出力を生じている時にはＮ＋
拡散層２６はで拡散層２７とは離間しておシ、出力に大
きな寄生浮量が・＋ＥＯわることはない。出力端子２１
に正の大きなな圧が加わるとドレイン領域であるＮ 拡
散層２６から空乏層２９が伸張し、Ｎ＋拡散層２７につ
ながってＮ”％散層２６と２７と全同電位にする。Ｎ１
拡散層２７はＰ 拡散５層２４２でつながっているので
、保護ダイオード２２もしくは２３の降伏により、Ｎ＋
拡散１ｖｉｉ２６とＰ−型のウェル領域３０との間の電
位差全制限してＭＯ３′ＪＬ界効果トランジスタを破壊
がら防ぐ。
２７．３２金有し、Ｎ＋拡散、１ｍ ２５はＭＯ８電界
効果トランジスタのンース、Ｎ＋拡散層２６はＭＯ８電
界効果トランジスタ２０のドレインを形成し、Ｎ＋拡散
層２７とＰ−型ウェル領域３０とで保護ダイオード２３
テ形成し、Ｎ＋拡散層３２はプルアップ抵抗２８金形成
しＮ＋拡散層２６と２７とは空乏層２９でつながる程度
に隣接配置てハている。ドレイン領域であるＮ＋拡散層
２６は出力１子２１に接αされ、Ｎ＋拡散層２７とＰ＋
拡散層２４とが配線で接αでれている。Ｎ＋拡散、１１
３２は出力端子２１とプルアップ用の高い電位の与えら
れる電源ラインＶＤＤ とに接綬芒ｎていｂ０出力端子
２１が正常動作し、通常の出力を生じている時にはＮ＋
拡散層２６はで拡散層２７とは離間しておシ、出力に大
きな寄生浮量が・＋ＥＯわることはない。出力端子２１
に正の大きなな圧が加わるとドレイン領域であるＮ 拡
散層２６から空乏層２９が伸張し、Ｎ＋拡散層２７につ
ながってＮ”％散層２６と２７と全同電位にする。Ｎ１
拡散層２７はＰ 拡散５層２４２でつながっているので
、保護ダイオード２２もしくは２３の降伏により、Ｎ＋
拡散１ｖｉｉ２６とＰ−型のウェル領域３０との間の電
位差全制限してＭＯ３′ＪＬ界効果トランジスタを破壊
がら防ぐ。
〔発明の効二襲〕
以上説明し念ように、入出力保護ダイオードが高電圧印
加時にのみ、入出力部に接’ｒＵｉｆＬるように構成す
ることにより、通常使用時は動ＦＦスピードの低下等の
特性に悪影ＩＪｔ及ぼすことはなく、静電気などに対し
耐量の高い入出力保吸回路全構成できる。
加時にのみ、入出力部に接’ｒＵｉｆＬるように構成す
ることにより、通常使用時は動ＦＦスピードの低下等の
特性に悪影ＩＪｔ及ぼすことはなく、静電気などに対し
耐量の高い入出力保吸回路全構成できる。
第１図は本発明の第１の実施例？示す等価回路図、第２
図は本発明の第１の実施例を実現する構造断面図、第３
図は本発明の第２の実施例を示す等価回路図、第４図は
本発明の第２の実施罰金実現する構造断面図、第５図は
従来の入力保護回路の回路図、第６図１１従米のオープ
ンドレイン型出力部の等価回路図である。 １・・・・・・入力端子、２・・・・・・入力抵抗、３
，４，５゜６・・・・・・ダイオード、７，８．１１・
・・・・Ｐ 拡散層、９．１０・・・・・・Ｎ 拡散層
、１５，１６・・・・・・空乏層、１７・・・・・・Ｐ
−型ウェル領域、１８・・・・・・Ｎ−基板、２０・・
・・・・ＭＯ８電界効果トランジスタ、２１・・・・・
・出力端子、２２，２３・・・・・・ダイオード、２４
・・・・・・Ｐ 拡散層、２５，２６，２７．３２・・
・・・・Ｎ 拡散層、２８・・・・・・プルアップ抵抗
、２９・・・・・・空乏層、３０・・・・・・Ｐ−型ウ
ェル領域、３１・・・・・Ｎ−基板、３３・・・・・・
入力端子、３４・・・・・・入力抵抗、３５．３６・・
・・・ダイオード、３７・・・・・・入力配線、３８・
・・・・・論理回路、３９・・・・・・プルアップ抵抗
、４０・・・・・・ＭＯ８電界効果トランジスタ、４１
・・・・・・出カｉ子。 代理人 弁理士 内 原 晋。 Ｖｏ。 ８３区 発４図 萬５図 θＮＯ ８ム図
図は本発明の第１の実施例を実現する構造断面図、第３
図は本発明の第２の実施例を示す等価回路図、第４図は
本発明の第２の実施罰金実現する構造断面図、第５図は
従来の入力保護回路の回路図、第６図１１従米のオープ
ンドレイン型出力部の等価回路図である。 １・・・・・・入力端子、２・・・・・・入力抵抗、３
，４，５゜６・・・・・・ダイオード、７，８．１１・
・・・・Ｐ 拡散層、９．１０・・・・・・Ｎ 拡散層
、１５，１６・・・・・・空乏層、１７・・・・・・Ｐ
−型ウェル領域、１８・・・・・・Ｎ−基板、２０・・
・・・・ＭＯ８電界効果トランジスタ、２１・・・・・
・出力端子、２２，２３・・・・・・ダイオード、２４
・・・・・・Ｐ 拡散層、２５，２６，２７．３２・・
・・・・Ｎ 拡散層、２８・・・・・・プルアップ抵抗
、２９・・・・・・空乏層、３０・・・・・・Ｐ−型ウ
ェル領域、３１・・・・・Ｎ−基板、３３・・・・・・
入力端子、３４・・・・・・入力抵抗、３５．３６・・
・・・ダイオード、３７・・・・・・入力配線、３８・
・・・・・論理回路、３９・・・・・・プルアップ抵抗
、４０・・・・・・ＭＯ８電界効果トランジスタ、４１
・・・・・・出カｉ子。 代理人 弁理士 内 原 晋。 Ｖｏ。 ８３区 発４図 萬５図 θＮＯ ８ム図
Claims (1)
- 入力端子に接続される入力保護ダイオード領域もしくは
出力端子に接続される拡散領域に隣接してこれら入力保
護ダイオード領域もしくは前記拡散領域と同導電型領域
を形成し、前記入力端子もしくは前記出力端子に高電圧
が加わった時、該同導電型領域が前記入力保護ダイオー
ド領域もしくはドレイン領域に空乏層によって接続せし
められることを特徴とする保護回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20300486A JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20300486A JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6356957A true JPS6356957A (ja) | 1988-03-11 |
| JPH0553075B2 JPH0553075B2 (ja) | 1993-08-09 |
Family
ID=16466737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20300486A Granted JPS6356957A (ja) | 1986-08-28 | 1986-08-28 | 保護回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6356957A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
| EP1287991A3 (en) * | 2001-08-31 | 2003-09-10 | Canon Kabushiki Kaisha | Printhead and printing apparatus using said printhead |
-
1986
- 1986-08-28 JP JP20300486A patent/JPS6356957A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135774A (ja) * | 1988-11-17 | 1990-05-24 | Seiko Epson Corp | 半導体装置 |
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| Publication number | Publication date |
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