KR950008245B1 - 반도체 장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 58
- 239000012535 impurity Substances 0.000 claims abstract description 61
- 239000000758 substrate Substances 0.000 claims abstract description 31
- 238000009792 diffusion process Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000005611 electricity Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000002265 prevention Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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Abstract
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Description
제1도는 P형 반도체 기판을 사용한 종래의 반도체 장치를 나타내고,
제2도는 상기 제1도에 나타낸 반도체 장치의 등가 회로도이고,
제3도는 P형 반도체 기판을 사용한 본 발명의 반도체 장치의 일예를 나타내고,
제4도는 상기 제3도에 나타낸 본 발명의 반도체 장치의 등가회로도이다.
본 발명은 반도체 장치에 관한 것이다. 보다 구체적으로, 본 발명은 메모리셀 데이타 손실이 적은 반도체 장치에 관한 것이다.
반도체 메모리 소자에 있어서, 인 푸트(Input) 및 아우트푸트(Output) 신호는 입출력단(이하, I/O단이라 약칭한다) 패드를 통하여 반도체 장치에 기억되고 읽혀진다. 이러한 I/O단 패드는 반도체 기판의 N+불순물 도핑영역과 전기적으로 연결되어 있다.
근래, 반도체 장치가 고속화 됨에 따라서, 입력 및 출력 신호에 언더 슈트(Undershoot)가 발생하게 되었고, 이에 따라 I/O단 패드에 N+불순물 도핑영역을 통해 전자가 주입되어 칩내의 반도체 장치의 메모리셀 어레이까지 확산(또는 드리프트 : drift)되어 메모리셀 데이타를 손실시키는 경향이 심화되었다.
종래의 반도체 장치에 있어서는, P형 반도체 기판 상에 P-웰을 형성한 후. 이 P-웰에 서로 격리된 두개의 N+영역을 형성하고, 하나의 N+영역은 I/O단 패드의 입출력 신호부와 연결되고, 다른 N+영역은 P-웰 단자와 함께 접지선에 연결하여 정전기에 대한 손상방지 소자를 구서하고 있다.
제1도는 P형 반도체 기판을 사용한 종래의 정전기에 대한 손상 방지 소자를 포함하는 반도체 장치를 나타낸다. 제1도에서, 입출력 신호부와 연결된 I/O단 패드와 연결되는 P형 반도체 기판의 상부에 P-웰이 형성되어 있고 상기 P-웰에 I/O단 패드의 입출력 신호부와 연결되는 N+불순물 도핑 영역이 형성되어 있고 상기 N+불순물 도핑 영역과 격리되어 다른 N+불순물 도핑 영역이 형성되어 상기 P-웰 단자와 함께 접지선에 연결된다. 한편, 상기 P형 반도체 기판의 다른 상부 부위에는 N-웰이 형성되어 있고, 상기 N-웰에는 전원선과 연결되는 N+불순물 도핑 영역이 형성되어 있다. 또한 메모리셀 어레이부에는 반도체 기판의 상부에 P-웰이 형성되어 있고, 상기 P-웰에는 데이타의 축적이 가능한 스토리지 전극과 연결되는 N+불순물 도핑 영역이 형성되어 있다.
상기한 종래의 반도체 장치에서, 입출력 신호의 스윙에 의해 입출력단 패드에서, 신호에 언더 슈트가 발생하게 되면, 접지된 P-웰과 입출력단 패드에 연결된 N+불순물 도핑 영역 사이의 N+/P-웰 다이오드는 순방향 바이어스가 인가된 형태로 된다.
제2도는 상기 제1도에 나타낸 반도체 장치의 등가 회로도이다. 동도에서, 기판과 스토리지 전극과 연결되는 불순물 도핑 영역이 순방향으로 바이어스가 인가되어 있음을 나타낸다.
따라서, 상기 N+불순물 도핑 영역에서 다수의 전자가 P-웰로 주입되어, 이중에서 일부가 접지된 N+및 P+단을 통하여, 외부로 흐르고(제1도 및 제2도의 경로 101a), 대부분의 전자는 P-반도체 기판으로 확산된다.
확산된 전자중 일부는 전원선에 연결된 N-웰을 통하여 빠져나가지만(제1도 및 제2도의 경로 101b), 나머지 전자는 메모리셀 어레이로 흘러들어, 셀 데이타를 변화시킨다(제1도 및 제2도의 경로 101c).
이와 같이, 경로 101c를 통하여 확산된 전자는 셀중에 고전압상태로 저장되어 있는 N+단자에 수집되어 셀 전극의 전압을 낮추게 되어 셀 데이타가 손실된다.
따라서, 본 발명의 목적은 종래 기술이 갖는 문제점인 전자확산 경로를 차단하여 셀어레이로의 전자 유입을 방지하여 셀데이타의 손실을 막는 데 있다.
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 반도체 장치는, 제1도전형 기판에 제2도전형의 제1불순물 영역을 형성하고, 상기 제1불순물영역 내에, 제1도전형의 제2불순물 영역을 형성하고, 상기 제2불순물 영역 내에 제2도전형의 제3불순물 영역을 형성하고, 상기 제3불순물 영역과 입출력 신호선을 연결시키는 것을 특징으로 한다.
즉 본 발명에 의하면, 접지선에 연결된 제1도전형의 반도체 기판 ; 상기 반도체 기판의 상부에 형성되고, 전원선에 연결된 제2도전형 불순물 영역 ; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 접지선에 연결된 제1도전형 불순물 영역 ; 상기 제1도전형 불순물 영역에 형성되고, 입출력 신호선에 연결된 제2도전형 제1불순물 영역으로 구성된 반도체 장치를 제공한다.
또한, 상기 본 발명의 목적은 전원선에 연결된 제1도전형의 반도체 기판 ; 상기 반도체 기판의 상부에 형성되고, 접지선에 연결된 제2도전형 불순물 영역 ; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 전원선에 연결된 제1도전형 불순물 영역 ; 상기 제1도전형 불순물 영역에 형성되고, 입출력 신호선에 연결된 제2도전형 제1불순물 영역을 포함하는 반도체 장치에 의해 달성될 수도 있다.
이하, 첨부한 도면을 참조하여 본 발명을 상세히 설명한다.
제3도는 P형 반도체 기판을 사용한 본 발명의 반도체 장치의 일예를 나타낸다. 제2도에서, P-반도체 기판의 상부에 정전기에 의한 보호 소자부의 형성부위에 반도체 기판과는 다른 도전형의 제1불순물 영역인 N-웰이 형성되어 있고, 상기 N-웰의 일부분에 반도체 기판과 동일한 도전형의 제2불순물 영역인 제2 P-웰이 형성되어 있고, 상기 제2 P-웰에 I/O단 패드의 입출력 신호선과 연결되는 제3불순물 영역인 N+불순물 도핑 영역이 형성되어 있고 상기 N+불순물 도핑 영역과 격리되어 다른 제4불순물 영역인 N+불순물 도핑 영역이 형성되어 상기 제2 P-웰 단자와 함께 접지선에 연결된다. 한편, 상기 제2 P-웰을 포함하는 N-웰에는 전원선과 연결되는 제5불순물 영역인 N+불순물 도핑 영역이 형성되어 있다. 또한, 메모리셀 어레이부에는 반도체 기판의 상부에 제1 P-웰이 형성되어 있고, 상기 제1 P-웰에는 데이타의 축적이 가능한 스토리지 전극과 연결되는 제6불순물 영역인 N+불순물 도핑 영역이 형성되어 있다.
이와 같이, 본 발명의 일 실시예에 의한 반도체 장치의 정전기 손상에 의한 보호 부위는 P-반도체 기판에 N-웰을 형성하고 이 N-웰내에 P-웰을 형성한다. 이와 같이 하여, 종래의 반도체 장치의 정전기 손상에 의한 보호소자 부위에서 형성되는 전자통로 101c를 제거하였다.
제4도는 상기 제3도에 나타낸 본 발명의 반도체 장치의 등가회로도이다.
제3도 및 제4도에서, 상기 종래기술에서 발생하였던, 스토리지 전극의 데이타를 손실하게하는 전자 경로 102c는 N-웰과 P기판이 역방향 바이어스 상태로 된 오프 상태를 취하고 있어 전자의 셀어레이부로의 흐름이 차단된다. 즉, I/O단 패드의 신호에 언더슈트가 발생하면, N+불순물 도핑 영역/제2 P-웰의 다이오드는 순방향 바이어스 상태로 되고, 다수의 전자는 상기 제2 P-웰로 주입된다. 주입된 전자중 일부는 전자 경로 102a를 통하여 접지선으로 흘러 나가지만, 대부분은 N-웰로 유입된다. N-웰과 P-반도체 기판은 역방향 바이어스 상태이므로 이와 같이 유입된 전자는, P-반도체 기판으로 유입되지 못하고, 전자경로 102b를 통하여 전원선으로 빠져나간다.
따라서, 상기 종래 기술에서 문제가되어 셀 메모리의 데이타를 손실시키는 전자 경로 102c가 본 발명에서는 형성되지 않게되어 셀메모리 데이타에 영향이 없게 된다.
상기 본 발명의 실시예에서, 접지선과 전원선을 바꾸어서, 반대형의 불순물을 사용하여 상기 실시예와 반대 타입의 반도체 장치를 제조할 수도 있다.
근래에, 반도체 소자가 고속화됨에 따라 반도체 소자로 유입되는 신호의 언더 슈트는 더욱 심하게되고, 종래 반도체 장치의 정전기 손상 보호소자를 그대로 사용하게 되면 셀 데이타 손실이 큰 문제점이 된다. 본 발명에서는 이와 같은 문제점이 없어, 반도체 소자의 고속화에 큰 효과가 있다.
또한, 메모리 소자의 트리플(triple)웰 경향에 따라 새로운 층을 추가하지 않고서도 본 발명의 정전기 보호 소자를 용이하게 제조할 수 있다.
Claims (5)
- 접지선에 연결된 제1도전형의 반도체 기판 ; 상기 반도체 기판의 상부에 형성되고, 전원선에 연결된 제2도전헝 불순물 영역 ; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 접지선에 연결된 제1도전형 불순물 영역 ; 및 상기 제1도전헝 불순물 영역에 헝성되고, 입출력 신호선에 연결된 제2도전형 제1불순물 영역을 포함하는 반도체 장치.
- 제1항 있어서, 상기 제1도전형은 P형이고, 상기 제2도전형은 N형임을 특징으로 하는 반도체 장치.
- 전원선에 연결된 제1도전형의 반도체 기판 ; 상기 반도체 기판의 상부에 형성되고, 접지선에 연결된 제2도전형 불순물 영역 ; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 전원선에 연결된 제1도전형 불순물 영역 ; 및 상기 제1도전형 불순물 영역에 형성되고, 입출력 신호선에 연결된 제2도전형 제1불순물 영역을 포함하는 반도체 장치.
- 제3항에 있어서, 상기 제1도전형은 N형이고, 상기 제2도전형은 P형임을 특징으로 하는 반도체 장치.
- 접지선에 연결된 제1도전형의 반도체 기판 ; 상기 반도체 기판의 상부에 형성되고, 전원선에 연결된 제2도전형 불순물 영역 ; 상기 제2도전형 불순물 영역의 상부의 일부분에 형성되고 접지선에 연결된 제1도전형 불순물 영역 ; 상기 제1도전형 불순물 영역에 형성되고, 입출력 신호선에 연결된 제2도전형 제1불순물 영역 ; 및 상기 제2도전형 제1불순물 영역과 격리되어 있고, 상기 제1도전형 불순물 영역의 단자와 함께 접지선에 연결된 제2도전형 제2불순물 영역을 포함하는 반도체 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021652A KR950008245B1 (ko) | 1992-11-18 | 1992-11-18 | 반도체 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019920021652A KR950008245B1 (ko) | 1992-11-18 | 1992-11-18 | 반도체 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR940012599A KR940012599A (ko) | 1994-06-23 |
| KR950008245B1 true KR950008245B1 (ko) | 1995-07-26 |
Family
ID=19343340
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019920021652A KR950008245B1 (ko) | 1992-11-18 | 1992-11-18 | 반도체 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR950008245B1 (ko) |
-
1992
- 1992-11-18 KR KR1019920021652A patent/KR950008245B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR940012599A (ko) | 1994-06-23 |
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