KR100333688B1 - 입력패드와정전방전보호회로사이에다이오드가삽입되는반도체소자 - Google Patents

Abstract

본 발명은 VILL 문제를 개선하고 전자주입밀도 및 입력 정전용량을 감소시킬 수 있는 ESD 보호 소자에 관한 것으로, 입력패드와 ESD 보호회로 사이에, 입력 패드에 소자의 정상동작 전압 보다 낮은 전압이 인가될 때 역방향으로 동작하는 다이오드(diode)를 형성하여 VILL 문제를 개선하고, 전자주입밀도 및 입력정전용량을 감소시키는데 그 특징이 있다.

Description

입력 패드와 정전방전 보호회로 사이에 다이오드가 삽입되는 반도체 소자{Semiconductor device having diode between input pad and esd protection circuit}

본 발명은 반도체 소자 제조 분야에 관한 것으로, 특히 ESD 보호회로의 특성을 향상시킬 수 있는 반도체 소자에 관한 것이다.

도1은 종래 반도체 소자의 입력패드(P)와 ESD(electrostatic discharge) 보호회로를 보이는 회로도, 도2는 도1의 회로도에 따라 구성되는 반도체 소자의 개략적인 단면도이다. 도면에서 도면부호 Vcc는 전원공급전압, Vss는 접지전압, 10은 반도체 기판, 11은 게이트 산화막, 12는 게이트를 각각 나타낸다.

도1과 같은 반도체 소자에서는 입력패드(p)에 잡음 전압(noise voltage) 즉, 음 전압이 인가될 경우 입력패드(p)와 연결된 ESD 보호회로의 n⁺/p웰 접합이 턴온되어 다량의 전자들이 기판으로 주입되고, 주입된 전자들이 메모리 셀까지 침투하여 데이터를 유실시키는 VILL(input voltage low limit) 문제를 유발한다.

한편, 종래의 반도체 소자의 ESD 보호회로의 경우, 게이트가 접지된 NMOS 트랜지스터의 n+ 접합을 통해 방전(discharge)이 일어나는 형태이므로, n⁺/p웰 접합의 면적을 최대한 크게 유지하여야 한다.

그러나, 다음의 수학식1에 보이는 바와 같이 전자주입밀도(J, electron injection density)는 n⁺/p웰 접합 면적(A)에 비례한다. 따라서, n⁺/p웰 접합의 면적을 최대한 크게 유지하는 방법은 기판으로 주입되는 전자의 양을 증가시키는 문제점이 있다.

상기 수학식1에서 q는 전하량, V는 전압, k는 볼쯔만 상수, T는 온도를 나타낸다.

또한, 다음의 수학식2에 보이는 바와 같이 입력 정전용량(C_IN)도 n⁺/p웰 접합의 면적(A)에 비례한다.

따라서 전술한 바와 같이 n⁺/p웰 접합의 면적을 최대한 크게 유지하여, ESD에 따른 스트레스에 대하여 소자의 보호 성능을 향상시키기 위한 종래 기술은 전자주입밀도와 입력정전용량의 증가를 가져와 소자의 고속동작 특성을 열화시키는 문제점이 있다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 VILL 문제를 개선하고 전자주입밀도 및 입력 정전용량을 감소시킬 수 있는 ESD 보호 소자를 제공하는데 그 목적이 있다.

도1은 종래 반도체 소자의 입력패드와 ESD 보호회로를 보이는 회로도,

도2는 도1의 회로도에 따라 구성되는 반도체 소자의 개략적인 단면도,

도3은 본 발명에 따른 반도체 소자의 입력패드와 ESD 보호회로를 보이는 회로도,

도4는 본 발명의 제1 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도,

도5는 본 발명의 제2 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도,

도6는 본 발명의 제3 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도.

* 도면의 주요 부분에 대한 도면 부호의 설명

Vcc: 전원공급전압 Vss: 접지전압

21: 게이트 산화막 22A, 22B: 게이트

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 내에 형성된 제1 p웰과, 상기 제1 p웰 내에 형성되어 그 소오스가 공급전압에 연결되며 게이트가 접지전압에 연결되는 제1 트랜지스터와, 입력버퍼(input buffer)로 연결되는 드레인을 상기 제1 트랜지스터와 공유하며, 상기 제1 트랜지스터와 직렬로 연결되고 소오스 및 게이트가 접지전압과 연결되는 제2 트랜지스터를 포함하는 ESD(electrostatic discharge) 보호회로; 입력패드와 상기 ESD 보호회로 사이에, 상기 입력 패드에 소자의 정상동작 전압 보다 낮은 전압이 인가될 때 역방향으로 동작하며, 상기 입력패드와 상기 ESD 보호회로 사이의 반도체 기판 내에 형성된 제2 p웰 및 제1 n웰로 이루어진 제1 다이오드(diode); 상기 제2 p웰 표면에 형성된 p⁺웰 픽업(well pick) 영역; 상기 제1 n웰 표면에 형성된 n⁺웰 픽업 영역; 및 상기 p⁺웰 픽업 영역과 상기 n⁺웰 픽업 영역이 접하여 형성되며, 상기 제1 다이오드와 병렬 연결된 제2 다이오드를 구비하는 반도체 소자를 제공한다.

이하, 첨부된 도면을 참조하여 본 발명을 상술한다.

도3은 본 발명에 따른 반도체 소자의 입력패드(P)와 ESD 보호회로를 보이는 회로도로서, 입력패드(P)와 ESD 보호회로 사이에 형성된 p웰 및 n웰로 이루어지는 웰 다이오드(D)가 삽입된 것을 나타내고 있다.

도4는 본 발명의 제1 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도이다. 도4에 도시한 바와 같이 본 발명의 제1 실시예에 따른 반도체 소자는 p형 기판 내에 형성된 제1 p웰, 상기 제1 p웰 내에 형성되어 그 소오스(n⁺)가 전압공급전압(Vcc)에 연결되며, 게이트(22A)가 접지전압(Vss)에 연결되는 제1 트랜지스터, 입력버퍼(input buffer)로 연결되는 드레인(n⁺)을 제1 트랜지스터와 공유하며 제1 트랜지스터와 직렬로 연결되고 소오스(n⁺) 및 게이트(22B)가 접지전압(Vss)과 연결되는 제2 트랜지스터로 이루어지는 ESD 보호회로, ESD 보호회로부터 소정간격 이격되어 형성된 제2 p웰, 제2 p웰과 접하며 ESD 보호 소자의 제1 및 제2 트랜지스터의 드레인(n⁺)과 연결되는 제1 n웰, 제1 p웰과 제2 p웰의 연결을 방지하기 위하여 제2 p웰을 둘러싸는 제2 n웰로 이루어지는 반도체 소자를 보이고 있다. 도2에서 제1 p웰 및 제2 p웰 내에 각각 형성된 p⁺, 제1 n웰 내에 형성된 n⁺는 각각 웰 픽업(well pick up) 영역을 나타내고, 21은 게이트 산화막을 나타낸다. 도4의 구성은 p형 기판 내에 ESD 보호회로가 형성된 경우로서 이 때 제1 p웰은 형성하지 않을 수도 있다.

이와 같이 구성된 반도체 소자에서는 입력패드(p)와 전원공급전압(Vcc) 사이에 p-n-p-n⁺즉, 제2 p웰-제1 n웰- 제1 p웰(p형 기판)-제1 트랜지스터의 소오스(n⁺)로 이루어지는 ESD 경로(path)가 형성되고, 입력패드(p)와 접지전원(Vss) 사이에는 p-n-p 즉, 제2 p웰-제1 n웰- 제1 p웰(p형 기판)로 이루어지는 ESD 경로가 형성된다.

다음의 표1은 도1에 도시한 종래 기술에 따른 반도체 소자와 도3에 도시한 본 발명에 따른 반도체 소자의 동작특성을 비교하여 나타낸 것이다.

	동작조건	Vpad	웰 다이오드	ESD n+/p 접합	소자 동작	비고
종래기술	정상	0 V ∼ +Vcc	없음	역방향 (전자주입 없음)	정상동작
	언더슈트(undershoot)	0 V ∼ -Vcc		순방향 (전자주입)	오동작(셀 데이터 유실)
	ESD	+- 수백 V∼+- 수천 V		ESD 회로 동작	정상동작
	CIN	큼		저속
본발명	정상	0 V ∼ +Vcc	순방향(forward)	역방향(전자주입 없음)	정상동작
	언더슈트	0 V ∼ -Vcc	역방향(reverse)	0 V (전자주입 없음)	정상동작	개선
	ESD	+- 수백 V∼+- 수천 V	순방향또는항복(breakdown)	기존 ESD 회로 동작+웰간 쌍극성 트랜지스터추가동작	정상동작	개선
	CIN	작음	작음	고속동작	개선

따라서, 도3 및 도4와 같이 구성된 반도체 소자의 입력패드(p)에 음 전압이 인가되면 입력패드(P)와 ESD 보호회로 사이에 삽입된 p-n 다이오드(D)가 역방향으로 동작하여 전압강하(voltage drop)가 일어나고, 입력패드(p)와 연결되는 ESD 소자의 n⁺/p웰 접합에 가해지는 전압의 크기가 감소한다. 따라서, 기판으로 주입되는 전자의 양도 감소되어 VILL 문제를 감소시킬 수 있다.

도5는 본 발명의 제2 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도이다. 본 발명의 제2 실시예에 따른 반도체 소자는 ESD 보호회로와 패드사이의 다이오드인 제2 p웰의 웰 픽업(p⁺)과 제1 n웰의 웰 픽업(n⁺)이 접하는 구조를 이룬다는 점에서 전술한 제1 실시예에 따른 반도체 소자와 차이가 있다. 즉, 본 발명의 제2 실시예에 따른 반도체 소자는 p⁺/n⁺리키 다이오드(heavily doped diode)를 제2 p웰 및 제1 n웰로 이루어지는 웰 다이오드에 병렬로 형성하여 소자의 정상동작 조건에서 순방향 전압강화(forward voltage drop)를 감소시켜, 소자의 VIL(input low voltage) 특성 열화를 방지할 수 있다. 상기 소자의 VIL 특성이란, 소자에 입력되는 하이(high), 로우(low) 신호 중 로우 신호로 인식할 수 있는 최대값을 말한다.

도6은 본 발명의 제3 실시예에 따라서 입력 패드와 보호회로 사이에 웰 다이오드가 삽입되는 반도체 소자의 개략적인 단면도이다. 본 발명의 제3 실시예에 따른 반도체 소자는 ESD 보호회로와 패드사이의 다이오드인 제2 p웰의 웰 픽업(p+)과 제1 n웰의 웰 픽업(n⁺)이 접하는 구조를 이룬다는 점에서 전술한 제2 실시예와 동일하나, ESD 보호회로와 웰 다이오드가 n형 기판 상에 형성되기 때문에 웰 다이오드를 이루는 제1 n웰과 n형 기판의 연결을 방지하기 위하여 제1 n웰을 둘러싸는 제3 p웰을 형성한다는 점에서 제2 실시예와 차이가 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 ESD 보호회로 소자의 n⁺/p 웰 접합의 면적 증가없이 ESD에 따른 스트레스에 대하여 소자의 보호 성능을 향상시킬 수 있다. 따라서, 입력회로 레이아웃을 면적을 감소시킬 수 있으며 전자주입밀도 및 입력 정전용량의 증가를 억제할 수 있고, 잡음에 대한 소자의 내선을 증대시키고, 소자의 고속동작 특성을 개선할 수 있다.

Claims (3)

1. 반도체 소자에 있어서,

   반도체 기판 내에 형성된 제1 p웰과, 상기 제1 p웰 내에 형성되어 그 소오스가 공급전압에 연결되며 게이트가 접지전압에 연결되는 제1 트랜지스터와, 입력버퍼(input buffer)로 연결되는 드레인을 상기 제1 트랜지스터와 공유하며, 상기 제1 트랜지스터와 직렬로 연결되고 소오스 및 게이트가 접지전압과 연결되는 제2 트랜지스터를 포함하는 ESD(electrostatic discharge) 보호회로;

   입력패드와 상기 ESD 보호회로 사이에, 상기 입력 패드에 소자의 정상동작 전압 보다 낮은 전압이 인가될 때 역방향으로 동작하며, 상기 입력패드와 상기 ESD 보호회로 사이의 반도체 기판 내에 형성된 제2 p웰 및 제1 n웰로 이루어진 제1 다이오드(diode);

   상기 제2 p웰 표면에 형성된 p⁺웰 픽업(well pick) 영역;

   상기 제1 n웰 표면에 형성된 n⁺웰 픽업 영역; 및

   상기 p⁺웰 픽업 영역과 상기 n⁺웰 픽업 영역이 접하여 형성되며, 상기 제1 다이오드와 병렬 연결된 제2 다이오드

   를 포함하는 것을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서,

   상기 반도체 기판은 n형이고,

   상기 제1 n웰을 둘러싸는 제3 p웰을 더 포함하는 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서,

   상기 반도체 기판은 p형이고,

   상기 제2 p웰을 둘러싸는 제2 n웰을 더 포함하는 것을 특징으로 하는 반도체 소자.