KR101043735B1 - 반도체 소자의 정전기방전 보호용 입력저항 - Google Patents

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Abstract

본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 정전기방전(ElectroStatic Discharge, ESD) 보호회로에 관한 것이며, 더 자세히는 입력 패드와 입력버퍼 사이에 배치되는 ESD 보호용 입력저항에 관한 것이다. 본 발명은 입력버퍼 트랜지스터의 게이트 절연막 보호 특성이 우수하면서도 신호 지연은 최소화할 수 있는 반도체 소자의 정전기방전 보호용 입력저항 소자를 제공하는데 그 목적이 있다. 본 발명에서는 정전기 보호 동작 시에는 일정 수준 이상의 저항값을 가지면서도, 정상 회로 동작 조건에서는 저항값이 대폭 감소하여 RC 신호 지연이 최소화되는 입력저항 소자를 제안한다. 바람직하게, 본 발명에서는 종래의 N웰 입력저항 구조에 게이트 절연막과 게이트 전극을 추가 배치하였다. 게이트 전극은 전원전압단에 연결한다.
정전기방전, 보호회로, 입력저항, 게이트, N웰 구조

Description

반도체 소자의 정전기방전 보호용 입력저항{INPUT RESISTOR FOR ESD PROTECTION IN SEMICONDUCTOR DEVICE}
본 발명은 반도체 설계 기술에 관한 것으로, 특히 반도체 소자의 정전기방전(ElectroStatic Discharge, ESD) 보호회로에 관한 것이며, 더 자세히는 입력 패드와 입력버퍼 사이에 배치되는 ESD 보호용 입력저항에 관한 것이다.
정전기방전 보호회로는 정전기에 의한 반도체 칩의 파괴 또는 열화를 방지하기 위해 입/출력 핀이 연결되는 패드와 칩 내부 회로 사이에 배치되는 회로이다.
정전기 방전은 상호 절연되어 있던 물체가 접촉할 때 양 물체간의 매우 큰 전압차에 따른 전류가 순간적으로 흐르는 현상을 말한다. 따라서 정전기에 의한 전류가 통상 5V 이하의 전원에 적합하게 설계되어 있는 반도체 칩의 내부 회로를 통해서 흐르면 각 회로 장치들의 치명적인 손상(내부 회로의 절연막 파괴나 접합 파괴 등)이 우려된다. 그러므로, 정전기에 의한 전류가 반도체 칩의 내부 회로를 파괴하지 않고 흐를 수 있는 경로를 마련할 필요가 있다. 이러한 정전기에 의한 전류 가 흐를 수 있는 경로는 전하를 빠른 시간 내에 효과적으로 방전시킬 수 있어야 한다.
정전기 방전은 전하가 방전되는 방향에 따라 두 가지로 나누어 볼 수 있는데, 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 높은 경우이고, 다른 하나는 외부 물체의 전위가 반도체 칩의 전위 보다 낮은 경우이다. 전자의 경우에 정전 방전에 의한 전류는 외부 물체로부터 반도체 칩으로 흐르고, 후자인 경우에 정전 방전에 의한 전류는 반도체 칩에서 외부 물체로 흐르게 된다. 한편, 반도체 칩의 정전 방전 현상은 대개 다음과 같이 이루어진다. 즉, 사람이나 장비 등이 반도체 장치와 접촉이 일어날 때, 반도체 장치의 입력 핀 또는 출력 핀을 통해 많은 양의 전하가 순간적으로 반도체 장치로 흐르는 경우와, 내부에 전하가 축척된 반도체 장치가 인쇄 회로 기판 등에 장착되거나 또는 운송 과정에서 핀이 외부 물체에 접촉할 때 내부에 축척된 많은 양의 전하가 외부로 방전되는 경우가 있다.
통상적으로, 이러한 정전기 방전에 관한 여러 현상을 HBM(Human Body Model), MM(Machine Model), 그리고 CDM(Charged Device Model)으로 모델링하고 있다. HBM은 인체에서 발생된 정전기가 순간적으로 반도체 칩을 통해 방전되는 모델이다. MM은 대전된 공작대, 또는 기구에 의하여 발생된 정전기가 순간적으로 반도체 칩을 통해 방전되는 모델이다. 또한, CDM은 반도체 칩 내에 하전되어 있던 전하가 어느 순간에 외부로 방전되는 모델이다.
도 1은 ESD 보호회로를 구비하는 일반적인 반도체 소자의 입력회로의 구성을 나타낸 회로도이다.
도 1을 참조하면, 일반적인 반도체 소자의 입력회로는, 입/출력(I/O) 패드(108)에 인가된 신호를 버퍼링하여 내부회로(106)로 전달하기 위한 입력버퍼(100)와, 입/출력(I/O) 패드(108)와 전원전압단(Vcc) 사이에 접속된 제1 메인 ESD 보호회로와, 입/출력(I/O) 패드(108)와 접지전압단(Vss) 사이에 접속된 제2 메인 ESD 보호회로와, 입/출력(I/O) 패드(108)와 입력버퍼(100) 사이에 접속된 입력저항(Rin)과, 입력버퍼(100)의 입력단과 접지전압단(Vss) 사이에 접속된 보조 ESD 보호용 NMOS 트랜지스터(MN1)와, 입력버퍼(100)의 입력단과 전원전압단(Vcc) 사이에 접속된 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 구비한다.
즉, 입력회로에 ESD 보호를 위한 구성으로, 제1 및 제2 메인 ESD 보호회로(102, 104)와, 입력저항(Rin)과, 보조 ESD 보호용 NMOS 트랜지스터(MN1)와, 보조 ESD 보호용 PMOS 트랜지스터(MP1)가 배치된다.
여기서, 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)는 각각 다이오드 접속된 트랜지스터로서, 입력버퍼(100)의 풀업 및 풀다운 트랜지스터의 게이트 절연막 양단에 인가된 전압이 게이트 절연막 파괴 전압에 도달하기 전에 작동을 개시하여 절연막 파괴를 방지하는 것이다.
또한, 입력저항(Rin)은 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 통해 방전되는 전류를 줄여 주면서, 동시에 입력버퍼(100)의 풀업 및 풀다운 트랜지스터의 게이트 절연막에 인가되는 전압을 낮춰주는 역할을 한다.
입/출력 패드(108)과 전압 패드(Vss, Vcc) 사이에 정전기 전압이 발생하면 제1 및 제2 메인 ESD 보호회로(102, 104)가 동작을 개시하면서 정전기 전류는 제1 및 제2 메인 ESD 보호회로(102, 104)로 나뉘어 방전된다. 이때, 제1 및 제2 메인 ESD 보호회로(102, 104)로 나뉘어 흐르는 전류의 비를 결정하는 주요 인자가 바로 입력저항(Rin)이다.
ESD 보호회로용 입력저항(Rin)으로 종래에 널리 사용되어 온 구조 중 하나가 N웰 저항 구조이다.
도 2는 종래기술에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)의 구조를 나타낸 단면도이다.
도 2를 참조하면, 종래기술에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)은, 반도체 기판(통상 P-실리콘기판)(200)에 형성된 N형 불순물 웰(N웰)(202)과, N웰(202) 표면 부분에 제공되며 입/출력 패드(108)와 접속된 고농도의 N형 불순물 확산영역(N+ 확산영역)(204)와, N웰(202) 표면 부분에 제공되며 입력버퍼(106)와 접속된 N+ 확산영역(206)을 구비한다.
여기서, 입력저항(Rin)의 저항값은 두 N+ 확산영역(204, 206) 사이의 거리와 N웰(202)의 너비로 조절할 수 있다. 예를 들어, N웰의 면저항(Sheet resistance)이 500Ω/□인 경우 두 N+ 확산영역(204, 206) 사이의 거리와 N웰(202) 너비의 비율을 1:5로 형성하면 100Ω의 입력저항(Rin)을 구현할 수 있다.
도 1에 도시된 바와 같은 ESD 보호회로에서 입력저항(Rin)이 역할을 적절히 수행하기 위해서는 일정 수준(통상 100Ω) 이상의 저항값을 가져야하는데, 수 GHz 이상으로 고속 동작을 하는 반도체 소자에서는 이 입력저항(Rin)의 저항값과 뒷단 의 트랜지스터들이 가진 캐패시턴스로 인한 RC 지연이 감내하기 어려운 수준이 된다. 예를 들어, 수 GHz로 동작하는 신호의 상승 시간(Rising time)은 10ps 수준인데 비해 100Ω의 입력저항(Rin)과 입력단의 트랜지스터로 인한 0.1pF 정도의 캐패시턴스가 결합하면 10ps 수준의 RC 신호 지연이 발생하므로 감내하기 어려울 수밖에 없다.
한편, RC 지연을 줄이기 위해 입력저항(Rin)를 줄이는 경우에는 정전기 발생시 입력단의 트랜지스터가 파괴될 위험성이 커진다. 즉, 입력저항(Rin)이 작으면 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 통해 흐르는 전류가 많아지므로 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 충분히 크게 설계하지 않으면 고전류로 인해 파괴될 위험이 있다. 또한, 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 통해 방전되는 전류와 경로 저항으로 인한 전압 강하가 커지므로 이로 인해 입력버퍼(100)의 풀업/풀다운 트랜지스터의 게이트 절연막이 파괴될 위험도 높아진다.
이를 해결하기 위해서는 보조 ESD 보호용 NMOS 트랜지스터(MN1)와 보조 ESD 보호용 PMOS 트랜지스터(MP1)를 충분히 크게 설계하여야 하는데, 이는 회로 면적을 더 많이 사용하게 되므로 반도체 소자의 고집적화 추세에 비추어 적합한 해결책이 아니다.
따라서, 반도체 소자의 고집적화 및 고속화에 적절하게 대응하기 위해서는, 입력버퍼의 풀업/풀다운 트랜지스터의 게이트 절연막 보호 특성이 우수하면서도 신 호 지연은 최소화할 수 있는 입력저항 소자가 필요하다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 입력버퍼 트랜지스터의 게이트 절연막 보호 특성이 우수하면서도 신호 지연은 최소화할 수 있는 반도체 소자의 정전기방전 보호용 입력저항 소자를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 입력 패드와 입력버퍼 사이에 제공되는 정전기방전 보호용 입력저항에 있어서, 기판 상에 제공되는 N웰; 상기 N웰 표면 부분에 제공되며 상기 입력 패드와 접속된 제1 N+ 확산영역; 상기 N웰 표면 부분에 제공되며 상기 입력버퍼와 접속된 제2 N+ 확산영역; 상기 제1 및 제2 N+ 확산영역 사이의 상기 N웰을 덮도록 제공되는 게이트 절연막; 및 상기 게이트 절연막 상에 제공되며 전원전압단에 접속된 게이트 전극을 구비하는 반도체 소자의 정전기방전 보호용 입력저항이 제공된다.
또한, 본 발명의 일 측면에 따르면, 입력 패드와 입력버퍼 사이에 제공되는 정전기방전 보호용 입력저항에 있어서, 기판 상에 제공되는 P웰; 상기 P웰 표면 부분에 제공되며 상기 입력 패드와 접속된 제1 P+ 확산영역; 상기 P웰 표면 부분에 제공되며 상기 입력버퍼와 접속된 제2 P+ 확산영역; 상기 제1 및 제2 P+ 확산영역 사이의 상기 P웰을 덮도록 제공되는 게이트 절연막; 및 상기 게이트 절연막 상에 제공되며 접지전압단에 접속된 게이트 전극을 구비하는 반도체 소자의 정전기방전 보호용 입력저항이 제공된다.
본 발명에서는 정전기 보호 동작 시에는 일정 수준 이상의 저항값을 가지면서도, 정상 회로 동작 조건에서는 저항값이 대폭 감소하여 RC 신호 지연이 최소화되는 입력저항 소자를 제안한다. 바람직하게, 본 발명에서는 종래의 N웰 입력저항 구조에 게이트 절연막과 게이트 전극을 추가 배치하였다. 게이트 전극은 전원전압단에 연결한다.
종래의 입력저항 소자로는 고속 반도체 회로에서 신호 지연 특성과 버퍼 게이트 절연막 등의 반도체 내부회로 보호 특성을 동시에 만족시키기 어려우나, 본 발명에 의한 입력저항 소자는 신호 지연은 최소화되면서도 입력 버퍼 게이트 절연막 등의 내부회로 보호 성능도 우수하므로 고속 반도체 회로에 매우 적합하다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 3은 본 발명의 일 실시예에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)의 구조를 나타낸 단면도이다.
도 3을 참조하면, 본 실시예에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)은, 반도체 기판(통상 P-실리콘기판)(300)에 형성된 N형 불순물 웰(N웰)(302)과, N웰(302) 표면 부분에 제공되며 입/출력 패드(108)와 접속된 고농도의 N형 불순물 확산영역(N+ 확산영역)(304)와, N웰(202) 표면 부분에 제공되며 입력버퍼(106)와 접속된 N+ 확산영역(306)과, 두 N+ 확산영역(304, 306) 사이의 N웰(202)을 덮도록 제공되는 게이트 절연막(308)과, 게이트 절연막(308) 상에 제공되며 전원전압단(Vcc)에 접속된 게이트 전극(310)을 구비한다.
여기서, N웰(302)의 불순물 도핑 농도는 1016~ 1019#/cm3 범위에서 설정하는 것이 바람직하며, N+ 확산영역(304, 306)의 불순물 도핑 농도는 5×1019#/cm3 이상이면 바람직하다.
반도체 회로가 정전기 위험에 노출되는 때는 반도체 소자가 제조 과정이나 단품 상태로 있어 아직 시스템에 장착되기 전이므로 전원전압(Vcc)이 공급되지 않는 상태이다. 이 경우, 게이트 전극(310)은 전기적으로 플로팅 상태에 있어 N웰(302)에 아무런 영향도 미치지 않는다. 즉, 본 실시예에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)은 정전기 발생 환경에서는 도 2에 도시된 종래의 N웰 입력저항 구조와 동일한 저항값을 가지므로(통상 100Ω 이상) 정전기 보호 역할을 잘 수행할 수 있다.
한편, 반도체 회로가 시스템에 장착되어 정상적인 회로동작을 하는 상황에서는 전원전압(Vcc)이 공급되고 있으므로, 게이트 전극(310)에 인가된 Vcc 바이어스 전압으로 인해 두 N+ 확산영역(304, 306) 사이의 N웰(302) 표면에 전자들이 쌓여 N+ 채널이 형성되면서 입력저항(Rin)의 저항값이 대폭 감소하게 된다. 결국, 입력저항(Rin)과 입력저항(Rin) 뒷단의 트랜지스터들이 가진 캐패시턴스로 인한 RC 신호 지연이 종래에 비해 대폭 감소하게 된다. 따라서, 본 실시예의 입력저항 구조는 종래에 비해 더 높은 주파수 영역을 포함하여 훨씬 더 넓은 동작 주파수 영역에서 사용할 수 있다.
종래의 N웰 입력저항 구조는 정전기 발생 조건과 정상 회로동작 조건에서 하나의 동일한 입력저항값을 가지므로, 입력저항값을 일정 수준 이상으로 높여(통상 100Ω 이상) 정전기 보호 성능을 확보하면 정상 회로동작시 RC 신호지연으로 인한 신호 왜곡이 발생하고, 정상 회로동작에 영향을 주지 않기 위해 입력저항값을 줄이면 정전기로부터 입력버퍼 등의 내부회로를 적절히 보호할 수 없게 된다. 그러나, 본 실시예에 의한 N웰 입력저항 구조는 정전기 발생 조건과 정상 회로동작 조건에 따라 입력저항값이 달라지도록 고안이 되어 있어 정상적인 회로동작에 영향을 주지 않으면서도 반도체 내부 회로를 정전기로부터 효과적으로 보호할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
예컨대, 전술한 실시예에서는 N웰 구조의 입력저항을 일례로 들어 설명하였 으나, 본 발명은 P웰 구조의 입력저항에도 적용할 수 있다. 이 경우, N웰을 P웰로 대체하고, N+ 확산영역을 P+ 확산영역으로 대체하고, 게이트 바이어스를 전원전압단(Vcc)에서 접지전압단(Vss)으로 대체하면 된다.
또한, 전술한 실시예에서는 입/출력(I/O) 패드와 입력버퍼 사이에 배치되는 입력저항의 예를 들어 설명하였으나, 본 발명은 어드레스, 커맨드 등 입력 기능만을 가진 패드와 입력버퍼 사이에 배치되는 입력저항에도 적용할 수 있다.
도 1은 ESD 보호회로를 구비하는 일반적인 반도체 소자의 입력회로의 구성을 나타낸 회로도이다.
도 2는 종래기술에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)의 구조를 나타낸 단면도이다.
도 3은 본 발명의 일 실시예에 따른 N웰 구조의 ESD 보호회로용 입력저항(Rin)의 구조를 나타낸 단면도이다.
* 도면의 주요 부분에 대한 부호의 설명
300: P-기판
302: N웰
304, 306: N+ 확산영역
308: 게이트 산화막
310: 게이트 전극

Claims (5)

  1. 입력 패드와 입력버퍼 사이에 제공되는 정전기방전 보호용 입력저항에 있어서,
    기판 상에 제공되는 N웰;
    상기 N웰 표면 부분에 제공되며 상기 입력 패드와 접속된 제1 N+ 확산영역;
    상기 N웰 표면 부분에 제공되며 상기 입력버퍼와 접속된 제2 N+ 확산영역;
    상기 제1 및 제2 N+ 확산영역 사이의 상기 N웰을 덮도록 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되며 전원전압단에 접속된 게이트 전극
    을 구비하는 반도체 소자의 정전기방전 보호용 입력저항.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제1항에 있어서,
    상기 기판은 P형 기판인 반도체 소자의 정전기방전 보호용 입력저항.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제1항 또는 제2항에 있어서,
    상기 N웰의 불순물 도핑 농도는 1016~ 1019#/cm3 범위인 반도체 소자의 정전기 방전 보호용 입력저항.
  4. 삭제
  5. 입력 패드와 입력버퍼 사이에 제공되는 정전기방전 보호용 입력저항에 있어서,
    기판 상에 제공되는 P웰;
    상기 P웰 표면 부분에 제공되며 상기 입력 패드와 접속된 제1 P+ 확산영역;
    상기 P웰 표면 부분에 제공되며 상기 입력버퍼와 접속된 제2 P+ 확산영역;
    상기 제1 및 제2 P+ 확산영역 사이의 상기 P웰을 덮도록 제공되는 게이트 절연막; 및
    상기 게이트 절연막 상에 제공되며 접지전압단에 접속된 게이트 전극
    을 구비하는 반도체 소자의 정전기방전 보호용 입력저항.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004596A (ko) * 1997-06-28 1999-01-15 김영환 정전기 방지회로를 구비하는 반도체소자
KR100333688B1 (ko) 1998-12-22 2002-06-20 박종섭 입력패드와정전방전보호회로사이에다이오드가삽입되는반도체소자
KR20070052912A (ko) * 2005-11-18 2007-05-23 주식회사 하이닉스반도체 반도체회로용 정전기 보호소자

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19990004596A (ko) * 1997-06-28 1999-01-15 김영환 정전기 방지회로를 구비하는 반도체소자
KR100333688B1 (ko) 1998-12-22 2002-06-20 박종섭 입력패드와정전방전보호회로사이에다이오드가삽입되는반도체소자
KR20070052912A (ko) * 2005-11-18 2007-05-23 주식회사 하이닉스반도체 반도체회로용 정전기 보호소자

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