KR100565106B1 - 개선된 전기적 특성을 가진 메모리 모듈 - Google Patents

개선된 전기적 특성을 가진 메모리 모듈 Download PDF

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Abstract

본 발명은 매트릭스 형태로 배열된 메모리 셀을 가진 메모리 셀 필드를 포함하는 메모리 모듈, 특히 DRAM에 관한 것이다. 메모리 셀 필드의 에지 영역에는 정보의 저장에 사용되지 않는 더미 메모리 셀이 형성된다. 상기 더미 메모리셀의 제 1 전극은 기준 전위에 접속된다. 더미 메모리 셀의 카운터 전극은 메모리 셀의 카운터 전극에 도전 접속된다. 이로 인해, 메모리 셀의 카운터 전극의 커패시턴스가 증가된다. 따라서, 메모리 모듈은 전체적으로 메모리 셀 내로의 큰 전하 도입에 대해 전압이 안정하게 된다.

Description

개선된 전기적 특성을 가진 메모리 모듈{Memory module with improved electric feature}
도 1은 메모리 셀 장치의 제 1 실시예.
도 2는 2개의 메모리 셀 및 워드 라인의 횡단면도.
도 3은 2개의 더미 메모리 셀 및 더미 워드 라인의 횡단면도.
도 4는 제 2 메모리 셀 장치의 레이아웃.
도 5는 도 4의 2개의 더미 메모리 셀의 횡단면도.
도 6은 메모리 셀 장치의 제 3 실시예.
*도면의 주요 부분에 대한 부호의 설명*
1: 메모리 셀 필드 2: 메모리 셀
6: 선택 트랜지스터 7: 비트 라인
9: 액티브 구역 10: 접속점
11: 워드 라인 13: 액티브 영역
14: 더미 영역 15: 더미 메모리 셀
16: 제 1 더미 워드 라인 17: 도전층
18: 제 1 전극 19: 접속부
21: 제 2 더미 워드 라인 22: 기판
23: 트렌치 24: 기판 표면
25: 케이싱 층 26: 유전층
27: 매립층 29: 비트 라인 영역
30: 제 1 게이트 콘택 31: 제 2 게이트 콘택
32: 라인 접속부 33: 커패시터
35: 제 2 접속부 36: 산화물 층
37: 부가 영역 39: 종방향 스트립
40: 횡방향 스트립 50: 전압 발생기
본 발명은 청구항 제 1항의 전제부에 따른 메모리 모듈, 특히 반도체 메모리에 관한 것이다.
반도체 메모리는 정보의 신속하고 저렴한 저장을 가능하게 하기 위해 예컨대 다이내믹 반도체 메모리(DRAM)로 사용된다. 반도체 메모리의 개발로 인해 새로운 메모리 세대에서는 워드 라인의 활성화 시간이 점점 더 짧아지고(로우 사이클 시간), 워드 라인 길이는 점점 더 길어지며 판독 액세스에서의 병렬성은 증가한다. 이것은 특히 더블 데이터 레이트 DRAM의 프리페치(prefetch) 명령 시에 나타난다. DRAM의 내용이 변경 기록되면, 이것은 메모리의 기판 내에 병렬로 놓인 메모리 셀 커패시터의 전하가 변경되는 것을 의미한다. 전하 변동의 부호가 통계학적으로 분 배되지 않고 동일한 전압이 메모리 셀 커패시터의 다수 내로 기입되면, 기판 내에 형성된 메모리 셀의 카운터 전극 내로의 현저한 전하 도입이 발생한다. 전체적으로 카운터 전극 내에서 전압의 변동이 일어난다. 이러한 전압 변동은 변동 전류로서 칩 내부의 전압 공급 회로망으로부터 보상되어야 한다. 상기 변동 전류의 크기는 단위 시간 당 변경 기록되는 메모리 셀 커패시터의 전하에 비례한다.
상기 사실로부터, 카운터 전극의 전위를 안정화시키는 것이 점점 어려워진다. 카운터 전극과, 상기 카운터 전극의 회로망을 안정화시켜야 하는 전압 발생기 사이의 전기 접속부는 금속 스트립 및 웰 콘택의 형태로 형성된다. 금속 스트립 및 웰 콘택은 무시할 수 없는 전기 저항을 갖는다. 이로 인해, 전압 발생기가 충분한 치수로 설계된 경우에도 전압 보상에 필요한 전하가 즉각 카운터 전극 내로 공급될 수 없다. 그러나, 카운터 전극의 불안정한 전위는 메모리 셀의 커패시터 내에 충전된 전압과 카운터 전극의 전압 사이의 신호 거리를 변동시킨다.
본 발명의 목적은 메모리 모듈 카운터 전극의 전위 안정화를 개선시키는 것이다.
상기 목적은 청구항 제 1항의 특징에 의해 달성된다.
본 발명의 바람직한 실시예는 종속 청구항에 제시된다.
청구항 제 1항에 따른 본 발명의 중요한 장점은 더미 메모리 셀의 커패시턴스가 카운터 전극의 커패시턴스 증가를 위해 사용된다는 것이다. 더미 메모리 셀 은 메모리 셀 장치의 한계 범위를 메모리 셀 장치의 내부 범위와 가급적 동일하게 대칭으로 형성하기 위해, 메모리 모듈의 다수의 실시예에 제공된다. 지금까지는 더미 메모리 셀의 제 1 전극이 고정 전위에 접속되지 않고 부동 상태였다. 이와는 달리, 청구항 제 1항에 따른 본 발명의 메모리 모듈에서는 더미 메모리 셀의 제 1 전극이 전압 회로망(예컨대, GND)에 도전 접속된다. 따라서, 메모리 모듈에 이미 존재하는 커패시턴스가 카운터 전극에 결합됨으로써, 카운터 전극의 총 커패시턴스가 증가한다. 따라서, 카운터 전극이 전체적으로 큰 전하 도입에 대해 덜 민감해지는데, 그 이유는 증가된 커패시턴스에 의해 너무 큰 전압 변동 없이 큰 전하 도입이 보상될 수 있기 때문이다.
바람직한 실시예에서, 더미 메모리 셀 위에는 더미 워드 라인이 배치된다. 상기 더미 워드 라인은 바람직하게는 더미 메모리 셀의 제 1 전극에 그리고 전압 회로망(예컨대, GND)에 도전 접속된다. 따라서, 더미 메모리 셀의 커패시턴스와 더불어 동시에 더미 워드 라인의 커패시턴스가 카운터 전극에 대한 부가의 커패시턴스로서 사용된다. 따라서, 지금까지 통상의 더미 메모리 셀 장치에 비해 레이아웃의 큰 변동 없이 카운터 전극의 커패시턴스가 더욱 증가된다.
또 다른 바람직한 실시예에서, 더미 메모리 셀의 제 1 전극이 기판 내에 형성된 도전 스트립을 통해 서로 도전 접속되고 전압 회로망(예컨대, GND)에 도전 접속된다. 따라서, 더미 메모리 셀의 제 1 전극이 전압 회로망에 간단하고 저렴하게 접속될 수 있는 또 다른 실시예가 제공된다. 이 실시예에서는 카운터 전극의 커패시턴스가 더미 메모리 셀의 커패시턴스에 의해서 뿐만 아니라, 도전 스트립의 커패 시턴스에 의해서도 부가로 증가된다. 이 실시예는 부가의 도전 스트립이 기판 내에 형성되어야 한다는 단점을 갖는다. 그러나, 이 실시예는 카운터 전극의 커패시턴스가 더미 메모리 셀의 커패시턴스에 의해서 뿐만 아니라 도전 스트립의 커패시턴스에 의해서도 증가된다는 장점을 갖는다. 따라서, 전체적으로 카운터 전극의 커패시턴스가 부가로 증가된다.
메모리 모듈의 부가 개선은 전압 회로망에 도전 접속된 더미 메모리 셀에 인접하게, 부가의 더미 메모리 셀이 배치되고, 그것의 제 1 전극이 부동 상태 즉, 전기 절연됨으로써 이루어진다. 이 실시예에 의해, 더미 메모리 셀이 전압 회로망에 접속될 때도 더미 메모리 셀의 에지 영역이 메모리 셀 장치의 내부 영역과 유사한 주위 필드 내에 배치된다. 이로 인해, 전압 회로망에 도전 접속된 더미 메모리 셀이 간섭 에지 효과에 대해 적어도 부분적으로 차폐된다. 따라서, 간섭 효과가 더미 메모리 셀을 통해 카운터 전극 내로 도입되는 것이 방지된다.
또 다른 바람직한 실시예에서, 메모리 셀과 더미 메모리 셀 사이에는 부가의 더미 메모리 셀이 배치되고, 그것의 제 1 전극은 전기 절연된다. 이 실시예는 지금까지 통상의 레이아웃이 단지 보충되기만 하면 되고 지금까지의 방법이 변동될 필요가 없다는 장점을 갖는다.
이하, 본 발명을 첨부한 도면을 참고로 구체적으로 설명한다.
이하에서, 본 발명을 DRAM 반도체 메모리로 설명하지만, 본 발명은 모든 방식의 메모리 모듈에 적용될 수 있다.
도 1은 본 실시예에서는 DRAM 반도체 메모리로서 설계된 메모리 모듈의 셀 필드를 도시한다. 메모리 모듈은 매트릭스 형태로 배열된 메모리 셀(2)들을 가진 셀 필드(1)를 포함한다. 각각의 메모리 셀은 선택 트랜지스터(6)를 통해 비트 라인(7)에 도전 접속될 수 있다. 비트 라인(7)은 증폭기 회로를 통해 입출력 회로에 접속되고, 상기 입출력 회로를 통해 데이터가 메모리 셀(2)로부터 판독되거나 또는 메모리 셀(2)내로 기입될 수 있다. 워드 라인(8)이 제공되며, 상기 워드 라인(8)에 의해 일련의 선택 트랜지스터(6)가 도전 상태로 스위칭될 수 있다. 또한, 열 라인이 제공되며, 상기 열 라인은 일련의 제 2 선택 트랜지스터와 접속되고, 제 2 선택 트랜지스터를 도전 상태로 스위칭할 수 있다. 워드 라인 및 행 라인은 워드 라인의 활성화 시에 다수의 비트 라인이 관련 메모리 셀과 도전 접속되도록 배치된다. 열 라인의 선택을 통해 활성화된 비트 라인으로부터 비트 라인 중 하나가 선택되고 입출력 회로에 도전 접속된다. 따라서, 각각의 메모리 셀이 정보의 기입 또는 판독을 위해 개별적으로 선택되고 입출력 회로에 도전 접속된다.
도 1은 다수의 메모리 셀(2)을 가진 셀 필드의 평면도이다. 선택된 실시예에서, 각각 2개의 메모리 셀(2)은 액티브 구역(9) 및 2개의 선택 트랜지스터(6)를 통해 접속점(10)에 도전 접속될 수 있다. 액티브 구역(9)은 실질적으로 직선 스트립 구조를 갖는다. 액티브 구역(9)의 배치에 대해 수직으로 워드 라인(11)이 제공된다. 워드 라인(11)은 교대로 상부로부터 하부로 각각 메모리 셀(2)과 접속점(10) 사이로 또는 메모리 셀(2)을 통해 뻗는다. 워드 라인(11)이 액티브 구역(9)을 통해 뻗은 영역에서, 워드 라인(11)은 워드 라인(11)의 하부 및 액티브 구역(9)내에 배치된 선택 트랜지스터(6)를 스위칭하는 역할을 한다. 하나의 공통 접 속점(10)과 2개의 인접한 메모리 셀(2) 사이에서 액티브하게 스위칭되는 2개의 워드 라인(11) 중 하나의 적합한 활성화에 의해, 어떤 메모리 셀(2)이 공통 접속점(10)을 통해 비트 라인(7)에 접속되어야 하는지가 선택된다. 상기 비트 라인은 접속점(10)에 도전 접속되어 있다.
도시된 메모리 셀 필드(1)는 액티브 영역(13)과 더미 영역(14)으로 나눠진다. 액티브 영역(13)에는 정보를 저장하기 위한 메모리 셀이 제공된다. 일반적으로 측면 에지 영역에서 액티브 영역(13)에 인접한 더미 영역(14)에는 정보 저장의 역할을 하지 않는 더미 메모리 셀(15)이 제공된다.
도 1의 선택된 실시예에서 제 1 및 제 2 더미 워드 라인(16, 21)은 더미 메모리 셀(15) 위에 배치된다. 더미 메모리 셀(15)은 메모리셀(2)과 동일한 래스터에 배치된다. 더미 워드 라인(16, 21)은 워드 라인(11)과 동일한 래스터에 배치된다. 더미 영역(14)에는 액티브 구역(9)에 부가해서, 도전층(17)이 제공된다. 상기 도전층(17)은 더미 메모리 셀(15)의 제 1 전극(18)을 서로 접속시킨다. 도전층(17)은 바람직하게는 더미 워드 라인(16, 21)에 대해 평행하게 형성된다. 제 1 더미 워드 라인(16)은 그것이 액티브 구역(9) 위에 안내되는 영역에서, 접속부(19)를 통해 액티브 구역(9)에 도전 접속된다. 제 1 및 제 2 더미 워드 라인(16, 21)은 전압 발생기(50)에 접속되며, 상기 전압 발생기(50)는 일정 전위를 제 1 전극(18)에 인가한다. 따라서, 카운터 전극의 커패시턴스가 증가된다. 도 1의 선택된 실시예에서, 액티브 영역(13)에 직접 인접한 제 2 더미 워드 라인(21)은 선택 트랜지스터(6)의 제어를 위해 그리고 더미 메모리 셀(15)의 도전 접속을 위해 사용되지 않는다. 도 1의 실시예에서, 제 2 더미 워드 라인(21)은 접지 전위에 접속된다. 그러나, 제 2 더미 워드 라인(21) 하부에 배치된 더미 메모리 셀(15)은 접지 전위에 접속되지 않는다.
도 2는 액티브 영역(13)의 하나의 공통 액티브 구역(9)의 2개의 메모리 셀(2)의 개략적인 횡단면도(A-A)이다. 기판(22)이 제공되는데, 본 실시예에서 상기 기판(22)은 실질적으로 p-도핑된 실리콘 기판으로 이루어진다. 상기 실리콘 기판 내에는 트렌치(23)가 형성되고, 상기 트렌치는 기판 표면(24)까지 하이 n-도핑된 실리콘 재료로 채워진다. 하부 영역에서 트렌치(23)는 n-도핑된 케이싱 층(25)에 의해 둘러 싸인다. 트렌치(23)의 n-도핑된 실리콘 재료 및 케이싱 층(25)은 유전층(26)에 의해 서로 전기 절연된다. 상단부 영역에서 케이싱 층(25)은 마찬가지로 n-도핑된 매립층(27)으로 안내된다. 상기 매립층 및 케이싱 층(25)은 메모리 커패시터(33)의 카운터 전극을 형성한다. 트렌치(23)의 충진은 제 1 전극(18)을 형성하고, 케이싱 층(25)은 매립층(27)과 함께 제 2 전극, 즉 메모리 셀(2)의 커패시터의 카운터 전극을 형성한다.
2개의 메모리 셀(2)의 2개의 제 1 전극(18) 사이에서 기판 표면(24)의 영역에 네거티브 도핑된 비트 라인 영역(29)이 형성된다. 비트 라인 영역(29)과 2개의 메모리 셀(2)의 제 1 전극(18)의 이격된 상부 영역 사이에는 제 1 또는 제 2 게이트 콘택(30, 31)이 제공된다. 비트 라인 영역(29)은 라인 접속부(32)를 통해 비트 라인(7)에 도전 접속된다. 제 1 및 제 2 게이트 콘택(30, 31)은 제 1 또는 제 2 워드 라인(11)에 도전 접속된다.
따라서, 비트 라인 영역(29)과 메모리 셀(2)의 제 1 전극(28)의 상단부 영역 사이에는 각각 하나의 선택 트랜지스터(6)가 형성된다. 제 1 또는 제 2 워드 라인(11)의 제어에 따라 2개의 선택 트랜지스터(6) 중 하나가 도전 접속되고, 따라서 2개의 커패시터(33)의 2개의 제 1 전극(28) 중 하나가 비트 라인(12)에 도전 접속된다.
도 3은 상이한 액티브 구역(9)의 2개의 더미 메모리 셀(15)의 횡단면도(B-B)를 도시한다. 더미 메모리셀(15)은 실질적으로 도 2의 더미 메모리 셀에 상응하게 구성된다. 하지만, 선택 트랜지스터(6)가 제공되지 않고, 액티브 구역(9)이 직접 접속부(19)를 통해 제 1 더미 워드 라인(16)에 도전 접속된다. 제 1 더미 워드 라인(16)은 다시 접지 전위에 접속된다. 더미 메모리 셀(15)의 제 1 전극(28)의 상부 영역과 접속부(19) 간의 전기 접속은 기판(22)의 상부 영역에 배치된 도전층(17)을 통해 구현된다. 상기 도전층(17)은 본 실시예에서 하이 네거티브 도핑된 실리콘 층으로서 형성된다.
도 1의 메모리 모듈의 실시예에 의해, 더미 메모리 셀(15)의 제 1 전극(18)이 도전층(17) 및 접속부(19)를 통해 제 1 더미 워드 라인(16)에 도전 접속된다. 제 1 더미 워드 라인(16)은 전압 발생기(50)에 의해 제공되는 기준 전위, 바람직하게는 접지 전위에 접속된다. 따라서, 전체적으로 메모리 셀 필드(1)의 커패시턴스가 증가된다. 따라서, 메모리 셀 필드(1)가 전체적으로 메모리 셀(2)내로의 큰 전하 도입에 의한 부정적인 영향을 덜 받게 된다. 커패시턴스의 증가에 의해, 매립층(27)과 케이싱 층(25)에 의해 형성된 카운터 전극의 전위의 변동 없이 큰 전하의 도입이 가능해진다. 따라서, 전체적으로 개선된 전압 안정성을 가진 메모리 모듈이 얻어진다.
도 4는 액티브 영역(13) 및 더미 영역(14)을 포함하는 메모리 셀 필드(1)를 가진 메모리 모듈의 다른 실시예를 도시한다. 이 실시예에서, 제 2 더미 워드 라인(21)은 부가로 제 2 접속부(35)를 통해 그 아래 놓인 더미 메모리 셀(15)에 도전 접속된다. 제 1 및 제 2 더미 워드 라인(16, 21)은 전압 발생기(50)에 의해 제공되는 기준 전위, 바람직하게는 접지 전위에 접속된다. 따라서, 도 1의 실시예에 비해 메모리 셀 필드(1)의 커패시턴스가 부가로 증가된다. 따라서, 액티브 영역(13)에 직접 인접한 일련의 더미 메모리 셀(15)이 제 2 더미 워드 라인(21)을 통해 기준 전위에 도전 접속된다.
도 5는 제 2 더미 워드 라인(21) 하부에 배치된 도 4의 2개의 더미 메모리 셀(15)의 셀 필드(1)의 횡단면도(C-C)를 도시한다. 더미 메모리 셀(15)은 실질적으로 도 3의 더미 메모리 셀의 구성에 상응한다. 더미 메모리 셀(15)은 기판(22)내에 형성된다. 기판(22)의 표면상에 산화물 층(36)이 배치되고, 상기 산화물 층상에 제 2 더미 워드 라인(21)이 놓인다. 제 2 더미 워드 라인(21)과 더미 메모리 셀(15) 사이에서 제 2 접속부(35)가 산화물 층(36)을 통해 안내된다. 제 2 더미 워드 라인(21)은 전압 발생기(50)에 의해 제공되는 기준 전위에 접속된다.
도 6은 액티브 영역(13)과 더미 영역(14)을 가진 메모리 셀 필드(1)의 다른 실시예를 도시한다. 더미 영역(14)에는 더미 메모리 셀(15)이 배치된다. 상기 더미 메모리 셀(15)은 그 위에 놓인 더미 워드 라인(16, 21)에 도전 접속되지 않는 다. 더미 메모리 셀(15)의 제 1 전극은 주변에 대해 전기 절연된다. 상기 더미 메모리 셀(15)은 도 5와 상응하게 형성되지만, 제 2 접속부(35)가 없다.
더미 영역(14)과 더불어 하나의 측면 에지를 따라 부가 영역(37)이 형성된다. 상기 부가 영역 내에는 부가 더미 메모리 셀(38)이 배치된다. 부가 더미 메모리 셀(38)은 도 5의 더미 메모리 셀(15)에 상응하게 형성된다. 부가 더미 메모리 셀(38)은 메모리 셀(2) 및 더미 메모리 셀(15)과 동일한 래스터에 배치된다. 부가 더미 메모리 셀(38)은 스트립 구조물(39, 40)을 통해 서로 도전 접속된다. 상기 스트립 구조물은 실질적으로 워드 라인(11, 16, 21)에 대해 평행하게 배치된 종방향 스트립(39)을 갖는다. 상기 종방향 스트립(39)에 대해 수직으로 횡방향 스트립(40)이 형성된다. 상기 횡방향 스트립은 2개의 부가 더미 메모리 셀(38)을 서로 접속시키고 종방향 스트립에 대해 전기 접촉된다. 종방향 스트립(39)은 전압 발생기(50)에 접속되며, 상기 전압 발생기는 부가 더미 메모리 셀(38)의 제 1 전극(18)에 대한 기준 전위를 제공한다.
도 6의 실시예에서 메모리 셀(2)은 그 전기적 특성에 있어 더미 영역(14)의 더미 메모리 셀(15)에 의해 에지 영역에서의 간섭 효과로부터 양호하게 차폐되며, 매립층(27)에 의해 형성된 카운터 전극의 커패시턴스가 부가 더미 메모리 셀(38)에 의해 증가된다는 장점을 갖는다. 따라서, 에지 효과에 대해 양호하게 차폐되고 카운터 전극의 전압 전위를 비교적 양호하게 안정화시킬 수 있는, 메모리 셀 필드(1)가 얻어진다.
제 1 및/또는 제 2 워드 라인(16, 21) 및/또는 스트립 구조물이 기준 전위에 낮은 임피던스로 접속될 때도 본 발명에 따른 메모리 모듈의 바람직한 효과가 얻어진다. 본 발명에 따른 실시예에서 기준 전위로는 접지 전위가 사용된다. 더미 메모리 셀(15) 및/또는 부가 더미 메모리 셀(38)의 제 1 전극(18)을 적합한 조치에 의해 일정하게 유지되는 기준 전위에 접속함으로써, 카운터 전극에 더 많은 전하가 저장된다. 더미 메모리 셀(15) 및 부가 더미 메모리 셀(38)의 카운터 전극은 메모리 필드(1)의 메모리 셀(2)의 카운터 전극에 도전 접속된다. 바람직하게는 메모리 셀(2) 및 더미 메모리 셀(15) 및/또는 부가 더미 메모리 셀(38)의 매립층(27)이 연결층으로 구현된다. 본 발명에 따른 회로 장치에 의해 메모리 셀(2)의 카운터 전극의 커패시턴스가 적은 수단으로 바람직하게 증가된다.
본 발명에 의해, 메모리 모듈 카운터 전극의 전위 안정화가 개선된다.

Claims (8)

  1. 삭제
  2. 하나의 커패시터(33)와 하나의 선택 트랜지스터(6)를 포함하는 메모리 셀(2)이 형성된 기판(22)을 포함하고,
    하나의 메모리 셀이 선택 트랜지스터(6)를 통해 비트 라인(7)에 접속될 수 있고,
    워드 라인(11)이 제공되고, 메모리 셀(2)에 저장된 정보를 비트 라인(7)을 통해 판독 및/또는 기입하기 위해 선택 트랜지스터(6)가 상기 워드 라인(11)에 접속될 수 있고,
    상기 커패시터(33)는 제 1 전극(18) 및 카운터 전극(27)을 포함하고,
    상기 카운터 전극(27)은 도전 영역으로서 기판(22)에 형성되고,
    상기 제 1 전극(18)이 상기 선택 트랜지스터(6)에 도전 접속되고,
    상기 메모리 셀(2)이 정보의 저장 및 출력을 위해 제공되며 기판(22)의 액티브 영역(13)에 배치되고,
    상기 액티브 영역(13)에 인접하여 더미 메모리셀(15)이 형성되고, 이 더미 메모리셀(15)은 정보의 저장에 사용되지 않으며,
    상기 더미 메모리 셀(15) 각각은 제 1 전극(18) 및 카운터 전극(27)을 포함하고,
    상기 카운터 전극(27)은 도전 영역의 형태로 기판(22)에 형성되고,
    상기 카운터 전극(27)이 하나의 전위에 접속될 수 있는, 메모리 모듈, 특히 반도체 메모리에 있어서,
    일련의 상기 더미 메모리 셀(15) 위에 더미 워드 라인(16, 21)이 배치되고,
    상기 더미 워드 라인(16, 21)은 더미 메모리 셀(15)의 제 1 전극(18)에 접속되며,
    상기 더미 워드 라인(16, 21)은 기준 전위(50), 특히 전압 발생기(50)에 도전 접속될 수 있는 것을 특징으로 하는 메모리 모듈.
  3. 제 2항에 있어서,
    도전 스트립(17)이 기판(22)내에 형성되고,
    상기 스트립(17)이 더미 메모리 셀(15)의 제 1 전극(18)들을 서로 도전 접속시키는 것을 특징으로 하는 메모리 모듈.
  4. 제 3항에 있어서,
    상기 도전 스트립이 기준 전위(50)에 접속될 수 있는 것을 특징으로 하는 메모리 모듈.
  5. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    부가 영역(37)에 배치된 부가 더미 메모리 셀(38)이, 더미 워드 라인(16, 21)이 그 위에 형성된 상기 더미 메모리 셀(15)의 외부면에 인접하여 배치되며,
    상기 부가 더미 메모리 셀(15)의 제 1 전극(18)이 전기 절연되는 것을 특징으로 하는 메모리 모듈.
  6. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    부가 영역(37)에 배치된 부가 더미 메모리 셀(38)이, 더미 워드 라인(16, 21)이 그 위에 형성된 상기 더미 메모리 셀(15)의 외부면에 인접하여 배치되며,
    기준 전위(50)에 도전 접속된 부가 더미 메모리 셀(38)과 메모리 셀(2) 사이에 더미 메모리 셀(15)이 배치되고, 이 메모리 셀(15)의 제 1 전극(18)이 전기 절연된 것을 특징으로 하는 메모리 모듈.
  7. 제 6항에 있어서,
    부가 영역(37)에 배치된 부가 더미 메모리 셀(15)이, 더미 워드 라인(16, 21)이 그 위에 형성된 상기 더미 메모리 셀(15)에 인접하여 배치되고, 상기 부가 더미 메모리 셀은 상기 더미 메모리 셀(15)과 동일한 래스터에 배치되고,
    상기 부가 더미 메모리 셀(15)의 제 1 전극(18)들이 도전 스트립 구조물(39, 40)을 통해 서로 도전 접속되고,
    상기 스트립 구조물(39, 40)은 상기 기판(22)에 형성되고,
    상기 스트립 구조물(39, 40)은 워드 라인(11, 16, 21)에 대해 평행하게 배치된 종방향 스트립(39)을 포함하고,
    상기 스트립 구조물은 상기 종방향 스트립(39)에 대해 수직으로 배치된 횡방향 스트립(40)을 포함하고,
    상기 횡방향 스트립(40)은 상기 종방향 스트립과 도전 접속되고,
    상기 횡방향 스트립(40)들 각각은 종방향 스트립(39)으로부터 멀리 떨어져 배치된 액티브 영역(9)의 2개의 더미 메모리 셀(15)의 제 1 전극(18)들에 각각 도전 접속되고,
    상기 스트립 구조물(39, 40)은 기준 전위(50)와 도전 접속되는 것을 특징으로 하는 메모리 모듈.
  8. 제 2항 내지 제 4항 중 어느 한 항에 있어서,
    2개의 더미 메모리 셀(15) 또는 부가의 더미 메모리 셀(38)의 2개의 제 1 전극(18)들은 기판(22)에 형성된 도전층(17)을 통해 서로 도전 접속되고,
    상기 더미 워드 라인(16, 21)에 접속된 도전 콘택이 상기 도전층(17) 바로 위에 형성되는 것을 특징으로 하는 메모리 모듈.
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