KR20210145386A - 라인 식별자를 갖는 반도체 소자들 - Google Patents

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신예원
윤재선
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Abstract

반도체 소자는 기판 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹을 포함한다. 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 기판 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹이 제공된다. 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장된다. 상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 라인 식별자(Line Identifier)가 제공된다. 상기 라인 식별자는 상기 다수의 제1 수평 배선 중 가장 가까운 하나와 상기 다수의 제2 수평 배선 중 가장 가까운 하나 사이의 중첩 영역 내에 한정된다.

Description

라인 식별자를 갖는 반도체 소자들{SEMICONDUCTOR DEVICES INCLUDING LINE IDENTIFIER}
라인 식별자를 갖는 반도체 소자들에 관한 것이다.
반도체 소자의 고집적화에 따라, 기판 상에 서로 평행한 다수의 배선들이 동일한 레벨에 제공되고 있다. 상기 다수의 배선들의 개수 증가에 기인하여 상기 다수의 배선들 중 선택된 하나의 위치를 확인하는 것은 점점 어려워진다. 예를들면, 서로 평행한 다수의 비트 라인들 중 선택된 하나의 위치를 정확하게 인식하는 것은 매우 난해한 작업이 되고 있다.
본 발명 기술적 사상의 실시예들에 따른 과제는 서로 평행한 다수의 배선들 각각의 위치 식별이 용이한 반도체 소자들을 제공하는데 있다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상에 다수의 절연층 및 다수의 전극 층을 갖는 적층 구조체를 포함한다. 상기 적층 구조체 내에 연장된 다수의 채널 구조체가 제공된다. 상기 적층 구조체 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹이 제공된다. 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 다수의 제1 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속된다. 상기 적층 구조체 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹이 제공된다. 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장된다. 상기 다수의 제2 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속된다. 상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 제1 라인 식별자(Line Identifier)이 제공된다. 상기 다수의 절연층 및 상기 다수의 전극 층은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 번갈아 가며 적층된다. 상기 다수의 채널 구조체의 각각은 상기 제3 방향으로 연장된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹을 포함한다. 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 기판 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹이 제공된다. 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장된다. 상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 라인 식별자(Line Identifier)가 제공된다. 상기 라인 식별자는 상기 다수의 제1 수평 배선 중 가장 가까운 하나와 상기 다수의 제2 수평 배선 중 가장 가까운 하나 사이의 중첩 영역 내에 한정된다.
본 발명 기술적 사상의 실시예들에 따른 반도체 소자는 기판 상의 소스 라인을 포함한다. 상기 소스 라인 상의 다수의 절연층 및 다수의 전극 층을 갖는 적층 구조체가 제공된다. 상기 적층 구조체를 관통하여 상기 소스 라인에 접속된 다수의 채널 구조체가 제공된다. 상기 적층 구조체 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹이 제공된다. 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장된다. 상기 다수의 제1 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속된다. 상기 적층 구조체 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹이 제공된다. 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치된다. 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장된다. 상기 다수의 제2 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속된다. 상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 제1 라인 식별자(Line Identifier)가 제공된다. 상기 기판 상의 다수의 제3 수평 배선을 갖는 제3 배선 그룹이 제공된다. 상기 다수의 제3 수평 배선은 상기 제2 방향으로 서로 평행하게 배치된다. 상기 다수의 제3 수평 배선의 각각은 상기 제1 방향으로 연장된다. 상기 다수의 제3 수평 배선의 각각은 상기 다수의 전극 층 중 대응하는 하나에 접속된다. 상기 기판 상의 다수의 제4 수평 배선을 갖는 제4 배선 그룹이 제공된다. 상기 다수의 제4 수평 배선은 상기 제2 방향으로 서로 평행하게 배치된다. 상기 다수의 제4 수평 배선의 각각은 상기 제1 방향으로 연장된다. 상기 다수의 제4 수평 배선의 각각은 상기 다수의 전극 층 중 대응하는 하나에 접속된다. 상기 다수의 절연층 및 상기 다수의 전극 층은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 번갈아 가며 적층된다. 상기 다수의 채널 구조체의 각각은 상기 제3 방향으로 연장된다.
본 발명 기술적 사상의 실시예들에 따르면, 다수의 수평 배선들 사이에 라인 식별자(Line Identifier)가 제공될 수 있다. 서로 평행한 다수의 배선들 각각의 위치 식별이 용이한 반도체 소자들을 구현할 수 있다.
도 1 및 도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 개략도들이다.
도 3 내지 도 8은 도 1의 일부 구성을 보여주는 평면도들이다.
도 9 및 도 10은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 11 내지 도 13은 도 9의 일부 구성을 보여주는 부분도들이다.
도 14 내지 도 16은 도 9의 부분들을 보여주는 확대도들이다.
도 17 및 도 18은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 단면도들이다.
도 19 및 도 20은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 개략도들이다.
도 1 및 도 2는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 개략도들이다. 도 1은 도 2의 일부분(8)을 상세히 보여주는 확대도일 수 있다. 도 3 내지 도 8은 도 1의 일부 구성을 보여주는 평면도들이다. 도 9는 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위하여 도 1의 절단선 1-1'에따라 취해진 단면도이고, 도 10은 도 1의 절단선 2-2'에따라 취해진 단면도이다. 도 11 내지 도 13은 도 9의 일부 구성을 보여주는 부분도들이다. 도 14 내지 도 16은 도 9의 부분들(36, 37, 38)을 보여주는 확대도들이다. 도 17은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위하여 도 1의 절단선 3-3'에따라 취해진 단면도이고, 도 18은 도 1의 절단선 4-4'에따라 취해진 단면도이다. 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 VNAND와 같은 3차원-플래시메모리(3D-Flash Memory)를 포함할 수 있다.
도 1을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 페이지 버퍼(Page Buffer; 202), 칼럼 디코더(Column Decoder; 204), 로우 디코더(Row Decoder; 304), 다수의 제1 수평 배선(B1)을 포함하는 제1 배선 그룹(211), 다수의 제2 수평 배선(B2)을 포함하는 제2 배선 그룹(212), 다수의 제1 라인 식별자(255), 다수의 제3 수평 배선(X3)을 포함하는 제3 배선 그룹(313), 다수의 제4 수평 배선(X4)을 포함하는 제4 배선 그룹(314), 및 다수의 제2 라인 식별자(356)를 포함할 수 있다. 일 실시예에서, 상기 다수의 제1 라인 식별자(255) 및 상기 다수의 제2 라인 식별자(356)의 각각은 계수 패턴(Counting Pattern) 또는 구분자에 해당될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 비트 라인(Bit Line)에 해당될 수 있다. 상기 다수의 제1 라인 식별자(255)의 각각은 비트 라인 계수 패턴(Bit Line Counting Pattern)에 해당될 수 있다.
상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)은 제1 방향(D1)으로 서로 평행하게 배치될 수 있다. 상기 제1 방향(D1)과 교차하는 제2 방향(D2)이 정의될 수 있다. 일 실시예에서, 상기 제2 방향(D2)은 상기 제1 방향(D1)과 직교할 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 상기 제2 방향(D2)으로 연장될 수 있다.
일 실시예에서, 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 실질적으로 동일한 폭을 가질 수 있다. 상기 제1 배선 그룹(211)은 2 내지 10000 개의 제1 수평 배선(B1)을 포함할 수 있다. 예를들면, 상기 제1 배선 그룹(211)은 약2000 개의 제1 수평 배선(B1)을 포함할 수 있다. 상기 제2 배선 그룹(212)은 2 내지 10000 개의 제2 수평 배선(B2)을 포함할 수 있다. 예를들면, 상기 제2 배선 그룹(212)은 약2000 개의 제2 수평 배선(B2)을 포함할 수 있다.
상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212) 사이에 배치될 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2) 사이에 배치될 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 다수의 제1 수평 배선(B1) 중 가장 가까운 하나와 상기 다수의 제2 수평 배선(B2) 중 가장 가까운 하나 사이의 제1 중첩 영역 내에 한정될 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 제1 중첩 영역 내에 제한되고 상기 제1 중첩 영역의 외부로는 돌출되지 않는다.
상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212)은 상기 페이지 버퍼(202)의 상기 제2 방향(D2)에 인접하게 배치될 수 있다. 상기 페이지 버퍼(202)는 상기 칼럼 디코더(204)의 상기 제2 방향(D2)에 인접하게 배치될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 상기 페이지 버퍼(202)에 접속될 수 있다. 상기 다수의 제1 라인 식별자(255)는 상기 페이지 버퍼(202)에 접속되지 않는다.
상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212)은 상기 제3 배선 그룹(313) 및 상기 제4 배선 그룹(314)의 상기 제1 방향(D1)에 인접하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 상기 제1 방향(D1)으로 연장될 수 있다. 일 실시예에서, 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 실질적으로 동일한 폭을 가질 수 있다.
상기 다수의 제2 라인 식별자(356) 중 선택된 하나는 상기 제3 배선 그룹(313) 및 상기 제4 배선 그룹(314) 사이에 배치될 수 있다. 상기 다수의 제2 라인 식별자(356) 중 선택된 하나는 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4) 사이에 배치될 수 있다. 상기 다수의 제2 라인 식별자(356) 중 선택된 하나는 상기 다수의 제3 수평 배선(X3) 중 가장 가까운 하나와 상기 다수의 제4 수평 배선(X4) 중 가장 가까운 하나 사이의 제2 중첩 영역 내에 한정될 수 있다. 상기 다수의 제2 라인 식별자(356) 중 선택된 하나는 상기 제2 중첩 영역 내에 제한되고 상기 제2 중첩 영역의 외부로는 돌출되지 않는다.
상기 제3 배선 그룹(313) 및 상기 제4 배선 그룹(314)은 상기 로우 디코더(304)의 상기 제1 방향(D1)에 인접하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 상기 로우 디코더(304)에 접속될 수 있다. 상기 다수의 제2 라인 식별자(356)는 상기 로우 디코더(304)에 접속되지 않는다.
도 2를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 메모리 셀 어레이(Memory Cell Array; 100), 페이지 버퍼(202), 칼럼 디코더(Column Decoder; 204), 및 로우 디코더(Row Decoder; 304)를 포함할 수 있다. 도 1에 도시된 바와 같이, 상기 제1 배선 그룹(211), 상기 제2 배선 그룹(212), 상기 제3 배선 그룹(313), 및 상기 제4 배선 그룹(314)은 상기 메모리 셀 어레이(100) 내에 배치될 수 있다.
상기 메모리 셀 어레이(100)는 상기 로우 디코더(304)의 제1 방향(D1)에 인접하게 배치될 수 있다. 상기 메모리 셀 어레이(100)는 상기 칼럼 디코더(204)의 제2 방향(D2)에 인접하게 배치될 수 있다. 상기 페이지 버퍼(202)는 상기 메모리 셀 어레이(100) 및 상기 칼럼 디코더(204) 사이에 배치될 수 있다. 일 실시예에서, 상기 칼럼 디코더(204)는 Y-디코더에 해당될 수 있다. 상기 페이지 버퍼(202)는 다수의 감지 증폭기(Sense Amplifier)를 포함할 수 있다. 상기 로우 디코더(304)는 X-디코더 도는 워드 라인 디코더(Word Line Decoder)에 해당될 수 있다.
도 3 내지 도 8을 참조하면, 상기 다수의 제1 라인 식별자(255) 및 상기 다수의 제2 라인 식별자(356)의 각각은 바아(Bar) 모양, 블록(Block) 모양, 바아(Bar) 및 스페이스(Space)의 조합된 모양, 사슬 모양, 또는 이들의 조합과 같은 다양한 모양과 크기를 가질 수 있다.
도 9를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(51), 하부 수평 배선(71), 연결 전극 층(73), 지지대(75), 적층 구조체(85), 다수의 채널 구조체(99), 제1 상부 절연층(103), 제2 상부 절연층(105), 제3 상부 절연층(106), 다수의 비트 플러그(107), 다수의 제1 수평 배선(B1), 다수의 제2 수평 배선(B2), 및 다수의 제1 라인 식별자(255)를 포함할 수 있다. 상기 적층 구조체(85)는 번갈아 가며 반복적으로 적층된 다수의 전극 층(81) 및 다수의 절연층(83)을 포함할 수 있다.
상기 다수의 전극 층(81) 및 상기 다수의 절연층(83)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 교차하는 제3 방향(D3)으로 번갈아 가며 적층될 수 있다. 일 실시예에서, 상기 제3 방향(D3)은 상기 제1 방향(D1) 및 상기 제2 방향(D2)과 직교할 수 있다. 상기 다수의 채널 구조체(99)의 각각은 상기 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 상기 다수의 비트 플러그(107)를 경유하여 상기 다수의 채널 구조체(99) 중 대응하는 적어도 하나에 접속될 수 있다. 상기 다수의 제1 라인 식별자(255)는 상기 다수의 채널 구조체(99)와 전기적으로 접속되지 않는다. 상기 다수의 제1 라인 식별자(255)는 상기 다수의 채널 구조체(99)와 절연될 수 있다. 상기 다수의 제1 라인 식별자(255) 및 상기 다수의 채널 구조체(99) 사이에 상기 제1 상부 절연층(103) 및 상기 제2 상부 절연층(105)이 개재될 수 있다.
일 실시예에서, 상기 다수의 제1 수평 배선(B1)은 제1 피치(P1)를 가질 수 있다. 상기 다수의 제1 수평 배선(B1)의 각각은 실질적으로 동일한 제1 수평 폭(W1)을 가질 수 있다. 상기 다수의 제1 수평 배선(B1)의 사이들은 제1 간격(D11)을 가질 수 있다. 상기 제1 피치(P1)는 상기 제1 수평 폭(W1) 및 상기 제1 간격(D11)의 합으로 표시될 수 있다. 상기 다수의 제2 수평 배선(B2)은 제2 피치(P2)를 가질 수 있다. 상기 다수의 제2 수평 배선(B2)의 각각은 실질적으로 동일한 제2 수평 폭(W2)을 가질 수 있다. 상기 다수의 제2 수평 배선(B2)의 사이들은 제2 간격(D22)을 가질 수 있다. 상기 제2 피치(P2)는 상기 제2 수평 폭(W2) 및 상기 제2 간격(D22)의 합으로 표시될 수 있다. 일 실시예에서, 상기 제2 수평 폭(W2)은 상기 제1 수평 폭(W1)과 실질적으로 동일할 수 있다. 상기 제2 피치(P2)는 상기 제1 피치(P1)와 실질적으로 동일할 수 있다.
상기 다수의 제1 라인 식별자(255)는 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 다수의 제1 라인 식별자(255)는 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)과 실질적으로 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 다수의 제1 라인 식별자(255), 상기 다수의 제1 수평 배선(B1), 및 상기 다수의 제2 수평 배선(B2)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 상기 다수의 제1 라인 식별자(255), 상기 다수의 제1 수평 배선(B1), 및 상기 다수의 제2 수평 배선(B2)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 다수의 제1 라인 식별자(255), 상기 다수의 제1 수평 배선(B1), 및 상기 다수의 제2 수평 배선(B2)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 다수의 제1 라인 식별자(255), 상기 다수의 제1 수평 배선(B1), 및 상기 다수의 제2 수평 배선(B2)의 하면들은 실질적으로 동일한 평면을 이룰 수 있다.
일 실시예에서, 상기 다수의 제1 라인 식별자(255)는 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)과 다른 물질을 포함할 수 있다. 상기 다수의 제1 라인 식별자(255)는 빈 공간을 포함할 수 있다. 상기 다수의 제1 라인 식별자(255)는 상기 제3 상부 절연층(106)과 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 다수의 제1 라인 식별자(255)는 절연층을 포함할 수 있다.
상기 다수의 제1 라인 식별자(255)의 각각은 제3 수평 폭(W3)을 가질 수 있다. 상기 제3 수평 폭(W3)은 상기 제1 수평 폭(W1) 또는 상기 제2 수평 폭(W2)보다 클 수 있다. 상기 제3 수평 폭(W3)은 상기 제1 수평 폭(W1)의 2배 내지 20배 일 수 있다. 예를들면, 상기 제3 수평 폭(W3)은 약300nm 일 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나와 상기 다수의 제1 수평 배선(B1) 중 가장 가까운 하나 사이는 제3 간격(D31)을 가질 수 있다. 상기 제3 간격(D31)은 상기 제1 간격(D11)과 실질적으로 동일할 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나와 상기 다수의 제2 수평 배선(B2) 중 가장 가까운 하나 사이는 제4 간격(D32)을 가질 수 있다. 상기 제4 간격(D32)은 상기 제2 간격(D22)과 실질적으로 동일할 수 있다. 일 실시예에서, 상기 제1 간격(D11), 상기 제2 간격(D22), 상기 제3 간격(D31), 및 상기 제4 간격(D32)은 실질적으로 동일할 수 있다.
일 실시예에서, 상기 하부 수평 배선(71)은 소스 라인 또는 공통 소스 라인(Common Source Line; CSL)에 해당될 수 있다. 상기 다수의 전극 층(81) 중 상기 적층 구조체(85)의 최하단에 인접한 적어도 하나와 상기 다수의 전극 층(81) 중 상기 적층 구조체(85)의 최상단에 인접한 적어도 하나는 게이트-유도 드레인 누설(Gate-Induced Drain Leakage; GIDL) 제어 라인에 해당될 수 있다. 상기 다수의 전극 층(81) 중 몇몇은 워드 라인(Word Line) 또는 더미 워드 라인(Dummy Word Line) 에 해당될 수 있다. 상기 다수의 전극 층(81) 중 상기 적층 구조체(85)의 최하단에 인접하고 상기 게이트-유도 드레인 누설(GIDL) 제어 라인 및 상기 워드 라인(Word Line) 사이에 배치된 적어도 하나는 접지 선택 라인(Ground Selection Line; GSL)에 해당될 수 있다. 상기 다수의 전극층(81) 중 상기 적층 구조체(85)의 최상단에 인접하고 상기 게이트-유도 드레인 누설(GIDL) 제어 라인 및 상기 워드 라인(Word Line) 사이에 배치된 적어도 하나는 스트링 선택 라인(String Selection Line; SSL)에 해당될 수 있다.
상기 기판(51) 상에 상기 하부 수평 배선(71)이 형성될 수 있다. 상기 기판(51)은 실리콘 웨이퍼와 같은 반도체 기판을 포함할 수 있다. 상기 하부 수평 배선(71)은 단일 층 또는 멀티 층일 수 있다. 상기 하부 수평 배선(71)은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 하부 수평 배선(71)은 도핑된 폴리실리콘 층을 포함할 수 있다. 일 실시예에서, 상기 하부 수평 배선(71)은 상기 기판(51) 내에 N형 또는 P형 불순물들을 주입하여 형성될 수 있다. 상기 하부 수평 배선(71) 상에 상기 연결 전극 층(73) 및 상기 지지대(75)가 형성될 수 있다. 상기 연결 전극 층(73)은 상기 하부 수평 배선(71) 및 상기 지지대(75) 사이에 배치될 수 있다.
상기 지지대(75) 상에 상기 적층 구조체(85)가 배치될 수 있다. 상기 다수의 전극 층(81)은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 다수의 절연층(83)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(Silicon Boron Nitride; SiBN), 실리콘 탄소 질화물 (Silicon Carbon Nitride; SiCN), 로우-케이 유전물(Low-K Dielectrics), 하이-케이 유전물(High-K Dielectrics), 또는 이들의 조합을 포함할 수 있다. 예를들면, 상기 다수의 절연층(83)은 실리콘 산화물을 포함할 수 있다. 상기 다수의 채널 구조체(99)의 각각은 상기 적층 구조체(85), 상기 지지대(75), 및 상기 연결 전극 층(73)을 관통하여 상기 하부 수평 배선(71) 내에 연장될 수 있다.
상기 적층 구조체(85) 상에 상기 제1 상부 절연층(103)이 형성될 수 있다. 상기 제1 상부 절연층(103) 상에 상기 제2 상부 절연층(105)이 형성될 수 있다. 상기 제2 상부 절연층(105) 및 상기 제1 상부 절연층(103)을 관통하여 상기 다수의 채널 구조체(99)에 접촉된 상기 다수의 비트 플러그(107)가 형성될 수 있다. 상기 제2 상부 절연층(105) 상에 상기 다수의 제1 수평 배선(B1), 상기 다수의 제2 수평 배선(B2), 및 상기 다수의 제1 라인 식별자(255)가 형성될 수 있다. 상기 제2 상부 절연층(105) 상에 상기 다수의 제1 수평 배선(B1), 상기 다수의 제2 수평 배선(B2), 및 상기 다수의 제1 라인 식별자(255)를 덮는 상기 제3 상부 절연층(106)이 형성될 수 있다.
상기 다수의 비트 플러그(107)는 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 제1 상부 절연층(103), 상기 제2 상부 절연층(105), 및 상기 제3 상부 절연층(106)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 10을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(51), 하부 수평 배선(71), 연결 전극 층(73), 지지대(75), 적층 구조체(85), 다수의 분리 절연 패턴(89), 다수의 채널 구조체(99), 제1 상부 절연층(103), 제2 상부 절연층(105), 제3 상부 절연층(106), 다수의 비트 플러그(107), 및 다수의 제1 수평 배선(B1)을 포함할 수 있다.
상기 다수의 분리 절연 패턴(89)의 각각은 제3 방향(D3)으로 연장될 수 있다. 상기 다수의 분리 절연 패턴(89)의 각각은 상기 제1 상부 절연층(103), 상기 적층 구조체(85), 상기 지지대(75), 및 상기 연결 전극 층(73)을 관통하여 상기 하부 수평 배선(71) 내에 연장될 수 있다. 상기 다수의 분리 절연 패턴(89)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
도 11을 참조하면, 적층 구조체(85)를 관통하는 다수의 채널 구조체(99)가 배치될 수 있다. 제1 상부 절연층(103)은 상기 적층 구조체(85) 및 상기 다수의 채널 구조체(99) 상을 덮을 수 있다. 상기 제1 상부 절연층(103) 상에 제2 상부 절연층(105)이 배치될 수 있다. 상기 제2 상부 절연층(105) 상에 제1 라인 식별자(255)가 배치될 수 있다. 상기 제1 라인 식별자(255)는 상기 다수의 채널 구조체(99)에 전기적으로 접속되지 않는다. 상기 제1 라인 식별자(255)는 상기 다수의 채널 구조체(99)와 절연될 수 있다. 상기 제1 라인 식별자(255)는 상기 다수의 채널 구조체(99) 사이에 상기 제1 상부 절연층(103) 및 상기 제2 상부 절연층(105)이 개재될 수 있다.
도 12를 참조하면, 적층 구조체(85) 상에 제1 상부 절연층(103)이 배치될 수 있다. 상기 제1 상부 절연층(103) 상에 제2 상부 절연층(105)이 배치될 수 있다. 상기 제2 상부 절연층(105) 상에 제1 라인 식별자(255)가 배치될 수 있다. 기판(51) 및 상기 제1 라인 식별자(255) 사이에 상기 다수의 채널 구조체(도 11의 99)는 생략될 수 있다. 상기 제1 라인 식별자(255)는 다수의 전극 층(81)에 전기적으로 접속되지 않는다. 상기 제1 라인 식별자(255)는 상기 다수의 전극 층(81)과 절연될 수 있다.
도 13을 참조하면, 제1 상부 절연층(103), 적층 구조체(85), 지지대(75), 및 연결 전극 층(73)을 관통하여 하부 수평 배선(71) 내에 연장된 제1 더미 콘택 플러그(287)가 배치될 수 있다. 상기 제1 더미 콘택 플러그(287)는 상기 하부 수평 배선(71)에 직접적으로 접촉될 수 있다. 상기 제1 더미 콘택 플러그(287)의 측면을 둘러싸는 콘택 스페이서(286)가 배치될 수 있다. 상기 콘택 스페이서(286)는 다수의 전극 층(81) 및 상기 제1 더미 콘택 플러그(287) 사이에 개재될 수 있다. 상기 콘택 스페이서(286)는 다수의 전극 층(81) 및 상기 제1 더미 콘택 플러그(287) 사이에 절연 구조를 제공하는 역할을 할 수 있다.
제2 상부 절연층(105)을 관통하여 상기 제1 더미 콘택 플러그(287)에 접촉된 제2 더미 콘택 플러그(288)가 배치될 수 있다. 상기 제2 상부 절연층(105) 상에 상기 제2 더미 콘택 플러그(288)에 접촉된 제1 라인 식별자(255)가 배치될 수 있다. 상기 제1 라인 식별자(255)는 상기 제2 더미 콘택 플러그(288) 및 상기 제1 더미 콘택 플러그(287)를 경유하여 상기 하부 수평 배선(71)에 전기적으로 접속될 수 있다.
상기 콘택 스페이서(286)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 상기 제1 더미 콘택 플러그(287) 및 상기 제2 더미 콘택 플러그(288)의 각각은 금속, 금속질화물, 금속실리사이드, 금속산화물, 도전성 카본, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다.
도 14를 참조하면, 채널 구조체(99)는 코어 패턴(97), 상기 코어 패턴(97)의 외측을 둘러싸는 채널 층(96), 상기 채널 층(96)의 외측을 둘러싸는 정보 저장 패턴(95), 및 상기 채널 층(96) 상의 비트 패드(98)를 포함할 수 있다. 상기 정보 저장 패턴(95)은 상기 채널 층(96)의 외측을 둘러싸는 터널 절연 층(91), 상기 터널 절연 층(91)의 외측을 둘러싸는 전하 저장 층(92), 및 상기 전하 저장 층(92)의 외측을 둘러싸는 블로킹 층(93)을 포함할 수 있다. 상기 채널 구조체(99)는 전극 층(81) 및 다수의 절연층(83)을 관통할 수 있다. 비트 플러그(107)는 제1 상부 절연층(103)을 관통하여 상기 채널 구조체(99)의 상기 비트 패드(98)에 접촉될 수 있다.
상기 터널 절연 층(91)은 실리콘 산화물과 같은 절연층을 포함할 수 있다. 상기 전하 저장 층(92)은 실리콘 질화물과 같은 절연층을 포함할 수 있다. 상기 블로킹 층(93)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 하이-케이 유전물, 또는 이들의 조합과 같은 절연층을 포함할 수 있다. 상기 채널 층(96)은 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이들의 조합과 같은 반도체 층을 포함할 수 있다. 상기 코어 패턴(97)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-케이 유전물, 하이-케이 유전물, 폴리실리콘, 또는 이들의 조합을 포함할 수 있다. 상기 비트 패드(98)는 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
도 15를 참조하면, 다수의 전극 층(81) 및 다수의 절연층(83)이 번갈아 가며 반복적으로 적층될 수 있다. 채널 구조체(99)는 상기 다수의 전극 층(81) 및 상기 다수의 절연층(83)을 관통할 수 있다. 상기 채널 구조체(99)는 코어 패턴(97), 채널 층(96), 및 정보 저장 패턴(95)을 포함할 수 있다. 상기 정보 저장 패턴(95)은 터널 절연 층(91), 전하 저장 층(92), 및 블로킹 층(93)을 포함할 수 있다.
도 16을 참조하면, 하부 수평 배선(71) 및 지지대(75) 사이에 연결 전극 층(73)이 배치될 수 있다. 상기 지지대(75) 상에 절연층(83)이 배치될 수 있다. 채널 구조체(99)는 상기 절연층(83) 및 상기 지지대(75)를 관통하여 상기 하부 수평 배선(71) 내에 연장될 수 있다. 상기 연결 전극 층(73)은 정보 저장 패턴(95)의 측면을 관통하여 채널 층(96)의 측면에 직접적으로 접촉될 수 있다. 상기 채널 구조체(99)의 최하단은 상기 하부 수평 배선(71)의 하면보다 높은 레벨에 배치될 수 있다. 상기 채널 층(96)은 상기 연결 전극 층(73)을 경유하여 상기 하부 수평 배선(71)에 전기적으로 접속될 수 있다.
도 17을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(51), 하부 수평 배선(71), 연결 전극 층(73), 연결 몰드 층(73M), 지지대(75), 제1 하부 절연층(76), 제2 하부 절연층(77), 매립 절연 패턴(78), 적층 구조체(85), 층간 절연층(86), 다수의 채널 구조체(99), 제1 상부 절연층(103), 제2 상부 절연층(105), 제3 상부 절연층(106), 다수의 비트 플러그(107), 제1 콘택 플러그(307), 제2 콘택 플러그(308), 제3 콘택 플러그(309), 다수의 제1 수평 배선(B1), 다수의 제2 수평 배선(B2), 및 제3 수평 배선(X3)을 포함할 수 있다. 상기 연결 전극 층(73) 및 상기 연결 몰드 층(73M)은 연결 배선층(73, 73M)을 구성할 수 있다.
상기 기판(51) 상에 상기 하부 수평 배선(71) 및 상기 제1 하부 절연층(76)이 형성될 수 있다. 상기 하부 수평 배선(71) 및 상기 제1 하부 절연층(76)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 하부 수평 배선(71) 및 상기 제1 하부 절연층(76) 상에 상기 연결 몰드 층(73M), 상기 연결 전극 층(73), 상기 지지대(75), 상기 제2 하부 절연층(77), 및 상기 매립 절연 패턴(78)이 형성될 수 있다.
상기 연결 몰드 층(73M)은 상기 하부 수평 배선(71) 및 상기 지지대(75)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 상기 연결 몰드 층(73M)은 하부 몰드 층(73L), 상기 하부 몰드 층(73L) 상의 상부 몰드 층(73U), 그리고 상기 하부 몰드 층(73L) 및 상기 상부 몰드 층(73U) 사이의 중간 몰드 층(73C)을 포함할 수 있다. 상기 중간 몰드 층(73C)은 상기 하부 몰드 층(73L) 및 상기 상부 몰드 층(73U)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를들면, 상기 하부 몰드 층(73L) 및 상기 상부 몰드 층(73U)의 각각은 실리콘 산화물을 포함할 수 있다. 상기 중간 몰드 층(73C)은 실리콘 질화물을 포함할 수 있다.
상기 지지대(75)는 상기 연결 몰드 층(73M) 및 상기 연결 전극 층(73) 상을 덮을 수 있다. 상기 지지대(75)의 몇몇 부분들은 상기 연결 몰드 층(73M) 및 상기 연결 전극 층(73)을 관통하여 상기 하부 수평 배선(71)의 상면에 직접적으로 접촉될 수 있다. 상기 지지대(75)는 상기 연결 몰드 층(73M) 및 상기 연결 전극 층(73)의 상면들 및 측면들에 직접적으로 접촉될 수 있다. 상기 제2 하부 절연층(77)은 상기 지지대(75) 및 상기 연결 몰드 층(73M)의 측면에 접촉될 수 있다. 상기 지지대(75) 상에 매립 절연 패턴(78)이 형성될 수 있다.
상기 지지대(75), 상기 제2 하부 절연층(77), 및 상기 매립 절연 패턴(78)의 상면들은 실질적으로 동일한 평면 상에 노출될 수 있다. 상기 제1 하부 절연층(76), 상기 제2 하부 절연층(77), 및 상기 매립 절연 패턴(78)의 각각은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다. 일 실시예에서, 상기 지지대(75)는 폴리실리콘 층을 포함할 수 있다. 상기 연결 전극 층(73)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
상기 지지대(75), 상기 제2 하부 절연층(77), 및 상기 매립 절연 패턴(78) 상에 상기 적층 구조체(85) 및 상기 층간 절연층(86)이 형성될 수 있다. 상기 층간 절연층(86)은 상기 적층 구조체(85)의 측면에 배치될 수 있다. 상기 층간 절연층(86)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 붕소 질화물(SiBN), 실리콘 탄소 질화물 (SiCN), 로우-케이 유전물, 하이-케이 유전물, 또는 이들의 조합을 포함할 수 있다.
상기 적층 구조체(85) 및 상기 층간 절연층(86) 상에 상기 제1 상부 절연층(103), 상기 제2 상부 절연층(105), 및 상기 제3 상부 절연층(106)이 차례로 적층될 수 있다. 상기 제1 콘택 플러그(307)는 상기 제1 상부 절연층(103) 및 상기 층간 절연층(86)을 관통하여 다수의 전극 층(81) 중 대응하는 하나에 접촉될 수 있다. 상기 제2 콘택 플러그(308)는 상기 제2 상부 절연층(105)을 관통하여 상기 제1 콘택 플러그(307)에 접촉될 수 있다. 상기 제3 콘택 플러그(309)는 상기 제3 상부 절연층(106)을 관통하여 상기 제2 콘택 플러그(308)에 접촉될 수 있다. 상기 제3 수평 배선(X3)은 상기 제3 상부 절연층(106) 상에 배치되고 상기 제3 콘택 플러그(309)에 접촉될 수 있다. 상기 제3 수평 배선(X3)은 상기 제3 콘택 플러그(309), 상기 제2 콘택 플러그(308), 및 상기 제1 콘택 플러그(307)를 경유하여 상기 다수의 전극 층(81) 중 대응하는 하나에 접속될 수 있다. 상기 제1 콘택 플러그(307), 상기 제2 콘택 플러그(308), 상기 제3 콘택 플러그(309), 및 상기 제3 수평 배선(X3)의 각각은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다.
상기 제3 수평 배선(X3)은 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)과 다른 레벨에 형성될 수 있다. 상기 제3 수평 배선(X3)은 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 제3 수평 배선(X3)은 상기 제3 상부 절연층(106)의 상부에 형성될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)은 상기 제3 상부 절연층(106)의 내부에 형성될 수 있다.
도 18을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 기판(51), 제1 하부 절연층(76), 제2 하부 절연층(77), 층간 절연층(86), 제1 상부 절연층(103), 제2 상부 절연층(105), 제3 상부 절연층(106), 다수의 제3 수평 배선(X3)을 포함하는 제3 배선 그룹(313), 다수의 제4 수평 배선(X4)을 포함하는 제4 배선 그룹(314), 및 다수의 제2 라인 식별자(356)를 포함할 수 있다.
상기 다수의 제3 수평 배선(X3), 상기 다수의 제4 수평 배선(X4), 및 상기 다수의 제2 라인 식별자(356)는 상기 제3 상부 절연층(106) 상에 형성될 수 있다. 상기 다수의 제3 수평 배선(X3)의 각각은 실질적으로 동일한 수평 폭을 가질 수 있다. 상기 다수의 제3 수평 배선(X3)의 각각은 실질적으로 동일한 간격을 가질 수 있다. 상기 다수의 제4 수평 배선(X4)의 각각은 실질적으로 동일한 수평 폭을 가질 수 있다. 상기 다수의 제4 수평 배선(X4)의 각각은 실질적으로 동일한 간격을 가질 수 있다. 일 실시예에서, 상기 다수의 제3 수평 배선(X3)은 상기 다수의 제4 수평 배선(X4)과 실질적으로 동일한 피치를 가질 수 있다.
상기 다수의 제2 라인 식별자(356)는 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)과 실질적으로 동일한 레벨에 배치될 수 있다. 상기 다수의 제2 라인 식별자(356)는 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)과 실질적으로 동시에 형성된 동일한 물질을 포함할 수 있다. 상기 다수의 제2 라인 식별자(356), 상기 다수의 제3 수평 배선(X3), 및 상기 다수의 제4 수평 배선(X4)의 각각은 실질적으로 동일한 두께를 가질 수 있다. 상기 다수의 제2 라인 식별자(356), 상기 다수의 제3 수평 배선(X3), 및 상기 다수의 제4 수평 배선(X4)은 금속, 금속 질화물, 금속 산화물, 금속 실리사이드, 도전성 카본, 폴리실리콘, 또는 이들의 조합과 같은 도전층을 포함할 수 있다. 상기 다수의 제2 라인 식별자(356), 상기 다수의 제3 수평 배선(X3), 및 상기 다수의 제4 수평 배선(X4)의 상면들은 실질적으로 동일한 평면을 이룰 수 있다. 상기 다수의 제2 라인 식별자(356), 상기 다수의 제3 수평 배선(X3), 및 상기 다수의 제4 수평 배선(X4)의 하면들은 실질적으로 동일한 평면을 이룰 수 있다.
일 실시예에서, 상기 다수의 제2 라인 식별자(356)는 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)과 다른 물질을 포함할 수 있다. 상기 다수의 제2 라인 식별자(356)는 빈 공간을 포함할 수 있다. 상기 다수의 제2 라인 식별자(356)는 절연층을 포함할 수 있다.
상기 다수의 제2 라인 식별자(356)의 각각은 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각 보다 큰 수평 폭을 가질 수 있다. 상기 다수의 제2 라인 식별자(356)의 각각의 수평 폭은 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각 보다 2배 내지 20배 크기일 수 있다. 예를들면, 상기 다수의 제2 라인 식별자(356)의 각각의 수평 폭은 약300nm 일 수 있다. 상기 다수의 제2 라인 식별자(356) 중 선택된 하나와 상기 다수의 제3 수평 배선(X3) 중 가장 가까운 하나 사이의 간격은 상기 다수의 제3 수평 배선(X3) 사이의 간격과 실질적으로 동일할 수 있다. 상기 다수의 제2 라인 식별자(356) 중 선택된 하나와 상기 다수의 제4 수평 배선(X4) 중 가장 가까운 하나 사이의 간격은 상기 다수의 제4 수평 배선(X4) 사이의 간격과 실질적으로 동일할 수 있다.
도 1, 도 17, 및 도 18을 다시 한번 참조하면, 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 상기 제3 콘택 플러그(309), 상기 제2 콘택 플러그(308), 및 상기 제1 콘택 플러그(307)를 경유하여 상기 다수의 전극 층(81) 중 대응하는 하나에 접속될 수 있다. 상기 다수의 제2 라인 식별자(356)는 상기 다수의 전극 층(81)과 전기적으로 접속되지 않는다. 상기 다수의 제3 수평 배선(X3), 상기 다수의 제4 수평 배선(X4), 및 상기 다수의 제2 라인 식별자(356)는 상기 다수의 제1 수평 배선(B1), 상기 다수의 제2 수평 배선(B2), 및 상기 다수의 제1 라인 식별자(255)와 다른 레벨에 형성될 수 있다. 상기 다수의 제3 수평 배선(X3), 상기 다수의 제4 수평 배선(X4), 및 상기 다수의 제2 라인 식별자(356)는 상기 다수의 제1 수평 배선(B1), 상기 다수의 제2 수평 배선(B2), 및 상기 다수의 제1 라인 식별자(255)보다 높은 레벨에 형성될 수 있다. 일 실시예에서, 상기 다수의 제3 수평 배선(X3), 상기 다수의 제4 수평 배선(X4), 및 상기 다수의 제2 라인 식별자(356)는 상기 제3 상부 절연층(106)의 상부에 형성될 수 있다. 상기 다수의 제1 수평 배선(B1), 상기 다수의 제2 수평 배선(B2), 및 상기 다수의 제1 라인 식별자(255)는 상기 제3 상부 절연층(106)의 내부에 형성될 수 있다.
도 19 및 도 20은 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들을 설명하기 위한 개략도들이다.
도 19를 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 페이지 버퍼(Page Buffer; 202), 칼럼 디코더(Column Decoder; 204), 로우 디코더(Row Decoder; 304), 다수의 제1 수평 배선(B1)을 포함하는 제1 배선 그룹(211), 다수의 제2 수평 배선(B2)을 포함하는 제2 배선 그룹(212), 다수의 제1 라인 식별자(255), 다수의 제3 수평 배선(X3)을 포함하는 제3 배선 그룹(313), 및 다수의 제4 수평 배선(X4)을 포함하는 제4 배선 그룹(314)을 포함할 수 있다.
상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)은 제1 방향(D1)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212) 사이에 배치될 수 있다.
상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212)은 상기 제3 배선 그룹(313) 및 상기 제4 배선 그룹(314)의 상기 제1 방향(D1)에 인접하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)은 상기 제2 방향(D2)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 상기 제1 방향(D1)으로 연장될 수 있다. 일 실시예에서, 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 실질적으로 동일한 폭을 가질 수 있다.
상기 제3 배선 그룹(313) 및 상기 제4 배선 그룹(314)은 상기 로우 디코더(304)의 상기 제1 방향(D1)에 인접하게 배치될 수 있다. 상기 다수의 제3 수평 배선(X3) 및 상기 다수의 제4 수평 배선(X4)의 각각은 상기 로우 디코더(304)에 접속될 수 있다.
도 20을 참조하면, 본 발명 기술적 사상의 실시예들에 따른 반도체 소자들은 페이지 버퍼(Page Buffer; 202), 칼럼 디코더(Column Decoder; 204), 다수의 제1 수평 배선(B1)을 포함하는 제1 배선 그룹(211), 다수의 제2 수평 배선(B2)을 포함하는 제2 배선 그룹(212), 및 다수의 제1 라인 식별자(255)를 포함할 수 있다.
상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)은 제1 방향(D1)으로 서로 평행하게 배치될 수 있다. 상기 다수의 제1 수평 배선(B1) 및 상기 다수의 제2 수평 배선(B2)의 각각은 제2 방향(D2)으로 연장될 수 있다. 상기 다수의 제1 라인 식별자(255) 중 선택된 하나는 상기 제1 배선 그룹(211) 및 상기 제2 배선 그룹(212) 사이에 배치될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
51: 기판 71: 하부 수평 배선
73: 연결 전극 층 73M: 연결 몰드 층
75: 지지대 76: 제1 하부 절연층
77: 제2 하부 절연층 78: 매립 절연 패턴
81: 전극 층 83: 절연층
85: 적층 구조체 86: 층간 절연층
89: 분리 절연 패턴 91: 터널 절연 층
92: 전하 저장 층 93: 블로킹 층
95: 정보 저장 패턴 96: 채널 층
97: 코어 패턴 98: 비트 패드
99: 채널 구조체
100: 메모리 셀 어레이(Memory Cell Array)
103: 제1 상부 절연층 105: 제2 상부 절연층
106: 제3 상부 절연층 107: 비트 플러그
202: 페이지 버퍼(Page Buffer) 204: 칼럼 디코더(Column Decoder)
211: 제1 배선 그룹 212: 제2 배선 그룹
255: 제1 라인 식별자 286: 콘택 스페이서
287: 제1 더미 콘택 플러그 288: 제2 더미 콘택 플러그
304: 로우 디코더(Row Decoder) 307: 제1 콘택 플러그
308: 제2 콘택 플러그 309: 제3 콘택 플러그
313: 제3 배선 그룹 314: 제4 배선 그룹
356: 제2 라인 식별자
B1: 제1 수평 배선 B2: 제2 수평 배선
X3: 제3 수평 배선 X4: 제4 수평 배선

Claims (10)

  1. 기판 상에 다수의 절연층 및 다수의 전극 층을 갖는 적층 구조체;
    상기 적층 구조체 내에 연장된 다수의 채널 구조체;
    상기 적층 구조체 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹, 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 다수의 제1 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속되고;
    상기 적층 구조체 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹, 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장되며, 상기 다수의 제2 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속되고; 및
    상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 제1 라인 식별자(Line Identifier)를 포함하되,
    상기 다수의 절연층 및 상기 다수의 전극 층은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 번갈아 가며 적층되고,
    상기 다수의 채널 구조체의 각각은 상기 제3 방향으로 연장된 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 라인 식별자는 상기 다수의 제1 수평 배선 및 상기 다수의 제2 수평 배선의 각각과 다른 수평 폭을 갖는 반도체 소자.
  3. 제1 항에 있어서,
    상기 제1 라인 식별자는 상기 다수의 제1 수평 배선 및 상기 다수의 제2 수평 배선의 각각에 비하여 2배 내지 20배의 수평 폭을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제1 라인 식별자는 상기 다수의 제1 수평 배선 및 상기 다수의 제2 수평 배선과 동일한 물질을 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제1 라인 식별자는 상기 다수의 채널 구조체와 절연된 반도체 소자.
  6. 제1 항에 있어서,
    상기 제1 라인 식별자는 상기 다수의 제1 수평 배선 중 가장 가까운 하나와 상기 다수의 제2 수평 배선 중 가장 가까운 하나 사이의 제1 중첩 영역 내에 한정되고, 상기 제1 라인 식별자는 상기 제1 중첩 영역의 외부로는 돌출되지 않는 반도체 소자.
  7. 제1 항에 있어서,
    상기 제1 배선 그룹 및 상기 제2 배선 그룹에 인접한 페이지 버퍼(Page Buffer)를 더 포함하되,
    상기 다수의 제1 수평 배선 및 상기 다수의 제2 수평 배선은 상기 페이지 버퍼에 접속되고,
    상기 제1 라인 식별자는 상기 페이지 버퍼에 접속되지 않는 반도체 소자.
  8. 제1 항에 있어서,
    상기 기판 및 상기 적층 구조체 사이의 하부 수평 배선; 및
    상기 제1 라인 식별자 및 상기 하부 수평 배선 사이에 배치되고 상기 적층 구조체를 관통하는 적어도 하나의 더미 콘택 플러그를 더 포함하되,
    상기 제1 라인 식별자는 상기 적어도 하나의 더미 콘택 플러그를 경유하여 상기 하부 수평 배선에 접속된 반도체 소자.
  9. 기판 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹, 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장되고;
    상기 기판 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹, 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장되고; 및
    상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 라인 식별자(Line Identifier)를 포함하되,
    상기 라인 식별자는 상기 다수의 제1 수평 배선 중 가장 가까운 하나와 상기 다수의 제2 수평 배선 중 가장 가까운 하나 사이의 중첩 영역 내에 한정된 반도체 소자.
  10. 기판 상의 소스 라인;
    상기 소스 라인 상의 다수의 절연층 및 다수의 전극 층을 갖는 적층 구조체;
    상기 적층 구조체를 관통하여 상기 소스 라인에 접속된 다수의 채널 구조체;
    상기 적층 구조체 상의 다수의 제1 수평 배선을 갖는 제1 배선 그룹, 상기 다수의 제1 수평 배선은 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제1 수평 배선의 각각은 상기 제1 방향과 교차하는 제2 방향으로 연장되며, 상기 다수의 제1 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속되고;
    상기 적층 구조체 상의 다수의 제2 수평 배선을 갖는 제2 배선 그룹, 상기 다수의 제2 수평 배선은 상기 제1 방향으로 서로 평행하게 배치되며, 상기 다수의 제2 수평 배선의 각각은 상기 제2 방향으로 연장되며, 상기 다수의 제2 수평 배선의 각각은 상기 다수의 채널 구조체 중 대응하는 하나에 접속되고;
    상기 제1 배선 그룹 및 상기 제2 배선 그룹 사이의 제1 라인 식별자(Line Identifier);
    상기 기판 상의 다수의 제3 수평 배선을 갖는 제3 배선 그룹, 상기 다수의 제3 수평 배선은 상기 제2 방향으로 서로 평행하게 배치되며, 상기 다수의 제3 수평 배선의 각각은 상기 제1 방향으로 연장되며, 상기 다수의 제3 수평 배선의 각각은 상기 다수의 전극 층 중 대응하는 하나에 접속되고; 및
    상기 기판 상의 다수의 제4 수평 배선을 갖는 제4 배선 그룹을 포함하되,
    상기 다수의 제4 수평 배선은 상기 제2 방향으로 서로 평행하게 배치되며, 상기 다수의 제4 수평 배선의 각각은 상기 제1 방향으로 연장되며, 상기 다수의 제4 수평 배선의 각각은 상기 다수의 전극 층 중 대응하는 하나에 접속되고,
    상기 다수의 절연층 및 상기 다수의 전극 층은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 번갈아 가며 적층되고,
    상기 다수의 채널 구조체의 각각은 상기 제3 방향으로 연장된 반도체 소자.
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