KR20040011442A - 메모리 장치 및 그 동작 방법 - Google Patents
메모리 장치 및 그 동작 방법 Download PDFInfo
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Abstract
본 발명의 목적은 높은 유연성 및 컴팩트한 구성을 보장하는 것이다. 이러한 목적을 위해, 히스테리시스 프로세스를 기초로 동작하는 메모리 장치(1)의 기존 플레이트 라인 장치(50)가 메모리 커패시터(10)의 상태 및 그에 따라 저장된 정보를 검출하도록 형성된다.
Description
최근 메모리 기술의 개발 시 효율적인 메모리 모듈을 설계한 다음 저렴하게 개발하여 시장에 보급하기 위해, 먼저 부분적으로 모순되는 다양한 경계 조건들이 충족되어야 한다. 이러한 기본적인 요구 조건은 구조적 폭, 스위칭 속도 및 반도체 기판에 실현되는 레이아웃의 복잡성, 즉 각각의 메모리 모듈 또는 개별 메모리 셀에 기초가 되는 레이아웃의 복잡성에 관련된다.
메모리 셀은 메모리 장치에서 통상적으로 매트릭스 형태로 배열되고 관련 행 또는 워드 라인 및 관련 열 또는 비트 라인을 통한 동시 응답에 의해 활성화됨으로써, 판독 및/또는 기록된다. 활성화에 따라 예컨대 정보 저장을 위해 형성된 커패시터 등이 액세스된다. 종래의 액세스는 커패시터에 접속될 수 있는 또는 접속된 트랜지스터를 통해 이루어지고, 특히 활성화 후에 커패시터 상의 판독될, 정보를 가진 신호가 열 라인 또는 비트 라인에서 적합한 판독 증폭기를 통해 검출되고 적합하게 증폭됨으로써, 증폭된 데이터 신호로서 인출되어 계속 전달된다.
메모리 메커니즘에 대한 부가의 요구 조건, 특히 메모리 관리의 간소화 목적 및 동작 전압과 무관하게 메모리 내용 유지에 대한 요구는 소위 비휘발성 메모리 기술에 대한 동기를 부여한다. 이것은 예컨대 메모리 소자 또는 메모리 커패시터의 히스테리시스 프로세스 또는 히스테리시스 효과에 기인한다. 이러한 관점은 예컨대 소위 FeRAM-셀, MRAM-셀 등의 개발에 나타난다.
비휘발성 타입의 메모리 셀, 특히 FeRAM-셀 등은 통상적으로 열 라인 또는 비트 라인과 부가의 부하 라인(플레이트 라인 "plate"이라고도 함) 사이에 접속된다. 상기 플레이트 라인은 통상적으로 드라이버 회로에 접속되며, 상기 드라이버 회로에 의해 플레이트 라인이 규정된 전위로 유지된다. 메모리 장치의 종래 동작 동안, 메모리 장치의 열 라인 또는 비트 라인 및 부하 라인 또는 플레이트 라인은 각각 액티브 및 인액티브 동작 모드 또는 그러한 상태를 갖는다. 예컨대 하나의 메모리 셀의 내용이 판독되는 액티브 동작 모드에서, 상응하는 열 라인 또는 비트 라인은 판독 증폭기에 접속된다. 플레이트 라인 또는 부하 라인은 규정된 전위에 접속된다. 인액티브 동작 모드에서는 상응하는 열 라인 또는 비트 라인 및 각각의 부하 라인이 일반적으로 공동의 공급 전위의 단자에 접속됨으로써, 특히 예컨대 간섭 등에 의한 메모리 내용의 의도치 않은 변동이 피해진다.
이러한 개발에도 불구하고, 반도체 기판 내에서 개별 메모리 셀의 보다 높은 집적도에 대한 요구 및 스위칭 시간 단축에 대한 요구가 있다. 동시에, 전체적으로 이러한 컨셉을 실현하기 위해 전체 메모리 모듈 내의 개별 메모리 셀에 대한 각각의 라인의 레이 아웃이 매우 작은 표면으로 이루어질 수 있어야 한다.
본 발명은 청구항 제 1항의 전제부에 따른 메모리 장치 및 청구항 제 10항에 따른 메모리 장치의 동작 방법에 관한 것이다.
도 1은 본 발명에 따른 메모리 장치 실시예의 기본적인 회로도.
도 2는 메모리 셀 필드에 본 발명에 따른 동일한 방식의 다수의 메모리 장치를 배치한 도면.
도 3은 반도체 기판에 형성된 본 발명에 따른 메모리 장치의 횡단면도.
도 4는 도 3에 따른 횡단면도 레이아웃의 평면도.
도 5는 본 발명에 따른 메모리 장치에서 판독/기록을 위한 작동 방법을 설명하기 위한 도면.
본 발명의 목적은 메모리 내용 면에서 확실하게 응답될 수 있고 특히 장소 절감 레이아웃을 허용하는 메모리 장치를 제공하는 것이다.
상기 목적은 장치와 관련해서는 청구항 제 1항의 특징을 가진 메모리 장치에 의해 달성되고, 방법과 관련해서는 청구항 제 10항의 특징을 가진 방법에 의해 달성된다. 바람직한 실시예는 종속 청구항에 제시된다.
장치와 관련한 해결책에서 플레이트 라인 장치는 저장된 정보를 액세스하기 위해 커패시터 장치, 특히 그것의 전자기 및/또는 강유전성 상태를 판독 또는 스캐닝하도록 형성된다.
전자기 및/또는 강유전성 상태는 특히 충전 상태 또는 분극 상태로서 검출될 수 있다. 그러나, 특정 자기적 특성 또는 크기에 관련된 상태도 가능하다.
따라서, 본 발명의 기본적인 사상은 히스테리시스 프로세스 또는 히스테리시스 효과를 기초로 하는 종래의 메모리 장치와는 달리, 기존 플레이트 라인 장치를 그것이 커패시터 장치를 스캐닝 또는 판독하는데 사용될 수 있도록 형성하는 것이다. 커패시터 장치의 스캐닝 또는 판독은 커패시터 장치의 전자기 및/또는 강유전성 상태의 검출을 통해 이루어진다. 전체적으로, 플레이트 라인 장치는 커패시터 장치에 저장된 정보를 액세스하도록, 즉 정보를 판독 및/또는 기록하도록 형성된다.
플레이트 라인 장치가 메모리 내용을 스캐닝 또는 판독하도록 형성됨으로써, 종래의 메모리 장치에서 그것을 위해 제공된 열 라인 또는 비트 라인이 필요 없게된다. 상기 목적의 비트 라인이 없기 때문에, 경우에 따라 전체 메모리 모듈에 관련한 비트 라인의 레이아웃 및 디자인에 있어 보다 큰 유연성이 주어지고, 다른 비트 라인에 대한 그리고 워드 라인에 대한 동시 배열이 주어진다. 따라서, 스캐닝 또는 판독을 위해 플레이트 라인을 사용하는 것은 선행 기술에서 보다 큰 본 발명에 따른 메모리 장치의 유연성을 제공한다. 여기서는 인가된 동작 전압과는 무관하게 짧은 스위칭 시간 및 메모리 내용의 비휘발성이 얻어진다. 유연성의 증가로 인해, 선행 기술 보다 본 발명에 따른 메모리 장치의 큰 소형화 및 높은 집적도가 가능하다.
본 명세서에서 비휘발성 또는 잔류 히스테리시스 프로세스 또는 히스테리시스 효과는, 바람직하게는 정보를 저장하는 메모리 장치의 영역에서 진행되거나 주어지고 전기적 및/또는 자기적 특성 또는 크기에 관련된 전자기 및/또는 강유전성 프로세스 또는 효과를 의미한다. 또한, 상기 프로세스 또는 효과에 의해 다수의, 바람직하게는 2개의 상이한 물리적 상태가 발생될 수 있다. 이것은 메모리 장치의 외부 동작 전압의 차단 후에도 유지되는 특정 정보 내용에 할당된다. 이것은 바람직하게는 명확하고 액티브한 변동에 의해서만 변할 수 있다.
플레이트 라인 장치에 의한 커패시터 장치의 스캐닝을 확실하게 보장하기 위해, 본 발명에 따른 메모리 장치의 바람직한 실시예에 따라 플레이트 라인 장치가 판독 증폭기에 접속되거나 접속될 수 있게 형성되고, 상기 판독 증폭기에 의해 신호가 검출되어 증폭될 수 있다.
메모리 장치는 특히 기본적인 FeRAM-셀, MRAM-셀 등으로 형성될 수 있다.
FeRAM-셀의 경우, 비휘발성 히스테리시스 프로세스는 비휘발성 분극의 형성 시에 커패시터 장치의 전극들 사이에서 이루어진다.
따라서, MRAM-셀에서 비휘발성 히스테리시스 프로세스에 의해 자화 상태 등이 적합하게 변경된다. 이 경우, 커패시터 장치 대신에, 상응하는 자기장 및/또는 자화 상태를 직접적으로 또는 간접적으로 발생시키거나 및/또는 스캐닝할 수 있는 전자기 장치 또는 적합한 메모리 소자도 가능하다.
본 발명에 따른 메모리 장치의 바람직한 실시예에 따라, 커패시터 장치는 적어도 하나의 제 1 전극 및 제 2 전극, 그에 따라 접속된 제 1 및 제 2 단자 및 전극들 사이에 제공된 영향 매체를 가진 영향 구역을 포함한다. 상기 영향 구역은 정보의 전송 및 판독을 위해 특히 전자기적으로 영향을 받는 3차원 영역을 의미한다. 상기 영향으로 인해, 상기 영향 구역 내에 포함된 매체, 즉 영향 매체의 전기적 및/또는 자기적 특성 또는 크기가 영향을 받는다. FeRAM-셀의 경우 영향 매체는 예컨대 전자기적 영향에 의해 변하는 및/또는 판독될 수 있는 분극 상태를 갖는 강유전성 유전체이다.
이러한 장치는 메모리 매체로서 제공된 영향 매체의 전자기적, 특히 강유전성 상태에 대한 액세스를 가능하게 한다. 저장될 정보는 영향 매체의 상기 상태로 나타내지며 예컨대 커패시터 장치의 두 전극을 통해 판독 및/또는 변경될 수 있다.
바람직하게는 트랜지스터 장치가 FET로 형성되고 소오스 영역, 드레인 영역 및 게이트 영역을 갖는다. 이것은 각각 제 1, 제 2 또는 제 3 단자 영역의 제 1 단부에 도전 접속될 수 있다. 제 1 단자 영역의 제 2 단부는 커패시터 장치의 제2 단자에 접속 가능하게 형성된다. 상기 장치에 의해 커패시터 장치에 대한 트랜지스터 장치의 액세스가 실시된다.
또 다른 실시예에 따라 비트 라인 장치가 제공된다. 이것은 제 3 단자 영역을 통해 트랜지스터 장치의 드레인 영역에 도전 접속될 수 있다. 바람직하게는 상기 비트 라인 장치는 동작 중에 다수의 부가 메모리 장치에 접촉되도록 형성된다.
또한, 하나의 워드 라인 장치가 제공된다. 상기 워드 라인 장치는 제 2 단자 영역을 통해 트랜지스터 장치의 게이트 영역에 도전 접속될 수 있다. 워드 라인 장치는 특히 동작 중에 다수의 메모리 장치에 접촉되도록 형성된다.
본 발명에 따른 메모리 장치의 또 다른 실시예에 따라 영향 매체는 특히 SBT, SrBi2Ta2O9등으로 이루어진 강유전 매체로서 형성된다. 강유전 매체는 소위 FeRAM-셀의 구성에 이용될 수 있는 매우 바람직한 히스테리시스 특성을 갖는다. MRAM에서는 특히 강자성 영역과 조합된 연자성 영향 매체가 바람직하다.
다수의 메모리 장치의 고집적을 위해, 메모리 장치는 반도체 기판 내에서 적어도 집적 회로의 일부로서 형성되는 것이 바람직하다.
커패시터 장치가 수직으로 배치된 층 구성으로서 특히 반도체 기판 상에 형성되는 것이 특히 바람직하다.
다수의 메모리 장치를 가진 메모리 모듈의 레이아웃 및 디자인에 따라, 작은 장소에서 메모리 장치의 가급적 높은 패킹 밀도를 위해 평면의/수직 커패시터 장치 및/또는 트랜지스터 장치가 서로 조합되거나 또는 엄격한 평면성 또는 수직성으로부터 다소 강한 형태로 벗어나는 것이 중요하다.
또한, 커패시터 장치의 제 2 전극 및 비트 라인 장치가 실질적으로 동일한, 바람직하게는 금속성의 재료로 형성되는 것이 바람직하다. 또한, 커패시터 장치의 제 2 전극 및 비트 라인 장치가 반도체 기판 상에서 실질적으로 동일한 수직 층 영역에 형성되는 것이 바람직하다.
이것은 본 발명에 따른 다수의 메모리 장치로 이루어진 메모리 모듈의 층 형태 구성에서 지금까지의 제조 프로세스가 기본적으로 변경될 필요가 없다는 장점을 제공한다.
FeRAM-셀의 커패시터 장치의, 종종 소위 하부 전극 또는 바닥 전극으로 형성되는 제 2 전극은 금속으로, 바람직하게는 백금으로 이루어지며, 특정 제조 단계의 범주에서 반도체 기판 상에 제공된다. 상기 실시예에 의해, 제 2의 또는 바닥 전극의 제공과 동시에 소위 비트 라인 장치 또는 비트 라인이 동일한 제조 단계에서 반도체 기판 상에 실현되는 것이 가능하다. 동일한 재료의 사용은 제조 기술상 장점을 제공할 뿐만 아니라 전기 화학적 문제를 피하는데 도움을 준다. 이 경우, 비트 라인을 위한 부가의 및/또는 다른 금속층은 필요 없다.
본 발명에 따른 메모리 장치는 제조 기술면에서 볼 때 또 다른 실시예에 따라 플레이트 라인 장치 또는 플레이트 라인이 반도체 기판 상에서 표면 층 영역에 형성되는 것이 특히 바람직하다. 여기서, 표면 층 영역이라는 것은 예컨대 층 구성에 있어 맨 위에 배열되는 층을 의미한다.
하나의 메모리 모듈에 다수의 본 발명에 따른 메모리 장치로 하나의 장치를레이아웃 및 디자인할 때 유연성의 면에서 볼 때, 표면 영역에 플레이트 라인을 배열하는 것은 부가로 통상적으로 제공되는 비트 라인 및 워드 라인의 등화 가능성을 제공한다. 또한, 기존 회로 레이아웃이 특별한 방식으로 이루어질 수 있고, 플레이트 라인 장치가 후속의 구조화 과정에서 상기 레이 아웃으로 유사하게 만들어질 수 있다.
커패시터 장치의 제 1 전극이 플레이트 라인 장치의 영역에서 특히 그것의 일부로서 형성되는 실시예가 특히 바람직하다. 따라서, 플레이트 라인을 위한 금속층의 제공과 동시에, FeRAM-셀의 커패시터 장치를 위한 상응하는 전극 또는 커패시터 플레이트가 제조된다.
방법과 관련한 본 발명의 해결책은 메모리 장치, 특히 본 발명에 따른 메모리 장치의 작동 방법에 있어서, 메모리 장치의 정보가 메모리 장치에 제공된 플레이트 라인 장치를 통해 판독되며, 상기 플레이트 라인 장치는 특히 동작 중에 메모리 셀의 커패시터 장치의 제 1 전극에 접속되는 것이다. 이러한 조치에 의해, 메모리 내용의 판독과 통상적으로 관련되는 비트 라인 장치가 상기 과제를 해결하지 않아도 되므로, 레이아웃 및 메모리 관리의 높은 유연성 및 컴팩트함(compactness)이 얻어진다.
바람직한 실시예에 따라 판독 과정에서 판독할 메모리 장치의 활성화를 위한 워드 라인 장치 및/또는 비트 라인 장치가 비교적 낮은 전위값으로부터 비교적 높은 전위값으로의 판독을 시작하기 직전에 그리고 비교적 높은 전위값으로부터 비교적 낮은 전위값으로의 판독을 종료한 직후에 로우로 세팅되면, 메모리 장치의 동작방법이 특히 바람직하게 형성된다.
바람직하게는 워드 라인 및 특히 비트 라인이 펄스 형태로 제로 전위로부터 상응하는 활성화 전위로 하이 세팅된다. 바람직하게는 워드 라인 전위가 비트 라인 전위 전에 하이로 세팅되고, 비트 라인 전위 후에 다시 로우로 세팅된다.
펄스형 비트 라인 전위에 의해 상응하는 메모리 장치를 활성화시키는 것은 여기에서 처음으로 바람직하게는 본 발명에 따른 메모리 장치에 적용될 수 있다. 그 원인은 비트 라인 펄스에 의해 전체적으로 종래의 메모리 장치에서 보다 높은 신호 레벨이 시간 낭비 없이 얻어질 수 있기 때문이다. 여기서, 펄스 에지 상승의 시상수 τ는 τ= R x C로 결정되며, 상기 C는 라인에 의해 응답되는 셀 필드의 전체 용량, 즉 병렬 접속된 개별 셀 용량 및 비트 라인의 라인 용량의 합이고, 상기 R은 용량을 접속시키는 비트 라인의 옴 저항이다. 종래의 비트 라인을 가진 종래의 셀 레이아웃에서는 상응하는 옴 저항이 상대적으로 높다. 그러나, 본 발명에 따른 메모리 장치에서는 비트 라인이 전술한 바와 같이 바닥 전극 또는 하부 커패시터 전극과 동일한 수직 층 영역에 형성된다. 바람직하게는 이것들이 낮은 옴의 금속 재료, 특히 백금으로 제조되므로, 비트 라인 장치의 옴 저항(R)은 현저히 감소될 수 있고, 그 결과 작은 시상수 τ가 얻어진다. 이것은 비트 라인에서 펄스형 동작을 가능하게 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 본 발명에 따른 메모리 장치(1) 실시예의 회로도이다.
메모리 장치(1)는 소위 FeRAM-셀로서 형성된다. 상기 메모리 장치(1)는 제 1 전극(11) 및 제 2 전극(12)을 가진 메모리 커패시터(10)를 포함한다. 상기 전극들 사이에는 영향 구역(15)이 형성되고, 상기 영향 구역(15)은 영향 매체(16)로 채워진다.
또한, 메모리 장치(1)는 소오스 영역(S), 드레인 영역(D) 및 게이트 영역(G)을 가진 액세스 트랜지스터(20)로서 FET를 갖는다. 액세스 트랜지스터(20)의 소오스 영역(S)은 제 1 단자 영역(25)을 통해 메모리 커패시터(10)의 제 2 단자(14)에, 특히 그것의 제 2 전극(12), 즉 하부 전극에 접속된다.
메모리 장치(1)에 대한 액세스를 위해, 열 라인 또는 비트라인(30)과 행 라인 또는 워드 라인(40)이 제공된다. 비트 라인(30)은 제 3 단자(27)를 통해 액세스 트랜지스터(20)의 드레인 영역(D)에 접속된다. 워드 라인(40)은 제 2 단자 영역(26)을 통해 액세스 트랜지스터(20)의 게이트 영역(G)에 접속된다.
영향 구역(15)내의 영향 매체(16)의 전자기, 특히 강유전성 상태로 나타나는 메모리 내용을 액세스하기 위해, 본 발명에 따라 플레이트 라인(50)이 판독 증폭기 장치(51)(SA, sense amplifier device)에 접속된다. 상기 증폭기 장치(51)에 의해, 신호가 식별되고 증폭되어 전달된다. 상기 플레이트 라인(50)은 메모리 커패시터(10)의 제 1 단자(13)를 통해 그것의 제 1 전극(11), 즉 상부 전극에 접속된다.
도 2는 동일한 구성을 가진 다수의, 즉 4개의 본 발명에 따른 메모리 장치 Ⅰ 내지 Ⅳ를 가진 셀 필드(100)의 개략적인 회로도이다. 각각의 본 발명에 따른 메모리 셀 Ⅰ 내지 Ⅳ은 FeRAM 셀로서 메모리 커패시터(101,...,104)를 포함한다. 상기 메모리 커패시터(101,...,104)는 액세스 트랜지스터(201,...,204)에 의해 액세스된다. 액세스 트랜지스터(201,...,204)는 워드 라인(401및 402) 및 비트 라인(301및 302)을 통해 응답되고 활성화된다. 메모리 커패시터(201,...,204)의 한 단자는 각각 플레이트 라인(501또는 502)에 접속되고, 다른 단자는 각각의 액세스 트랜지스터(201,...,203)에 접속된다. 상기 플레이트 라인(501및 502)은 인출된 신호의 스캐닝, 검출 및 증폭을 위해 판독 증폭기(511및 512)를 갖는다.
도 3은 반도체 기판(60)상의 본 발명에 따른 메모리 장치(1)의 실시예를 단면도로 도시한다.
반도체 기판(60)의 상부 영역에서 액세스 트랜지스터(20)의 소오스 영역(S)및 드레인 영역(D)은 예컨대 반도체 기판(60)내의 n+-도핑된 영역으로 형성된다. 반도체 기판(60)상에서 그 위에 제공된 층의 중앙에 먼저 액세스 트랜지스터(20)의 게이트 영역(G)이 형성된다. 상기 영역 위에는 소위 워드 라인(40)을 형성하는 층이 직접 제공되는데, 이 층은 반도체 기판(60)내에 래터럴로, 즉 도 2의 투시면 내로 연장된다.
상기 소오스 영역(S) 및 드레인 영역(D)에는 제 1 및 제 3 단자 영역(25) 및 (27)이 예컨대 소위 플러그의 형태로 접속된다. 상기 플러그는 커패시터(10)의 하부 또는 제 2 전극(12)에 또는 비트 라인(30)에 접속된다. 알 수 있는 바와 같이, 커패시터(10)의 하부 또는 제 2 전극(12) 및 비트 라인(30)은 동일한 재료, 즉 백금으로 제조되며 반도체 기판(60) 상의 동일한 층 영역 내에 구조화된다. 상기 비트 라인(30)은 경우에 따라 확산 영역 등으로서 구현될 수 있다.
커패시터(10)의 하부 또는 제 2 전극(12) 상부에는, 영향 매체(16)를 포함하는 영향 구역(15)이 형성된다. 영향 구역(15) 상부에는 좌측으로부터 우측으로 소위 플레이트 라인(50)이 금속층의 형태로 연장된다. 상기 플레이트 라인(50)은 동시에 커패시터(10)의 상부 또는 제 1 전극(11)을 형성하며 판독 증폭기(51)에 접속된다.
도 4는 X-X를 따라 자른, 도 3의 레이아웃 평면도를 도시한다.
도 3 및 도 4와 관련해서 알 수 있는 바와 같이, 워드 라인(4)과 비트 라인(30)은 서로 대략 평행하게 연장된다. 즉, 반도체 기판(60)상에 상이한 층 영역으로 연장된다. 이것에 대해 횡으로 플레이트 라인(50)이 연장된다. 즉, 도 3 및 도 4에 도시된 실시예에서 반도체 기판(60)상에서 최상부에 배열된 층 영역으로 연장된다.
도 5a 및 5b는 본 발명에 따른 메모리 장치의 실시예에서 나타나는 상이한 신호의 파형을 그래프로 나타낸다. 이것으로부터 본 발명에 따른 메모리 장치의 가능한 동작 모드가 명확해진다.
도 5a는 전자기 또는 강유전성 상태의 곡선, 즉 본 발명에 따른 메모리 장치(1)의 메모리 커패시터(10)의 영향 매체(16)의 전기 분극(P)의 곡선을 도시한다. 커패시터(10)의 영향 구역(15)내의 영향 매체(16)의 분극(P)에 따라 메모리 내용 "0" 또는 "1"이 구현된다. 분극(P)은 시간(t)에 따라 변하므로, 제 1 시간 범위에서는 논리 "1"이 그리고 제 2 시간 범위에서는 논리"0"이 표시된다.
도 5b는 본 발명에 따른 메모리 장치(1)의 워드 라인(40), 비트 라인(30) 및 플레이트 라인(50)의 전압 WL(워드 라인 전압), BL(비트 라인 전압) 및 PL(플레이트 라인 전압)의 곡선을 시간에 대해 도시한다.
시점(t0)에서 본 발명에 따른 메모리 장치(1)는 워드 라인 전압(WL) 및 비트 라인 전압(BL)의 하이 세팅에 의해 활성화됨으로써 판독된다. 시점(t1)에서, 즉 신호 발생의 시작 시점에서 영향 매체(16)의 분극 상태(P)에 의해 영향을 받은 신호 레벨이 플레이트 라인 상에서 시간적으로 오프셋되어 발생된다. 분극(P)으로 인해, 비교 레벨(Uc)에 비해 높은 레벨이 주어지고 플레이트 라인 전압(PL)은시점(t2)에서, 즉 스캐닝 및 증폭의 시점에서 판독 증폭기(51)에 의해 "하이"에 세팅되는데, 이것은 메모리 내용 "1"에 상응한다. 시점(t3)에서 비트 라인(BL)이 비활성화됨으로써, 판독된 정보가 다시 메모리 셀에 재기록된다. 재기록 프로세스는 t4에서 증폭기의 차단에 의해 종료된다. 시점 t5에서 워드 라인 전압(WL)의 차단에 의해 메모리 셀이 비활성화된다. 그러나, 영향 매체(16) 내의 정보 내용은 비휘발성 히스테리시스 프로세스로 인해 유지된다.
후속하는 처리 단계에서는 영향 매체(16)가 반대 분극 상태(P)에 있다는 것이 전제되며, 이러한 분극 상태에 의해 논리 "0"이 메모리 내용으로서 나타난다.
시점(t'0)에서, 본 발명에 따른 메모리 장치(1)는 재차 워드 라인 전압(WL) 및 비트 라인 전압(BL)의 하이 세팅에 의해 활성화된다. 시간적으로 약간 지연되어 시점(t'1)에서 플레이트 라인(50)상의 신호 레벨이 판독된다. 상기 신호 레벨은 재차 영향 매체(16)의 극성 상태(P)에 의해 영향을 받는다. 반대 분극("0" 상태를 나타내는)으로 인해, 신호 레벨이 비교 전압(Uc) 아래로 강하한 다음, 시점(t'2)에서 판독 증폭기에 의해 "로우"에 세팅됨으로써, 플레이트 라인(50) 상에 상응하는 값으로서 논리 "0"이 나타난다.
본 발명에 따른 메모리 장치의 동작 시 상기 조치의 중요한 점은 특히 본 발명에 따른 메모리 장치(1)로부터 저장된 정보의 판독 시에, 상응하는 비트 라인 신호(BL)를 가진 비트 라인(30)의 일시적인 하이 세팅이 가능하다는 것이다.
상기 펄스 동작은 시간 소비 및 구성 면에서 볼 때 장점을 제공하는데, 특히 비트 라인(30)이 커패시터(10)의 하부의 제 2 전극(12)과 동일한 재료로 형성되기 때문에 가능하다. 비트 라인(30)이 낮은 옴으로 설계될 때도 바람직하게는 비트 라인(30)상에서 펄스 동작이 가능해진다.
요약하면, 본 발명에 따른 메모리 장치 및 메모리 장치의 동작 방법의 몇가지 중요한 관점은, 기존 플레이트 라인 장치가 메모리 커패시터 등의 정보를 스캐닝 또는 판독을 위해 형성되고, 특히 상응하는 판독 증폭기 또는 센스 증폭기에 접속되며, 기존 비트 라인 장치가 하부 커패시터 전극 또는 바닥 전극의 대략 동일한 수직 층 범위에 및/또는 바닥 전극과 동일한 재료로 구현된다는 것이다. 레이아웃 및 재료 디자인으로 인해, 특히 비트 라인 장치에서 펄스 동작의 가능성이 주어지며, 특히 낮은 옴으로 형성된 비트 라인 장치로 인한 비트 라인 전위 펄스 상승 에지의 시상수 감소에 의한 시간 낭비가 나타나지 않는다.
Claims (11)
- - 히스테리시스 프로세스를 기초로 정보를 저장하기 위해 형성되며, 이것을 위해 제 1 및 제 2 전극(11, 12), 그것에 접속된 제 1 및 제 2 단자(13, 14) 및 상기 전극(11, 12) 사이에 제공된 영향 매체(16)를 가진 영향 구역(15)을 구비한 적어도 하나의 커패시터 장치(10),- 상기 정보의 판독 및 변경을 위해 상기 커패시터 장치(10)에 액세스하도록 형성되며, 이것을 위해 상기 커패시터 장치(10)에 접속 가능하게 형성된 적어도 하나의 트랜지스터 장치(20), 및- 자유 단자(13)를 통해 상기 커패시터 장치(10)에 도전 접속될 수 있고, 저장된 정보를 액세스하기 위해, 판독 증폭기 장치(51)를 가지고 상기 커패시터 장치(10)의 전자기 상태를 감지하도록 형성된 적어도 하나의 플레이트 라인 장치(50)를 포함하는 메모리 장치에 있어서,상기 커패시터 장치(10)의 제 2 전극(12) 및 비트 라인 장치(30)가 동일한, 바람직하게는 금속 재료로 이루어지고, 반도체 기판(60)의 동일한 수직 층 영역에 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항에 있어서,상기 메모리 장치가 실질적으로 FeRAM-셀, MRAM-셀 등으로 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 또는 제 2항에 있어서,상기 트랜지스터 장치(20)가 FET로 형성되고, 소오스 영역, 드레인 영역 및 게이트 영역(S, D, G)을 가지며, 각각 제 1, 제 2 또는 제 3 단자 영역(25, 26, 27)의 제 1 단부에 도전 접속 가능하게 형성되고, 상기 제 1 단자 영역(25)의 제 2 단부는 상기 커패시터 장치(10)의 제 2 단자(14)에 접속 가능하게 형성되는 것을 특징으로 하는 메모리 장치.
- 제 3항에 있어서,하나의 비트 라인 장치(30)가 제공되며, 상기 비트 라인 장치(30)는 제 3 단자 영역(27)을 통해 트랜지스터 장치(20)의 드레인 영역(D)에 도전 접속 가능하고, 특히 동작 중에 다수의 부가 메모리 장치(1)에 접촉되도록 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 4항 중 어느 한 항에 있어서,하나의 워드 라인 장치(20)가 제공되며, 상기 워드 라인 장치(20)는 제 2 단자 영역(26)을 통해 트랜지스터 장치(20)의 게이트 영역(G)에 도전 접속될 수 있고, 특히 동작 중에 다수의 부가 메모리 장치(1)에 접촉되도록 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 영향 매체(16)로서 강유전성 매체, 특히 SBT, SrBi2Ta2O9등이 제공되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 6항 중 어느 한 항에 있어서,상기 메모리 장치(1)가 반도체 기판(60) 내에서 및/또는 상에서 적어도 집적 회로의 일부로 형성되고, 및/또는 커패시터 장치(10)가 실질적으로 수직으로 배치된 층 구성으로서 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 플레이트 라인 장치(50)가 실질적으로 반도체 기판(60)상에서 표면 층 영역에 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 8항 중 어느 한 항에 있어서,상기 커패시터 장치(10)의 제 1 전극(11)이 플레이트 라인 장치(50)의 영역에 및/또는 그 일부로서 형성되는 것을 특징으로 하는 메모리 장치.
- 제 1항 내지 제 9항 중 어느 한 항에 따른 메모리 장치의 동작 방법에 있어서,판독 시에 메모리 장치(1)에 제공된, 판독될 메모리 장치(1)를 활성화시키는 워드 라인 장치(40) 및/또는 비트 라인 장치(30)가 비교적 낮은 전위값으로부터 비교적 높은 전위값으로의 판독을 시작하기 직전에 그리고 비교적 높은 전위값으로부터 비교적 낮은 전위값으로의 판독을 종료한 직후에 로우 세팅되는 것을 특징으로 하는 방법.
- 제 1항 내지 제 9항 중 어느 한 항에 따른 메모리 장치의 동작 방법에 있어서,- 워드 라인 장치(40) 및/또는 비트 라인 장치(30)는 실질적으로 펄스 형태로 제로 전위로부터 상응하는 활성화 전위로 하이 세팅되고,- 특히, 워드 라인 전위가 비트 라인 전위 전에 하이에 그리고 비트 라인 전위 후에 다시 로우에 세팅되는 것을 특징으로 하는 방법.
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