JPH11224933A - 容量素子及び記憶装置 - Google Patents
容量素子及び記憶装置Info
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- JPH11224933A JPH11224933A JP10024581A JP2458198A JPH11224933A JP H11224933 A JPH11224933 A JP H11224933A JP 10024581 A JP10024581 A JP 10024581A JP 2458198 A JP2458198 A JP 2458198A JP H11224933 A JPH11224933 A JP H11224933A
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Abstract
(57)【要約】
【課題】 容量素子の誘電体の分極状態を反転させるこ
となくデータの読み出しを可能として、書き換え回数の
低下及び動作の高速化を実現する。 【解決手段】 不揮発性記憶素子Ｍは、スイッチング素
子と容量素子８との直列回路で形成した１トランジスタ
／１キャパシタ構造で形成される。容量素子８は、情報
記憶部として機能し、Ｐｔからなる下層電極１１、強誘
電体１２及びｎ型半導体からなる上層電極１３からな
る。すなわち、容量素子８は、強誘電体１２の分極状態
によって、上層電極１３における強誘電体１２との界面
に空乏層が形成されたり形成されなかったりする。この
空乏層の有無によって容量素子８の電荷蓄積量が異なる
から、容量素子の電極間に所定の電圧を印加した時の電
荷量又はそれに相当する信号を検出することにより、分
極状態を反転させることなくデータの読み出しが可能と
なる。
となくデータの読み出しを可能として、書き換え回数の
低下及び動作の高速化を実現する。 【解決手段】 不揮発性記憶素子Ｍは、スイッチング素
子と容量素子８との直列回路で形成した１トランジスタ
／１キャパシタ構造で形成される。容量素子８は、情報
記憶部として機能し、Ｐｔからなる下層電極１１、強誘
電体１２及びｎ型半導体からなる上層電極１３からな
る。すなわち、容量素子８は、強誘電体１２の分極状態
によって、上層電極１３における強誘電体１２との界面
に空乏層が形成されたり形成されなかったりする。この
空乏層の有無によって容量素子８の電荷蓄積量が異なる
から、容量素子の電極間に所定の電圧を印加した時の電
荷量又はそれに相当する信号を検出することにより、分
極状態を反転させることなくデータの読み出しが可能と
なる。
Description
【０００１】
【発明の属する技術分野】本発明は、容量素子及び記憶
装置、特に、容量蓄積部に強誘電体を使用したものに関
する。
装置、特に、容量蓄積部に強誘電体を使用したものに関
する。
【０００２】
【従来の技術】不揮発性記憶素子の情報記憶部に強誘電
体を利用した不揮発性記憶装置の開発が行われている。
代表的な不揮発性記憶素子としては、例えば、強誘電体
メモリ（Ferroelectric Random Access Memory）構造を
採用する不揮発性記憶素子が知られている。
体を利用した不揮発性記憶装置の開発が行われている。
代表的な不揮発性記憶素子としては、例えば、強誘電体
メモリ（Ferroelectric Random Access Memory）構造を
採用する不揮発性記憶素子が知られている。
【０００３】強誘電体メモリ構造を採用する不揮発性記
憶素子はスイッチング素子と情報記憶部を構成する容量
素子との直列回路で形成した１トランジスタ／１キャパ
シタ構造で形成される。前記スイッチング素子はチャネ
ル形成領域、絶縁体（ゲート絶縁体）、制御電極（ゲー
ト電極）、ソース領域及びドレイン領域として使用する
一対の半導体領域を備える。
憶素子はスイッチング素子と情報記憶部を構成する容量
素子との直列回路で形成した１トランジスタ／１キャパ
シタ構造で形成される。前記スイッチング素子はチャネ
ル形成領域、絶縁体（ゲート絶縁体）、制御電極（ゲー
ト電極）、ソース領域及びドレイン領域として使用する
一対の半導体領域を備える。
【０００４】容量素子は下層電極、強誘電体、上層電極
のそれぞれを備え、この下層電極、強誘電体、上層電極
のそれぞれは順次積層される。前記容量素子の強誘電体
は、残留分極を有し、電源を切っても記憶内容が失われ
ない特徴を備える。さらに、強誘電体の採用により低電
圧動作が実現できるので、不揮発性記憶素子の低消費電
力化が促進できる。強誘電体には一般にＰＺＴ（チタン
ジルコン酸鉛：ＰｂＺｒxＴｉ1-xＯ3）が使用される。
のそれぞれを備え、この下層電極、強誘電体、上層電極
のそれぞれは順次積層される。前記容量素子の強誘電体
は、残留分極を有し、電源を切っても記憶内容が失われ
ない特徴を備える。さらに、強誘電体の採用により低電
圧動作が実現できるので、不揮発性記憶素子の低消費電
力化が促進できる。強誘電体には一般にＰＺＴ（チタン
ジルコン酸鉛：ＰｂＺｒxＴｉ1-xＯ3）が使用される。
【０００５】前記容量素子の上下の電極にはＰｔの単層
薄膜、又はＰｔとＴｉとを積層した複合薄膜が使用され
る。このような構造において、容量素子に記憶させたデ
ータを読み出す場合は、ある電圧を容量素子に印加し、
残留分極の反転状態を調べる。例えば、予め「Ｈｉｇ
ｈ」データを保持している場合は、読み出し前と後とで
強誘電体の分極が反転し、「Ｌｏｗ」データを保持して
いる場合は、強誘電体の分極状態は変化しない。すなわ
ち、「Ｈｉｇｈ」データの読み出しの場合は、残留分極
が反転するため、取り出し電極に電荷量の差が生じる
が、「Ｌｏｗ」データの読み出しの場合は、残留分極は
反転しないため、取り出し電極に電荷量の差は生じな
い。この電荷量の差を検出することによって、データが
「Ｈｉｇｈ」か「Ｌｏｗ」かを判定する。
薄膜、又はＰｔとＴｉとを積層した複合薄膜が使用され
る。このような構造において、容量素子に記憶させたデ
ータを読み出す場合は、ある電圧を容量素子に印加し、
残留分極の反転状態を調べる。例えば、予め「Ｈｉｇ
ｈ」データを保持している場合は、読み出し前と後とで
強誘電体の分極が反転し、「Ｌｏｗ」データを保持して
いる場合は、強誘電体の分極状態は変化しない。すなわ
ち、「Ｈｉｇｈ」データの読み出しの場合は、残留分極
が反転するため、取り出し電極に電荷量の差が生じる
が、「Ｌｏｗ」データの読み出しの場合は、残留分極は
反転しないため、取り出し電極に電荷量の差は生じな
い。この電荷量の差を検出することによって、データが
「Ｈｉｇｈ」か「Ｌｏｗ」かを判定する。
【０００６】
【発明が解決しようとする課題】従来例にあっては、
「Ｈｉｇｈ」データの読み出しの際、必ず、分極の反転
が生じることになり、強誘電体の疲労が進んで書き換え
回数が低下する問題がある。また、「Ｈｉｇｈ」データ
を読み出した後に再書き込み動作を行う必要があり、高
速動作の実現が困難という問題がある。
「Ｈｉｇｈ」データの読み出しの際、必ず、分極の反転
が生じることになり、強誘電体の疲労が進んで書き換え
回数が低下する問題がある。また、「Ｈｉｇｈ」データ
を読み出した後に再書き込み動作を行う必要があり、高
速動作の実現が困難という問題がある。
【０００７】本発明は、容量素子及び記憶装置に関し、
斯かる問題点を解消することをその目的とする。
斯かる問題点を解消することをその目的とする。
【０００８】
【課題を解決するための手段】請求項１の容量素子は、
誘電体を挟んで設けられた一対の電極の一方の電極のみ
が半導体からなることをその要旨とする。また、請求項
２の容量素子は、誘電体を挟んで設けられた一対の電極
が、互いに極性の異なる半導体からなることをその要旨
とする。
誘電体を挟んで設けられた一対の電極の一方の電極のみ
が半導体からなることをその要旨とする。また、請求項
２の容量素子は、誘電体を挟んで設けられた一対の電極
が、互いに極性の異なる半導体からなることをその要旨
とする。
【０００９】また、請求項３の容量素子は、請求項１又
は２の発明において、前記誘電体が、強誘電体からなる
ことをその要旨とする。また、請求項４の記憶装置は、
請求項１乃至３のいずれか１項に記載の容量素子の電極
間に、前記誘電体が分極反転しない範囲の電圧を印加し
た時の前記容量素子の電荷量に応じて記憶データの値を
判別することをその要旨とする。
は２の発明において、前記誘電体が、強誘電体からなる
ことをその要旨とする。また、請求項４の記憶装置は、
請求項１乃至３のいずれか１項に記載の容量素子の電極
間に、前記誘電体が分極反転しない範囲の電圧を印加し
た時の前記容量素子の電荷量に応じて記憶データの値を
判別することをその要旨とする。
【００１０】また、請求項５の記憶装置は、誘電体を含
む容量素子とこの容量素子に接続されたスイッチング素
子とを備え、前記容量素子における前記スイッチング素
子との接続部又はその反対側の電極が半導体からなり、
前記容量素子に、前記誘電体が分極反転しない範囲の電
圧を印加した時の前記容量素子の電荷量に応じて記憶デ
ータの値を判別することをその要旨とする。
む容量素子とこの容量素子に接続されたスイッチング素
子とを備え、前記容量素子における前記スイッチング素
子との接続部又はその反対側の電極が半導体からなり、
前記容量素子に、前記誘電体が分極反転しない範囲の電
圧を印加した時の前記容量素子の電荷量に応じて記憶デ
ータの値を判別することをその要旨とする。
【００１１】また、請求項６の記憶装置は、誘電体を含
む容量素子とこの容量素子に接続されたスイッチング素
子とを備え、前記容量素子における前記スイッチング素
子との接続部とその反対側の電極とが互いに極性の異な
る半導体からなり、前記容量素子に、前記誘電体が分極
反転しない範囲の電圧を印加した時の前記容量素子の電
荷量に応じて記憶データの値を判別することをその要旨
とする。
む容量素子とこの容量素子に接続されたスイッチング素
子とを備え、前記容量素子における前記スイッチング素
子との接続部とその反対側の電極とが互いに極性の異な
る半導体からなり、前記容量素子に、前記誘電体が分極
反転しない範囲の電圧を印加した時の前記容量素子の電
荷量に応じて記憶データの値を判別することをその要旨
とする。
【００１２】また、請求項７の記憶装置は、請求項５又
は６に記載の発明において、前記誘電体が、強誘電体か
らなることをその要旨とする。すなわち、容量素子の誘
電体部の分極状態によって、半導体電極における誘電体
との界面に空乏層が形成されたり形成されなかったりす
る。この空乏層の有無によって容量素子の電荷蓄積量が
異なるから、容量素子の電極間に所定の電圧を印加した
時の電荷量又はそれに相当する信号を検出することによ
り、分極状態を反転させることなくデータの読み出しが
可能となる。
は６に記載の発明において、前記誘電体が、強誘電体か
らなることをその要旨とする。すなわち、容量素子の誘
電体部の分極状態によって、半導体電極における誘電体
との界面に空乏層が形成されたり形成されなかったりす
る。この空乏層の有無によって容量素子の電荷蓄積量が
異なるから、容量素子の電極間に所定の電圧を印加した
時の電荷量又はそれに相当する信号を検出することによ
り、分極状態を反転させることなくデータの読み出しが
可能となる。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。図１は本発明の実施形態に係る強誘電体メ
モリ構造を採用する不揮発性記憶素子（メモリセル）を
搭載した不揮発性記憶装置の断面構造図である。不揮発
性記憶装置は基板１に形成され、不揮発性記憶素子Ｍは
基板１の主面に形成される。基板１は本実施形態におい
て単結晶Ｓｉ基板が使用され、このＳｉ基板はｐ型不純
物（例えば、ホウ素（Ｂ））が導入されたｐ型に設定さ
れる。
て説明する。図１は本発明の実施形態に係る強誘電体メ
モリ構造を採用する不揮発性記憶素子（メモリセル）を
搭載した不揮発性記憶装置の断面構造図である。不揮発
性記憶装置は基板１に形成され、不揮発性記憶素子Ｍは
基板１の主面に形成される。基板１は本実施形態におい
て単結晶Ｓｉ基板が使用され、このＳｉ基板はｐ型不純
物（例えば、ホウ素（Ｂ））が導入されたｐ型に設定さ
れる。
【００１４】不揮発性記憶素子Ｍはスイッチング素子
（スイッチングトランジスタ）と容量素子との直列回路
で形成した１トランジスタ／１キャパシタ構造で形成さ
れる。容量素子は情報記憶部として機能する。前記不揮
発性記憶素子Ｍのスイッチング素子はチャネル形成領域
１Ａ、ゲート絶縁体（ゲート酸化膜）２、制御電極（ゲ
ート電極）３、ソース領域及びドレイン領域として使用
される一対の半導体領域４を備える。
（スイッチングトランジスタ）と容量素子との直列回路
で形成した１トランジスタ／１キャパシタ構造で形成さ
れる。容量素子は情報記憶部として機能する。前記不揮
発性記憶素子Ｍのスイッチング素子はチャネル形成領域
１Ａ、ゲート絶縁体（ゲート酸化膜）２、制御電極（ゲ
ート電極）３、ソース領域及びドレイン領域として使用
される一対の半導体領域４を備える。
【００１５】チャネル形成領域１Ａは基板１の主面近傍
部分に形成される。ゲート絶縁体２は少なくともチャネ
ル形成領域１Ａの表面上に形成される。制御電極３はゲ
ート絶縁体２の表面上に形成される。制御電極３は例え
ば多結晶Ｓｉ薄膜、シリサイド薄膜、高融点金属薄膜の
いずれかの単層膜、又は多結晶Ｓｉ薄膜上にシリサイド
薄膜若しくは高融点金属薄膜を積層した複合膜で形成さ
れる。すなわち、制御電極３はいわゆるゲート材料で形
成される。制御電極３は、チャネル幅方向と同一方向に
延在するワード線５と同一ゲート材料で形成されるとと
もに、このワード線５と電気的に接続される。
部分に形成される。ゲート絶縁体２は少なくともチャネ
ル形成領域１Ａの表面上に形成される。制御電極３はゲ
ート絶縁体２の表面上に形成される。制御電極３は例え
ば多結晶Ｓｉ薄膜、シリサイド薄膜、高融点金属薄膜の
いずれかの単層膜、又は多結晶Ｓｉ薄膜上にシリサイド
薄膜若しくは高融点金属薄膜を積層した複合膜で形成さ
れる。すなわち、制御電極３はいわゆるゲート材料で形
成される。制御電極３は、チャネル幅方向と同一方向に
延在するワード線５と同一ゲート材料で形成されるとと
もに、このワード線５と電気的に接続される。
【００１６】ソース領域及びドレイン領域として使用す
る一対の半導体領域４は、制御電極３のチャネル長方向
の両側であって、基板１の主面部に形成される。それぞ
れの半導体領域４はｎ型不純物（例えば、リン（Ｐ）や
ヒ素（Ａｓ））が導入されたｎ型に設定される。すなわ
ち、スイッチング素子はｎチャネル導電型トランジスタ
（ＭＩＳＦＥＴ：Metal Insulator Field Effect Trans
istor）で形成される。
る一対の半導体領域４は、制御電極３のチャネル長方向
の両側であって、基板１の主面部に形成される。それぞ
れの半導体領域４はｎ型不純物（例えば、リン（Ｐ）や
ヒ素（Ａｓ））が導入されたｎ型に設定される。すなわ
ち、スイッチング素子はｎチャネル導電型トランジスタ
（ＭＩＳＦＥＴ：Metal Insulator Field Effect Trans
istor）で形成される。
【００１７】前記スイッチング素子上にはこのスイッチ
ング素子と容量素子との間を電気的に分離する層間絶縁
膜６が形成される。層間絶縁膜６は本実施形態において
ＳｉＯ2膜、Ｓｉ3Ｎ4膜のいずれかの単層膜、又はＳｉ
Ｏ2膜、Ｓｉ3Ｎ4膜のそれぞれを組み合わせた複合膜で
形成される。層間絶縁膜６の表面は、ＣＭＰ法を用いて
研磨・平坦化される。
ング素子と容量素子との間を電気的に分離する層間絶縁
膜６が形成される。層間絶縁膜６は本実施形態において
ＳｉＯ2膜、Ｓｉ3Ｎ4膜のいずれかの単層膜、又はＳｉ
Ｏ2膜、Ｓｉ3Ｎ4膜のそれぞれを組み合わせた複合膜で
形成される。層間絶縁膜６の表面は、ＣＭＰ法を用いて
研磨・平坦化される。
【００１８】前記スイッチング素子の一方の半導体領域
４上において、前記層間絶縁膜６には接続孔７ａが形成
される。接続孔７ａ内には一方の半導体領域４と後述す
る容量素子８の下層電極との間を電気的に接続する接続
孔配線９ａが形成される。接続孔配線９ａは例えばＷ、
ＴｉＷ、ＷＳｉ2、ＴｉＮ等の低抵抗値を有し高融点金
属若しくは高融点金属を主成分とする材料で形成され
る。また、接続孔配線９ａにはＰがドープされ低抵抗化
された多結晶Ｓｉ膜が使用できる。
４上において、前記層間絶縁膜６には接続孔７ａが形成
される。接続孔７ａ内には一方の半導体領域４と後述す
る容量素子８の下層電極との間を電気的に接続する接続
孔配線９ａが形成される。接続孔配線９ａは例えばＷ、
ＴｉＷ、ＷＳｉ2、ＴｉＮ等の低抵抗値を有し高融点金
属若しくは高融点金属を主成分とする材料で形成され
る。また、接続孔配線９ａにはＰがドープされ低抵抗化
された多結晶Ｓｉ膜が使用できる。
【００１９】また、スイッチング素子の他方の半導体領
域４上において、前記層間絶縁膜６には接続孔７ｂが形
成される。接続孔７ｂ内には他方の半導体領域４とデー
タ線（ビット線）１０との間を電気的に接続する接続孔
配線９ｂが形成される。また、スイッチング素子の制御
電極３上において、前記層間絶縁膜６には接続孔７ｃが
形成される。接続孔７ｃ内には制御電極３とワード線５
との間を電気的に接続する接続孔配線９ｃが形成され
る。
域４上において、前記層間絶縁膜６には接続孔７ｂが形
成される。接続孔７ｂ内には他方の半導体領域４とデー
タ線（ビット線）１０との間を電気的に接続する接続孔
配線９ｂが形成される。また、スイッチング素子の制御
電極３上において、前記層間絶縁膜６には接続孔７ｃが
形成される。接続孔７ｃ内には制御電極３とワード線５
との間を電気的に接続する接続孔配線９ｃが形成され
る。
【００２０】容量素子８は、下層電極１１、強誘電体１
２、上層電極１３のそれぞれを順次積層した積層構造で
構成される。容量素子８の下層電極１１（膜厚５０ｎｍ
〜１００ｎｍ）は、層間絶縁膜６の表面上に形成され、
この下層電極１１は接続孔配線９ａを通してスイッチン
グ素子の一方の半導体領域４に電気的に接続される。本
実施形態において下層電極１１は強誘電体用電極として
形成され、この強誘電体用電極にはスパッタ法により形
成されたＰｔ（膜厚５０ｎｍ）又はＰｔを含む複合薄膜
が使用される。
２、上層電極１３のそれぞれを順次積層した積層構造で
構成される。容量素子８の下層電極１１（膜厚５０ｎｍ
〜１００ｎｍ）は、層間絶縁膜６の表面上に形成され、
この下層電極１１は接続孔配線９ａを通してスイッチン
グ素子の一方の半導体領域４に電気的に接続される。本
実施形態において下層電極１１は強誘電体用電極として
形成され、この強誘電体用電極にはスパッタ法により形
成されたＰｔ（膜厚５０ｎｍ）又はＰｔを含む複合薄膜
が使用される。
【００２１】スパッタ法でＰｔを堆積した場合、Ｐｔは
（１１１）配向しやすい。（１１１）配向を有するＰｔ
上に形成される強誘電体は配向しやすくなり、配向を有
する強誘電体は大きな残留分極を持つので、情報書込み
特性が向上できる。さらに、Ｐｔは貴金属であり基本的
に酸化しないので、強誘電体１２と下層電極１１との間
にＰｔの酸化物からなる常誘電体が形成されない。つま
り、Ｐｔは、強誘電体１２と下層電極１１との間の界面
付近に容量素子全体の実質的なキャパシタンスを減少さ
せる常誘電体が形成されない特徴を備える。
（１１１）配向しやすい。（１１１）配向を有するＰｔ
上に形成される強誘電体は配向しやすくなり、配向を有
する強誘電体は大きな残留分極を持つので、情報書込み
特性が向上できる。さらに、Ｐｔは貴金属であり基本的
に酸化しないので、強誘電体１２と下層電極１１との間
にＰｔの酸化物からなる常誘電体が形成されない。つま
り、Ｐｔは、強誘電体１２と下層電極１１との間の界面
付近に容量素子全体の実質的なキャパシタンスを減少さ
せる常誘電体が形成されない特徴を備える。
【００２２】容量素子８の強誘電体１２（膜厚１００ｎ
ｍ〜３００ｎｍ）は、下層電極１１の表面上に形成され
る。本実施形態において、強誘電体１２にはＰＺＴ薄
膜、ＳｒＢｉＴａＯ薄膜、又はＰｂＴｉＯ3薄膜が使用
される。この強誘電体１２の形成には、スパッタ法、Ｃ
ＶＤ法、ゾルーゲル法等どのような方法を用いても良
い。
ｍ〜３００ｎｍ）は、下層電極１１の表面上に形成され
る。本実施形態において、強誘電体１２にはＰＺＴ薄
膜、ＳｒＢｉＴａＯ薄膜、又はＰｂＴｉＯ3薄膜が使用
される。この強誘電体１２の形成には、スパッタ法、Ｃ
ＶＤ法、ゾルーゲル法等どのような方法を用いても良
い。
【００２３】強誘電体１２は、ＰＺＴの場合において常
温で約３０〜４０μＣ／cm2程度の高い残留分極を有す
る。本実施形態において、強誘電体１２は基本的には単
結晶状態又は多結晶状態で形成される。容量素子８の上
層電極１３（膜厚５０ｎｍ〜１００ｎｍ）は、強誘電体
１２の表面上に形成される。本実施形態において特徴的
な構成は、この上層電極１３の形成材料にある。
温で約３０〜４０μＣ／cm2程度の高い残留分極を有す
る。本実施形態において、強誘電体１２は基本的には単
結晶状態又は多結晶状態で形成される。容量素子８の上
層電極１３（膜厚５０ｎｍ〜１００ｎｍ）は、強誘電体
１２の表面上に形成される。本実施形態において特徴的
な構成は、この上層電極１３の形成材料にある。
【００２４】すなわち、上層電極１３は、ＣＶＤ法等に
よって形成されたポリシリコンからなり、このポリシリ
コンにＰやＡｓを導入することにより、ｎ型半導体を構
成する。上層電極１３の形成後にＲＴＡ法により４００
℃〜８００℃の温度で熱処理を行う。これにより、強誘
電体１２が結晶化され、良好な強誘電特性を示すように
なる。
よって形成されたポリシリコンからなり、このポリシリ
コンにＰやＡｓを導入することにより、ｎ型半導体を構
成する。上層電極１３の形成後にＲＴＡ法により４００
℃〜８００℃の温度で熱処理を行う。これにより、強誘
電体１２が結晶化され、良好な強誘電特性を示すように
なる。
【００２５】そして、イオンミリング等の方法で、下層
電極１１、強誘電体１２及び上層電極１３を容量素子８
としての形状に加工する。このように構成される不揮発
性記憶素子Ｍを搭載した不揮発性記憶装置においては、
以下の書き込み及び読み出し動作を行う。図２は図１の
不揮発性記憶素子Ｍの等価回路図である。
電極１１、強誘電体１２及び上層電極１３を容量素子８
としての形状に加工する。このように構成される不揮発
性記憶素子Ｍを搭載した不揮発性記憶装置においては、
以下の書き込み及び読み出し動作を行う。図２は図１の
不揮発性記憶素子Ｍの等価回路図である。
【００２６】図２において、「Ｌｏｗ」データを書き込
む場合は、スイッチング素子をＯＮ状態とし、ＶBをＶ
ｃｃレベルにし、ＶPを抗電界以上の大きさのプラスの
電位にすることにより、強誘電体１２の残留分極の向き
が下向きになる。このとき、ｎ型半導体である上層電極
１３中の負のキャリアが強誘電体１２との界面から遠ざ
けられ、上層電極１３内における強誘電体１２との界面
には空乏層が形成される。
む場合は、スイッチング素子をＯＮ状態とし、ＶBをＶ
ｃｃレベルにし、ＶPを抗電界以上の大きさのプラスの
電位にすることにより、強誘電体１２の残留分極の向き
が下向きになる。このとき、ｎ型半導体である上層電極
１３中の負のキャリアが強誘電体１２との界面から遠ざ
けられ、上層電極１３内における強誘電体１２との界面
には空乏層が形成される。
【００２７】一方、「Ｈｉｇｈ」データを書き込む場合
は、ＶBをＶｃｃレベルにし、ＶPを抗電界以上のマイナ
スの電位にすることにより、強誘電体１２の残留分極の
向きが上向きになる。但し、このときは、ｎ型半導体で
ある上層電極１３中の負のキャリアは、逆に強誘電体１
２との界面に引き寄せられるため、上層電極１３内にお
ける強誘電体１２との界面には空乏層は形成されない。
は、ＶBをＶｃｃレベルにし、ＶPを抗電界以上のマイナ
スの電位にすることにより、強誘電体１２の残留分極の
向きが上向きになる。但し、このときは、ｎ型半導体で
ある上層電極１３中の負のキャリアは、逆に強誘電体１
２との界面に引き寄せられるため、上層電極１３内にお
ける強誘電体１２との界面には空乏層は形成されない。
【００２８】すなわち、「Ｌｏｗ」データが書き込まれ
ている場合、上層電極１３内における強誘電体１２との
界面に空乏層が形成されているため、「Ｈｉｇｈ」デー
タが書き込まれている場合に比べて、容量素子として、
空乏層が存在するぶん容量が小さくなり、同じ電圧を印
加しても蓄積できる電荷量は少なくなる。図３は、本実
施形態の容量素子におけるＣ−Ｖ特性を示している。上
層電極１３−下層電極１１間に０Ｖ付近のバイアス電圧
を印加した場合、「Ｈｉｇｈ」データが書き込まれてい
る時はＨレベルまで容量を蓄積することができるが、
「Ｌｏｗ」データが書き込まれている時はＬレベルまで
の容量しか蓄積することができない。尚、上記書き込み
動作時においては、図３におけるａ点以上又はｂ点以下
の電圧を印加して強誘電体１２の残留分極の向きを決定
している。
ている場合、上層電極１３内における強誘電体１２との
界面に空乏層が形成されているため、「Ｈｉｇｈ」デー
タが書き込まれている場合に比べて、容量素子として、
空乏層が存在するぶん容量が小さくなり、同じ電圧を印
加しても蓄積できる電荷量は少なくなる。図３は、本実
施形態の容量素子におけるＣ−Ｖ特性を示している。上
層電極１３−下層電極１１間に０Ｖ付近のバイアス電圧
を印加した場合、「Ｈｉｇｈ」データが書き込まれてい
る時はＨレベルまで容量を蓄積することができるが、
「Ｌｏｗ」データが書き込まれている時はＬレベルまで
の容量しか蓄積することができない。尚、上記書き込み
動作時においては、図３におけるａ点以上又はｂ点以下
の電圧を印加して強誘電体１２の残留分極の向きを決定
している。
【００２９】読み出し動作では、この図３の特性を利用
する。スイッチング素子をＯＮ状態とし、ＶBをグラン
ドレベルとし、ＶPに強誘電体１２の残留分極が反転し
ない程度の一定のパルス電圧（０Ｖ付近の電圧）を印加
し、その後、スイッチング素子をＯＦＦにする。そし
て、再度スイッチング素子をＯＮにした時のＶB−ＶP間
の電位差を検出する。
する。スイッチング素子をＯＮ状態とし、ＶBをグラン
ドレベルとし、ＶPに強誘電体１２の残留分極が反転し
ない程度の一定のパルス電圧（０Ｖ付近の電圧）を印加
し、その後、スイッチング素子をＯＦＦにする。そし
て、再度スイッチング素子をＯＮにした時のＶB−ＶP間
の電位差を検出する。
【００３０】上述した通り、「Ｌｏｗ」データが書き込
まれている場合、「Ｈｉｇｈ」データが書き込まれてい
る場合に比べて、容量素子に蓄積される電荷量が少ない
から、ＶB−ＶP間の電位差も、「Ｌｏｗ」データが書き
込まれている場合が「Ｈｉｇｈ」データが書き込まれて
いる場合に比べて小さくなる。すなわち、容量素子に蓄
積できる電荷量によってデータの種別を判定することが
できる。この場合、図３において、ＨレベルとＬレベル
のほぼ中間に判定用の基準値を設定しておけば良い。
まれている場合、「Ｈｉｇｈ」データが書き込まれてい
る場合に比べて、容量素子に蓄積される電荷量が少ない
から、ＶB−ＶP間の電位差も、「Ｌｏｗ」データが書き
込まれている場合が「Ｈｉｇｈ」データが書き込まれて
いる場合に比べて小さくなる。すなわち、容量素子に蓄
積できる電荷量によってデータの種別を判定することが
できる。この場合、図３において、ＨレベルとＬレベル
のほぼ中間に判定用の基準値を設定しておけば良い。
【００３１】尚、残留分極の向きとデータの種別との対
応関係は、上述の実施形態に特定するものではない。以
上の実施形態は以下のように変更することも可能で、そ
の場合においても同等の作用効果を得ることができる。 １）下層電極１１として、貴金属系材料（Ａｕ，Ａｇ，
Ｐｔ，Ｒｕ，Ｒｈ，Ｐｂ，Ｏｓ，Ｉｒなど）又は導電性
酸化物材料（ＲｕＯ2，ＲｈＯ2，ＯｓＯ2，ＩｒＯ2，Ｒ
ｅＯ2，ＲｅＯ3，ＭｏＯ2，ＷＯ2，ＳｒＲｕＯ3，Ｐｂ2
Ｒｕ2Ｏ3-X，Ｂｉ2Ｒｕ2Ｏ7-Xなど）を用いることによ
り、酸素雰囲気中での熱処理にも十分に耐え、電極とし
ての良好な特性を維持することができる。
応関係は、上述の実施形態に特定するものではない。以
上の実施形態は以下のように変更することも可能で、そ
の場合においても同等の作用効果を得ることができる。 １）下層電極１１として、貴金属系材料（Ａｕ，Ａｇ，
Ｐｔ，Ｒｕ，Ｒｈ，Ｐｂ，Ｏｓ，Ｉｒなど）又は導電性
酸化物材料（ＲｕＯ2，ＲｈＯ2，ＯｓＯ2，ＩｒＯ2，Ｒ
ｅＯ2，ＲｅＯ3，ＭｏＯ2，ＷＯ2，ＳｒＲｕＯ3，Ｐｂ2
Ｒｕ2Ｏ3-X，Ｂｉ2Ｒｕ2Ｏ7-Xなど）を用いることによ
り、酸素雰囲気中での熱処理にも十分に耐え、電極とし
ての良好な特性を維持することができる。
【００３２】特に、白金族材料（Ｐｔ，Ｒｕ，Ｒｈ，Ｐ
ｂ，Ｏｓ，Ｉｒなど）又は導電性酸化物材料は、耐熱性
にも優れており高温による処理でも安定した特性を維持
することができる。 ２）強誘電体１２に代えて、チタン酸ストロンチウム
（ＳｒＴｉＯ3）やチタン酸ストロンチウムバリウム
（ＢａxＳｒ1-XＴｉＯ3(0＜ｘ＜1)）のような高誘電体
を用いる。
ｂ，Ｏｓ，Ｉｒなど）又は導電性酸化物材料は、耐熱性
にも優れており高温による処理でも安定した特性を維持
することができる。 ２）強誘電体１２に代えて、チタン酸ストロンチウム
（ＳｒＴｉＯ3）やチタン酸ストロンチウムバリウム
（ＢａxＳｒ1-XＴｉＯ3(0＜ｘ＜1)）のような高誘電体
を用いる。
【００３３】３）下層電極１１を半導体材料から構成
し、上層電極１３を金属材料から構成する。 ４）電極材料としてのｎ型半導体に代えて、ｐ型半導体
を用いる。この場合、ポリシリコンにＢを導入すること
により構成できる。 ５）電極材料としてのポリシリコンに代えて、ｎ型半導
体であるＴｉ（ＳｒＮｂ）Ｏ3を用いる。
し、上層電極１３を金属材料から構成する。 ４）電極材料としてのｎ型半導体に代えて、ｐ型半導体
を用いる。この場合、ポリシリコンにＢを導入すること
により構成できる。 ５）電極材料としてのポリシリコンに代えて、ｎ型半導
体であるＴｉ（ＳｒＮｂ）Ｏ3を用いる。
【００３４】６）上層電極１３及び下層電極１１の双方
に半導体材料を用いる。この場合、上層電極１３の極性
と逆の極正を持つ半導体である必要がある。このよう
に、上層電極１３に加え下層電極１１をも半導体材料で
形成することにより、上層電極１３に空乏層が形成され
ると同時に下層電極１１にも空乏層が形成される。従っ
て、「Ｌｏｗ」データが書き込まれている場合と「Ｈｉ
ｇｈ」データが書き込まれている場合とにおいて、蓄積
可能な電荷量の差がより大きくなり、データの判別が更
に容易となる。
に半導体材料を用いる。この場合、上層電極１３の極性
と逆の極正を持つ半導体である必要がある。このよう
に、上層電極１３に加え下層電極１１をも半導体材料で
形成することにより、上層電極１３に空乏層が形成され
ると同時に下層電極１１にも空乏層が形成される。従っ
て、「Ｌｏｗ」データが書き込まれている場合と「Ｈｉ
ｇｈ」データが書き込まれている場合とにおいて、蓄積
可能な電荷量の差がより大きくなり、データの判別が更
に容易となる。
【００３５】ところで、上記実施形態では、不揮発性記
憶素子として強誘電体メモリを取り上げたが、他に、Ｅ
ＰＲＯＭ（Erasable and Programmable Read Only Memo
ry）、ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory）などの不揮発性半導体メ
モリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭで
は、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値
電圧の変化を制御ゲートによって検出することで、デー
タの記憶を行わせるようになっている。また、ＥＥＰＲ
ＯＭには、メモリチップ全体でデータの消去を行うか、
あるいは、メモリセルアレイを任意のブロックに分けて
その各ブロック単位でデータの消去を行うフラッシュＥ
ＥＰＲＯＭがある。
憶素子として強誘電体メモリを取り上げたが、他に、Ｅ
ＰＲＯＭ（Erasable and Programmable Read Only Memo
ry）、ＥＥＰＲＯＭ（Electrically Erasable and Prog
rammable Read Only Memory）などの不揮発性半導体メ
モリが注目されている。ＥＰＲＯＭやＥＥＰＲＯＭで
は、浮遊ゲートに電荷を蓄積し、電荷の有無による閾値
電圧の変化を制御ゲートによって検出することで、デー
タの記憶を行わせるようになっている。また、ＥＥＰＲ
ＯＭには、メモリチップ全体でデータの消去を行うか、
あるいは、メモリセルアレイを任意のブロックに分けて
その各ブロック単位でデータの消去を行うフラッシュＥ
ＥＰＲＯＭがある。
【００３６】フラッシュＥＥＰＲＯＭには、(1) 記憶さ
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。フラッシュＥＥ
ＰＲＯＭを構成するメモリセルには、スプリットゲート
型やスタックトゲート型などがある。これらのスプリッ
トゲート型メモリセルやスタックトゲート型メモリセル
は、方式の違いこそあれ、基本的には、制御ゲート、ソ
ース・ドレイン（基板）に印加する電圧を調整すること
により、浮遊ゲートに対し電子を注入したり、浮遊ゲー
ト電極から電子を引き抜いたりする。
れたデータの不揮発性、(2) 低消費電力、(3) 電気的書
き換え（オンボード書き換え）可能、(4) 低コスト、と
いった長所があることから、携帯電話や携帯情報端末な
どにおけるプログラムやデータの格納用メモリとして、
その利用範囲がますます拡大している。フラッシュＥＥ
ＰＲＯＭを構成するメモリセルには、スプリットゲート
型やスタックトゲート型などがある。これらのスプリッ
トゲート型メモリセルやスタックトゲート型メモリセル
は、方式の違いこそあれ、基本的には、制御ゲート、ソ
ース・ドレイン（基板）に印加する電圧を調整すること
により、浮遊ゲートに対し電子を注入したり、浮遊ゲー
ト電極から電子を引き抜いたりする。
【００３７】例えば、図４はスタックトゲート型メモリ
セルの断面構造を示しており、このメモリセルでは、通
常、制御ゲートＣＧ−浮遊ゲートＦＧ間の静電容量が浮
遊ゲート−ソースＳ・ドレインＤ（基板）間の静電容量
よりも大きく設定されており、制御ゲートＣＧに電圧を
印加すると、浮遊ゲートＦＧの電位も同程度のレベルま
で持ち上げられる。
セルの断面構造を示しており、このメモリセルでは、通
常、制御ゲートＣＧ−浮遊ゲートＦＧ間の静電容量が浮
遊ゲート−ソースＳ・ドレインＤ（基板）間の静電容量
よりも大きく設定されており、制御ゲートＣＧに電圧を
印加すると、浮遊ゲートＦＧの電位も同程度のレベルま
で持ち上げられる。
【００３８】従って、浮遊ゲートＦＧに電子を注入する
（データを書き込む）場合には、例えば、ワード線ＷＬ
を介して制御ゲートＣＧに１２Ｖ、ビット線を介してソ
ースＳに５Ｖ、ドレイン線ＤＬを介してドレインＤを０
Ｖにそれぞれ設定する。すると、浮遊ゲートＦＧの電位
が約１２Ｖに持ち上げられて浮遊ゲートＣＧ下のチャネ
ルＣＨがオンすると共に、ソースＳの近傍で生じたホト
エレクトロンが浮遊ゲートＦＧへ注入される。
（データを書き込む）場合には、例えば、ワード線ＷＬ
を介して制御ゲートＣＧに１２Ｖ、ビット線を介してソ
ースＳに５Ｖ、ドレイン線ＤＬを介してドレインＤを０
Ｖにそれぞれ設定する。すると、浮遊ゲートＦＧの電位
が約１２Ｖに持ち上げられて浮遊ゲートＣＧ下のチャネ
ルＣＨがオンすると共に、ソースＳの近傍で生じたホト
エレクトロンが浮遊ゲートＦＧへ注入される。
【００３９】浮遊ゲートＦＧに電子が注入されると、浮
遊ゲートＦＧが負に帯電することとなるため、ソースＳ
とドレインＤとの間に形成されるチャネルＣＨはオフの
状態となる。また、データを消去する場合には、、ワー
ド線ＷＬを介して制御ゲートＣＧが０Ｖに設定されると
共に、ビット線を介してソースＳがオープン状態にさ
れ、更にドレイン線ＤＬを介してドレインＤが１５Ｖに
設定される。すると、浮遊ゲートＦＧの電位も約０Ｖと
なって、浮遊ゲートＣＧとドレインＤとの間にＦＮトン
ネル電流が流れ、浮遊ゲートＦＧ内の電子がドレインＤ
側へ引き抜かれる。
遊ゲートＦＧが負に帯電することとなるため、ソースＳ
とドレインＤとの間に形成されるチャネルＣＨはオフの
状態となる。また、データを消去する場合には、、ワー
ド線ＷＬを介して制御ゲートＣＧが０Ｖに設定されると
共に、ビット線を介してソースＳがオープン状態にさ
れ、更にドレイン線ＤＬを介してドレインＤが１５Ｖに
設定される。すると、浮遊ゲートＦＧの電位も約０Ｖと
なって、浮遊ゲートＣＧとドレインＤとの間にＦＮトン
ネル電流が流れ、浮遊ゲートＦＧ内の電子がドレインＤ
側へ引き抜かれる。
【００４０】このように、スタックトゲート型メモリセ
ルにおいては、制御ゲートＣＧに印加する電圧でもって
浮遊ゲートＦＧの電位を制御するため、両者間の静電容
量を高めることが求められている。そこで、本実施形態
では、制御ゲートＣＧ−浮遊ゲートＦＧ間の絶縁膜Ａと
して、高い誘電率を持つ強誘電体を用いる。こうするこ
とにより、制御ゲートＣＧに従来より低い電圧を印加し
ても実効的には高い電圧を印加したことになり、メモリ
セルの低電圧動作を実現できる。
ルにおいては、制御ゲートＣＧに印加する電圧でもって
浮遊ゲートＦＧの電位を制御するため、両者間の静電容
量を高めることが求められている。そこで、本実施形態
では、制御ゲートＣＧ−浮遊ゲートＦＧ間の絶縁膜Ａと
して、高い誘電率を持つ強誘電体を用いる。こうするこ
とにより、制御ゲートＣＧに従来より低い電圧を印加し
ても実効的には高い電圧を印加したことになり、メモリ
セルの低電圧動作を実現できる。
【００４１】以下に、その製造方法につき簡単に説明す
る。半導体基板表面に、ゲート酸化膜としての薄い酸化
膜を熱酸化法により形成する。その後、ゲート酸化膜上
に、ポリシリコンを堆積し、更に、ポリシリコンの酸化
防止と上方強誘電体との相互の不純物の拡散防止のため
に、ＴｉＮ、ＴａＳｉＮ又はこれらの積層膜からなるバ
リヤ層を形成する。そして、バリヤ層の上にＰｔを形成
して、これらポリシリコン、バリヤ層及びＰｔからなる
浮遊ゲートＦＧを形成する。
る。半導体基板表面に、ゲート酸化膜としての薄い酸化
膜を熱酸化法により形成する。その後、ゲート酸化膜上
に、ポリシリコンを堆積し、更に、ポリシリコンの酸化
防止と上方強誘電体との相互の不純物の拡散防止のため
に、ＴｉＮ、ＴａＳｉＮ又はこれらの積層膜からなるバ
リヤ層を形成する。そして、バリヤ層の上にＰｔを形成
して、これらポリシリコン、バリヤ層及びＰｔからなる
浮遊ゲートＦＧを形成する。
【００４２】浮遊ゲートＦＧの上に、強誘電体Ａを形成
し、更に制御ゲートＣＧとしてのＰｔを形成した後、イ
オンミリング等の方法で、これらの膜をエッチング加工
する。尚、各膜の形成方法は、上述したものと同様であ
る。
し、更に制御ゲートＣＧとしてのＰｔを形成した後、イ
オンミリング等の方法で、これらの膜をエッチング加工
する。尚、各膜の形成方法は、上述したものと同様であ
る。
【００４３】
【発明の効果】本発明にあっては、容量素子の誘電体の
分極状態を反転させることなくデータの読み出しが可能
となるので、書き換え回数の低下を防止することができ
る。しかも、再書き込み動作を行う必要もなくなり、動
作の高速化も実現できる。
分極状態を反転させることなくデータの読み出しが可能
となるので、書き換え回数の低下を防止することができ
る。しかも、再書き込み動作を行う必要もなくなり、動
作の高速化も実現できる。
【図１】本発明の実施形態に係る不揮発性記憶装置の断
面構造図である。
面構造図である。
【図２】本発明の実施形態に係る不揮発性記憶装置の等
価回路図である。
価回路図である。
【図３】容量素子のＣ−Ｖ特性図である。
【図４】本発明の実施形態に係るスタックトゲート型メ
モリセルの断面構造図である。
モリセルの断面構造図である。
８ 容量素子 １１ 下層電極 １２ 強誘電体（誘電体） １３ 上層電極 Ｍ 不揮発性記憶素子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (7)
- 【請求項１】 誘電体を挟んで設けられた一対の電極の
一方の電極のみが半導体からなることを特徴とした容量
素子。 - 【請求項２】 誘電体を挟んで設けられた一対の電極
が、互いに極性の異なる半導体からなることを特徴とし
た容量素子。 - 【請求項３】 前記誘電体が、強誘電体からなることを
特徴とした請求項１又は２に記載の容量素子。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
容量素子の電極間に、前記誘電体が分極反転しない範囲
の電圧を印加した時の前記容量素子の電荷量に応じて記
憶データの値を判別することを特徴とした記憶装置。 - 【請求項５】 誘電体を含む容量素子とこの容量素子に
接続されたスイッチング素子とを備え、前記容量素子に
おける前記スイッチング素子との接続部又はその反対側
の電極が半導体からなり、前記容量素子に、前記誘電体
が分極反転しない範囲の電圧を印加した時の前記容量素
子の電荷量に応じて記憶データの値を判別することを特
徴とした記憶装置。 - 【請求項６】 誘電体を含む容量素子とこの容量素子に
接続されたスイッチング素子とを備え、前記容量素子に
おける前記スイッチング素子との接続部とその反対側の
電極とが互いに極性の異なる半導体からなり、前記容量
素子に、前記誘電体が分極反転しない範囲の電圧を印加
した時の前記容量素子の電荷量に応じて記憶データの値
を判別することを特徴としたとを特徴とした記憶装置。 - 【請求項７】 前記誘電体が、強誘電体からなることを
特徴とした請求項５又は６に記載の記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024581A JPH11224933A (ja) | 1998-02-05 | 1998-02-05 | 容量素子及び記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024581A JPH11224933A (ja) | 1998-02-05 | 1998-02-05 | 容量素子及び記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224933A true JPH11224933A (ja) | 1999-08-17 |
Family
ID=12142139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024581A Pending JPH11224933A (ja) | 1998-02-05 | 1998-02-05 | 容量素子及び記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224933A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516646A (ja) * | 2000-12-11 | 2004-06-03 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | メモリデバイスおよびメモリデバイスを動作させる方法 |
| KR101057849B1 (ko) * | 2009-02-27 | 2011-08-19 | 포항공과대학교 산학협력단 | 강유전체박막을 포함하는 커패시터 |
-
1998
- 1998-02-05 JP JP10024581A patent/JPH11224933A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004516646A (ja) * | 2000-12-11 | 2004-06-03 | インフィネオン テクノロジーズ アクチェンゲゼルシャフト | メモリデバイスおよびメモリデバイスを動作させる方法 |
| KR101057849B1 (ko) * | 2009-02-27 | 2011-08-19 | 포항공과대학교 산학협력단 | 강유전체박막을 포함하는 커패시터 |
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