KR20230158991A - 듀얼 스위칭 메모리 소자 - Google Patents

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KR20230158991A
KR20230158991A KR1020220058796A KR20220058796A KR20230158991A KR 20230158991 A KR20230158991 A KR 20230158991A KR 1020220058796 A KR1020220058796 A KR 1020220058796A KR 20220058796 A KR20220058796 A KR 20220058796A KR 20230158991 A KR20230158991 A KR 20230158991A
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dual switching
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조병진
신의중
이규섭
김형진
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한국과학기술원
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Abstract

본 발명은 듀얼 스위칭 메모리 소자에 관한 것으로 더욱 상세하게는 메모리 소자의 동작 속도와 메모리 윈도우를 향상시킬 수 있는 듀얼 스위칭 메모리 소자에 관한 것이다.
이를 위해 본 발명은 실리콘 채널 상에 위치하는 차단 레이어; 상기 차단 레이어 상에 위치하는 전하 트랩 레이어; 상기 전하포획 레이어 상에 위치하는 터널 레이어; 및 상기 터널 레이어 상에 위치하는 게이트 전극;을 포함하되, 상기 게이트 전극은 음의 게이트 전압이 인가되어 전하 트랩 레이어로 전자가 주입된다.

Description

듀얼 스위칭 메모리 소자{Dual Switching Memory Elements}
본 발명은 듀얼 스위칭 메모리 소자에 관한 것으로 더욱 상세하게는 메모리 소자의 동작 속도와 메모리 윈도우를 향상시킬 수 있는 듀얼 스위칭 메모리 소자에 관한 것이다.
현재 메모리 반도체는 4차 산업 혁명에 따라 폭발적으로 수요가 증가하고 있다. IOT(Internet-On-Things) 기기가 폭발적으로 증가함에 따라 스마트폰을 비롯한 엣지 디바이스(edge-device)에서 메모리 수요가 증가하고 있고, 딥러닝(deep learning)이 활용되면서 다뤄야 하는 데이터량이 폭발적으로 늘어났다.
이러한 기술 흐름에 발 맞추기 위해서 비휘발성 메모리 반도체는 높은 집적도와 뛰어난 메모리 성능을 요구하고 있고, 3차원 낸드 플래시 메모리는 소자의 집적도 측면에서 다른 방식에 비해 월등히 뛰어나기 때문에 비휘발성 메모리 시장의 주를 이루고 있다.
3차원 낸드 플래시 메모리는 단순히 비휘발성 메모리의 역할을 하는 것을 넘어 다가오는 AI 시대의 CIM(Computing-In-Memory) 소자로도 주목받고 있다. CIM 소자는 딥러닝의 핵심 연산인 MAC(Multiply And Accumulation) 연산을 메모리 단계에서 수행하는 소자로, 로직과 메모리 사이의 빈번한 데이터 전송이 줄기 때문에 더 효율적인 동작을 할 수 있다.
메모리가 연산까지 수행하는 소자의 최신 트렌드에서는 최대한 빠르게 메모리의 읽기, 쓰기, 지우기 동작을 수행하는 것과 하나의 소자에 많은 양의 정보(예: 3bits/cell)를 저장하는 것이 어느 때보다 필수적이다.
도 1은 종래 강유전체를 이용한 메모리 소자와 전하 트랩 방식의 메모리 소자의 동작 원리를 나타내는 도면이며, 도 2는 도 1의 각 소자별 전압인가시간에 대한 소자 상태(V)를 나타내는 도면이다.
도면을 참조하면, 기존 비휘발성 메모리에 이용되는 물리적 현상은 크게 두 가지로 나뉜다.
하나는 강유전체의 분극 스위칭에 따른 분극 유지를 이용한 메모리 동작(1)이며, 다른 하나는 절연막 안에 전자가 갇히는 전하 트랩을 이용한 메모리 동작(2)이다.
여기서 상기 강유전체 분극 스위칭 메모리(1)는 외부 전압에 의해 형성되는 전기장으로 구동하기 때문에 스위칭 속도(1μs 수준)가 빠르다는 장점이 있다.
하지만, 많은 양의 정보를 저장하기엔 불리한 점이 있는데, 정보를 저장할 수 있는 양의 척도인 메모리 윈도우(Memory Window)는 강유전체 메모리의 경우, 다음과 같은 식으로 표현될 수 있다.
M.W. ≒ 2Ec*tox
(여기서, M.W. 는 메모리 윈도우, E_c는 강유전체 임계 전기장, t_ox: 강유전체의 두께)
반도체 공정에 사용되는 강유전체인 HfZrO2의 경우, 임계 전기장은 약 1MV/cm 내지 1.5MV/cm으로, 강유전체 최적 두께가 약 10nm 수준인 것을 감안할 경우 약 3V의 메모리 윈도우를 가진다. 이는 많은 다치 레벨을 형성하여 소자의 집적도를 높이기엔 부족한 양이다.
아울러 상기 전하 트랩 메모리 소자(2)는 게이트 절연막으로 들어오는 전하의 양이 곧 메모리 윈도우와 직결된다. 일반적으로 터널 절연막(Tunnel oxide), 전하 트랩 층(Charge trap layer), 차단 절연막(Blocking oxide), 게이트 금속으로 구성된 전하트랩 메모리의 메모리 윈도우(Memory Window)는 약 10V 정도로 강유전체 메모리보다 다치 레벨 형성에 유리하다.
하지만, 충분한 양의 전하가 주입되기까지 시간이 걸리기 때문에 스위칭 속도는 100μs 수준을 형성하여 소자의 동작 속도를 빠르게 하기엔 한계가 존재한다.
따라서 이 두 가지 소자는 각각 단점을 보완하기 위해 소자적, 물질적인 연구가 되어왔다. 강유전체의 두께를 증가시킴과 동시에 강유전성을 유지하는 공정을 도입하고, 채널 사이의 interlayer의 물질을 변경함으로서 메모리 윈도우를 키우려는 시도가 있지만 역시 3V 내지 4V 수준을 형성하여 한계를 가진다.
또한 전하 트랩형 메모리 역시 스위칭 속도를 향상시키기 위해 고유전율을 가지는 차단 절연막을 개발하고 있지만 스위칭 속도는 10μs 내지 100μs에 머물러 한계를 가진다.
한국특허등록 제10-0753020호(공고일자: 2007.08.30)
본 발명은 상기의 문제점을 해결하기 위해 안출된 것으로서 전하 트랩형 메모리의 차단 레이어에 외부 전기장의 세기가 0일 때 자발 분극을 가지는 강유전성 특성을 갖는 하프늄과 지르코늄 기반의 산화물을 적용함으로써 강유전체 메모리 소자와 전하 트랩형 메모리 소자의 장점을 동시에 보유하여 동작 속도와 메모리 윈도우를 보다 증대시킬 수 있는 듀얼 스위칭 메모리 소자를 제공함에 그 목적이 있다.
본 발명은 상기의 과제를 해결하기 위해 아래와 같은 특징을 갖는다.
본 발명은 실리콘 채널 상에 위치하는 차단 레이어; 상기 차단 레이어 상에 위치하며 주입되는 전하를 포획하는 트랩 레이어; 상기 전하 트랩 레이어 상에 위치하는 터널 레이어; 및 상기 터널 레이어 상에 위치하며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압이 인가되는 게이트 전극;을 포함하되, 상기 차단 레이어는, 전하 트랩 및 강유전체 분극 스위칭이 모두 수행되도록 강유전체 재료(ferroelectric material)를 포함한다.
여기서 상기 게이트 전극은 TiN, TaN 및 WN 중 어느 하나를 포함하며, 상기 강유전체 재료는 하프늄 옥사이드(HfO2), 하프늄 지르코늄 옥사이드(HZO), 하프늄 알루미늄 옥사이드(HfAlO) 및 하프늄 실리콘 옥사이드 중 적어도 어느 하나를 포함한다.
또한 상기 전하 트랩 레이어는 실리콘나이트라이드(Si3N4)를 포함하며, 상기 터널 레이어는 실리콘 옥사이드(SiO2)를 포함한다.
아울러 상기 차단 레이어의 두께, 상기 전하 트랩 레이어의 두께 및 터널 레이어의 두께를 각각 T1, T2 및 T3이라 할 때, T1 > T2 이고, T1 > T3인 것이 바람직하고, T2 ≥ T3인 것이 바람직하고, 또한 상기 T1은, 10nm 내지 20nm 범위 내의 값인 것이 바람직하다.
또한 T2 및 T3 각각은, 5nm 내지 10nm 범위 내의 값인 것이 바람직하다.
아울러 본 발명의 다른 실시예에 따른 메모리 소자는 상기 실리콘 채널은 원통 형상으로 형성되고, 상기 차단 레이어는 상기 실리콘 채널의 외주면에 형성되고, 상기 전하 트랩 레이어는 상기 차단 레이어의 외주면에 형성되고, 상기 터널 레이어는 상기 전하 트랩 레이어의 외주면에 형성되고, 상기 게이트 전극은 상기 터널 레이어의 적어도 일부의 외주면에 형성된다.
여기서 상기 터널 레이어 및 전하 트랩 레이어의 수평단면적을 각각 A3 및 A2라 할 때, 0.25A3 ≤ A2 ≤ A3 인 것이 바람직하며, 상기 차단 레이어의 수평단면적을 A1라 할 때, 0.1A3 ≤ A1 ≤ A2 인 것이 바람직하다.
본 발명에 따르면 전하 트랩 메모리 소자의 동작과 강유전체 분극 스위칭 메모리 소자의 동작이 하나의 소자에서 구현됨에 따라 동작 속도와 메모리 윈도우를 향상시킬 수 있는 효과가 있다.
아울러 차단 레이어에 하프늄과 지르코늄 기반의 강유전성 물질을 적용하여 기존 산업에 바로 적용가능하며, 정보의 저장과 소거에서 강유전성 물질의 자발 분극으로 인해 등가 산화물 두께를 감소시킬 수 있고, 강유전체에 추가적으로 정보를 저장할 수 있어 동작 효율을 비약적으로 상승시킬 수 있는 효과가 있다.
도 1은 종래 강유전체를 이용한 메모리 소자와 전하 트랩 방식의 메모리 소자의 동작 원리를 나타내는 도면이다.
도 2는 도 1의 각 소자별 전압인가시간에 대한 소자 상태(V)를 나타내는 도면이다.
도 3은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자를 나타내는 도면이다.
도 4는 강유전성 박막의 전계에 따른 k 값 특성을 나타내는 도면이다.
도 5는 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(b)와 전하 트랩 메모리 소자(a)의 쓰기 작업 시 에너지 다이어그램을 비교하는 도면이다.
도 6은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(b)와 전하 트랩 메모리 소자(a)의 읽기 작업 시 에너지 다이어그램을 비교하는 도면이다.
도 7은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 동작 효율을 전하 트랩 메모리 소자와 비교하여 나타낸 도면이다.
도 8은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 ISPP 동작 방식과 ISPP 기울기 결과를 나타내는 도면이다.
도 9는 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 동작 속도를 전하 트랩 메모리 소자와 비교하여 나타낸 도면이다.
도 10은 본 발명의 다른 실시예에 따른 듀얼 스위칭 메모리 소자를 나타내는 도면이다.
도 11은 도 10의 A 부분에 대한 확대도이다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 설명하기 위하여 이하에서는 본 발명의 바람직한 실시예를 예시하고 이를 참조하여 살펴본다.
먼저, 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 또한 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 3은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자를 나타내는 도면이다.
도면을 참조하면, 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(100)는 실리콘 채널(Si) 상에 위치하는 차단 레이어(10)와, 상기 차단 레이어(10) 상에 위치하는 전하 트랩 레이어(20)와, 상기 전하 트랩 레이어(20) 상에 위치하는 터널 레이어(30) 및 상기 터널 레이어(30) 상에 위치하는 게이트 전극(40)을 포함한다.
여기서 상기 듀얼 스위칭 메모리 소자(100)는 기존의 전하 트랩 메모리 소자에서 채널을 통한 전자 주입이 아닌, 게이트 전극(40)을 통해 전자 주입을 수행하도록 구성된다.
이는 기존 전하 트랩 메모리 소자의 경우, 게이트 전극(40)에 양의 게이드 전압을 인가하여 실리콘 채널 측에서 전자가 주입되게 되고, V_FB가 상승하게 된다.
여기서 상기 V_FB는 실리콘 채널의 밴드가 플랫(flat)한 상태가 되기 위해 필요한 게이트 전압을 말한다.
하지만 기존 강유전체 메모리 소자의 경우, 양의 게이트 전압을 인가하면 V_FB가 하강하게 된다.
따라서 음의 게이트 전압을 통해 전자가 주입되는 구조로 구성하여 강유전체 메모리 소자 및 전하 트랩 메모리의 게이트 전압에 따른 V_FB 변화 방향을 정렬할 수 있다.
또한 상기 차단 레이어(10)는 전하 트랩 메모리 소자의 차단 레이어(Blocking Layer) 부분에 해당하는 것으로 본 발명은 이러한 기존 전하 트랩 메모리 소자의 차단 레이어를 강유전체 재료(ferroelectric material)로 구성하는데, 이러한 강유전체 재료(ferroelectric material)로는 바람직하게는 상기 강유전체 재료는 알루미늄이 포함된 하프늄 옥사이드(Al doped HfO2), 실리콘이 포함된 하프늄 옥사이드(Si doped HfO2) 및 하프늄 지르코늄 옥사이드(HfxZr1-xO2) 중 적어도 어느 하나이다. 이때 x는 0 또는 1이다.
물론 본 발명의 차단 레이어(10)에는 이외에도 적용가능한 것으로 타이타늄 옥사이드(TiOx), 하프늄 타이타늄 옥사이드(HfTiOx), 니켈 옥사이드(NiO), 탄탈 옥사이드(TaOx), 구리 옥사이드(CuOx), 니오븀 옥사이드(NbOx), 탄탈륨 옥사이드(TaOx), 갈륨 옥사이드(GaOx), 가돌리늄 옥사이드(GdOx), 망간 옥사이드(MnOx), PrCaMnO, 및 ZnONiOx를 적어도 하나 포함할 수 있다.
또한 상기 강유전체 재료로 PZT(PbZrxTi1-xO3), BaTiO3, PbTiO3 같은 페로브스카이트(Perovskite) 강유전체, LiNbO3, LiTaO3 같은 수도 일메나이트(Pseudo-ilmenite) 강유전체, PbNb3O6, Ba2NaNb5O15 같은 텅스텐-청동(TB) 강유전체, SBT(SrBi2Ta2O9), BLT((Bi,La)4Ti3O12), Bi4Ti3O12 같은 비스무스 층구조의 강유전체 및 La2Ti2O7 같은 파이로클로어(Pyrochlore) 강유전체와 이들 강유전체의 고용체를 비롯하여 Y, Er, Ho, Tm, Yb, Lu 같은 희토류 원소(R)를 포함하는 RMnO3과 PGO(Pb5Ge3O11), BFO(BiFeO3)일 수 있다.
아울러 전술한 옥사이드 강유전체 이외의 플루오 라이드 강유전체, 강유전체 반도체, 고분자 강유전체 또는 이의 혼합물을 포함할 수 있는데, 상기 강유전체 반도체로서는 CdZnTe, CdZnS, CdZnSe, CdMnS, CdFeS, CdMnSe 및 CdFeSe 같은 2-6족 화합물을 포함할 수 있으며, 상기 고분자 강유전체로서는 폴리비닐리덴 플로라이드(PVDF), PVDF를 포함하는 중합체, PVDF를 포함하는 공중합체, PVDF를 포함하는 삼원 공중합체, 홀수의 나일론, 시아노중합체 및 이들의 중합체나 공중합체 중 적어도 하나 이상을 포함할 수 있다.
이와 같은 차단 레이어(10)의 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다.
아울러 이와 같은 차단 레이어(10)의 두께(T1)는 후술할 상기 전하 트랩 레이어(20)의 두께(T2) 및 터널 레이어(30)의 두께(T3) 보다 큰 것이 바람직하며, 일예로 T1은 10nm 내지 20nm인 것이 바람직하다.
한편 상기 전하 트랩 레이어(20)는 상기 차단 레이어(10) 상에 위치하여 게이트 전극(40)으로부터 주입되는 전하를 포획하도록 구비되는데, 이는 게이트 전극(40)에 음의 게이트 전압이 형성될 때 터널 레이어(30)를 통과한 전하가 상기 차단 레이어(10)에 의해 실리콘 채널(Si)로 이동하지 못하여 전하 트랩 레이어(20) 상에 포획되게 되는 것이다.
이와 같은 전하 트랩 레이어(20)는 대표적으로 실리콘나이트라이드(silicon nitride: Si3N4)인 것이 바람직하며, 이외에도 알루미늄 옥사이드(aluminium oxide), 지르코늄 옥사이드(zirconium oxide), 하프늄 옥사이드(hafnium oxide), 란탄 옥사이드(lanthanum oxide) 및 니오븀 옥사이드(niobium oxide) 중 하나 또는 이들의 조합으로 이루어질 수 있다.
아울러 상기 전하 트랩 레이어(20)가 실리콘나이트라이드(Si3N4)로 이루어지는 경우, 400 내지 800℃에서, SiH4 가스 또는 SiCl2H2 가스 및 NH3 가스를 이용하여 화학기상증착(Chemical Vapor Deposition; CVD)방법으로 형성하는 것이 바람직하다.
또한, 실리콘나이트라이드(Si3N4)는 실리콘에 대한 질소의 비율이 0.6 내지 1.45의 조성비(0.6< N/Si <1.45)를 갖도록 형성되는 것이 바람직하다.
이와 같은 전하 트랩 레이어(20)의 두께 T2는 후술할 터널 레이어(30)에 대해 같거나 크게 형성함이 바람직하며, 일예로 T2는 5nm 내지 10nm인 것이 바람직하다.
한편 상기 터널 레이어(30)는 전하 트랩 레이어(20)의 상부 및 게이트 전극(40)의 하부에 위치되어 전술한 바와 같이 게이트 전극(40)에 음의 게이트 전압이 인가되면 게이트 전극(40)의 전하가 터널 레이어(30)를 경유하여 전하 트랩 레이어(20)로 이동하도록 구비된다.
이와 같은 터널 레이어(30)는 전하의 터널링에 따른 에너지 장벽 레이어로 제공되며, 실리콘 옥사이드(SiO2)와 같은 산화막으로 이루어지는 것이 바람직하다.
또한, 터널 레이어(30)의 형성 공정은 열산화 공정 또는 라디칼 산화 공정에 의해 수행되는 것이 바람직하며, 터널 레이어(30)의 두께 T3는 전술한 바와 같이 차단 레이어의 두께 T1 보다는 작고, 전하 트랩 레이어(20)의 두께 T2와 같거나 작게 형성됨이 바람직하며, T3는 일예로 5nm 내지 10nm인 것이 바람직하다.
한편 상기 게이트 전극(40)은 상기 터널 레이어(30)의 상부에 위치되며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압이 인가되는데, 본 발명에서는 전술한 바와 같이 음의 게이트 전압이 온 전압에 해당되며, 음의 게이트 전압이 인가될 때 게이트 전극(40)의 전하가 상기 터널 레이어(30)를 경유하여 전하 트랩 레이어(20)로 이동하게 된다 .
이와 같은 게이트 전극(40)으로 TiN, TaN 및 WN과 같은 도전성 나이트라이드(Nitride)를 포함하는 것이 바람직하다.
이외에도 도전성 옥시나이트라이드(일예로, TiON 등) 또는 이들의 조합(예를 들면, TiSiN, TiAlON 등)을 포함할 수도 있으며, 불순물이 과도핑된 폴리실리콘을 포함할 수도 있다.
물론 상기와 같은 질화물 형태가 아닌 백금(Pt), 루테늄(Ru), 이리듐(Ir), 은(Ag), 알루미늄(Al), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 실리콘(Si), 구리(Cu), 니켈(Ni), 코발트(Co), 또는, 몰리브데늄(Mo), 또는 이들의 합금 같은 도전성을 갖는 금속을 포함할 수 있으며, 이들 재료들은 예시적이며, 본 발명이 이에 제한되는 것은 아니다.
도 4는 강유전성 박막의 전계에 따른 k 값 특성을 나타내는 도면이며, 도 5는 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(b)와 전하 트랩 메모리 소자(a)의 쓰기 작업 시 에너지 다이어그램을 비교하는 도면이고, 도 6은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(b)와 전하 트랩 메모리 소자(a)의 읽기 작업 시 에너지 다이어그램을 비교하는 도면이다.
도면을 참조하면, 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자(100)는 전하 트랩 메모리 소자의 동작 뿐만 아니라 강유전체 메모리 소자의 동작도 하나의 소자에 구현되도록 구성한 것이다.
강유전성 물질은 도 4에 도시된 바와 같이 전기장의 세기가 일정한 값을 넘으면 자발 분극이 유발되어 k(dielectric constant)값이 증가하는 특성을 나타낸다.
유전체는 외부 전기장에 반응하여 유전분극 현상이 일어나며 외부 전기장의 반대방향으로 분극에 의한 전기장이 생긴다.
그 결과 유전체 내의 전기장의 세기가 작아지게 되는데, 이 때 작아진 비율이 유전상수인 k값에 의해 결정되게 된다.
이러한 k값은 진공의 유전율에 대한 상대적인 값을 나타내며, 매질의 유전율은 매질의 k값과 진공의 유전율을 곱해서 구할 수 있다.
k값이 클수록 유전체는 큰 편극을 만들어내며 유전체 내부의 전기장은 작아지게 된다.
일반적으로, k값은 물질마다의 고유한 값이므로 외부 전기장에 의해 유전상수가 바뀌지 않지만, 강유전체의 경우, 외부 전기장이 임계값 이상으로 인가되었을 때, k값이 도 4에서와 같이 높아지는 특성을 가지고 있다.
이는 강유전체 안의 내부 전기장이 작아진다는 이야기로, 강유전체에서 전압강하가 작아진다는 의미가 된다.
따라서 차단레이어(10)에서의 전압강하가 작아지면, 그만큼 다른 레이어, 즉 전하 트랩 레이어(20)에서 전압강하가 커지므로 전하의 포획을 가속화시킬 수 있는 것이다.
아울러 도 5는 본 발명의 듀얼 스위칭 메모리 소자(100)와 기존 전하 트랩 메모리 소자가 정보 저장 과정 즉, 쓰기 작업 과정을 거칠 때의 에너지 밴드 다이아그램을 비교한 것으로 도 5의 (a)는 전하 트랩 메모리 소자의 에너지 다이어그램이고, 도 5의 (b)는 본 발명의 듀얼 스위칭 메모리 소자의 에너지 다이어그램이다.
도 5에서 알 수 있듯이, 같은 전압을 인가했을 때, 본 발명에 따른 차단 레이어(10)가 k 값을 상승시켜 전하 트랩 효율을 보다 증가하게 한다.
한편 도 6의 (b)는 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자가 읽기 작업 과정을 거칠 때의 에너지 다이어그램이고, 도 6의 (a)는 기존 전하 트랩 메모리 소자가 읽기 작업 과정을 거칠 때의 에너지 다이어그램이다.
도 6에서 알 수 있듯이 본 발명의 듀얼 스위칭 메모리 소자는 강유전성 박막의 자발 분극이 유지되기 때문에 더 많은 V_FB 이동이 유도되게 된다.
도 7은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 동작 효율을 전하 트랩 메모리 소자와 비교하여 나타낸 도면이며, 도 8은 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 ISPP 동작 방식과 ISPP 기울기 결과를 나타내는 도면이다.
도면을 참조하면, 도 7 및 도 8은 본 발명에 따른 듀얼 스위칭 메모리 소자(100)와 기존 전하 트랩형 메모리 소자의 ISPP(incremental step pulse program) 측정 결과로서, ISPP 기법은 program-verify를 반복하는 메모리 쓰기 방식으로 그 기울기가 높은 값일수록 소자에 정보를 쓰는 시간, 에너지가 현저하게 줄어들기 때문에 효율적인 동작이 가능하다.
ISPP slope 은 하기 식을 통해 계산할 수 있다.
평균적인 ISPP 기울기는 13V에서 19V까지의 전압 구간에서 추출하였으며, 결과적으로 듀얼 스위칭 메모리 소자(100)는 기존 전하 트랩형 소자 대비 ISPP 기울기가 약 44% 향상되었음을 확인할 수 있다.
도 9는 본 발명의 일실시예에 따른 듀얼 스위칭 메모리 소자의 동작 속도를 전하 트랩 메모리 소자와 비교하여 나타낸 도면이다.
도 9에 도시된 바와 같이 본 발명에 따른 듀얼 스위칭 메모리 소자(100)가 상대적으로 빠른 스위칭 속도를 가지는 강유전체 메모리 소자의 장점을 보유하기 때문에 기존 전하 트랩형 메모리 소자에 비해 쓰기 및 지우기 속도 역시 현저하게 상승하게 된다.
쓰기 및 지우기 동작 시 듀얼 스위칭 메모리 소자의 경우가 더 빠른 영역에서 V_FB 변화를 보이는 것을 도 9의 (a) 및 (b)에서 각각 확인할 수 있다. 또한 쓰기 및 지우기 동작이 시작된 이후에서도 두가지 기능의 중첩으로 인해 확연히 증가된 V_FB 이동을 보여준다.
도 10은 본 발명의 다른 실시예에 따른 듀얼 스위칭 메모리 소자를 나타내는 도면이며, 도 11은 도 10의 A 부분에 대한 확대도이다.
도면을 참조하면, 본 발명의 다른 실시예에 따른 듀얼 스위칭 메모리 소자(100)는 상기 실리콘 채널(Si)은 소정의 반경(T0)을 갖는 원통 형상으로 형성되고, 상기 차단 레이어(10)는 상기 실리콘 채널(Si)의 외주면에 소정의 두께로 형성(T1)되고, 상기 트랩 레이어(20)는 상기 차단 레이어(10)의 외주면에 소정의 두께(T2)로 형성되며, 상기 터널 레이어(30)는 상기 트랩 레이어(20)의 외주면에 소정의 두께(T3)로 형성되고, 상기 게이트 전극(40)은 상기 터널 레이어(30)의 적어도 일부의 외주면에 형성된다.
즉, 도 10에서와 같이 본 발명에 따른 듀얼 스위칭 메모리 소자(100)는 판상의 게이트 전극(40)이 순차적으로 이격되어 위치되고, 이들 사이에 원통 형태의 실리콘 채널(Si)이 코어를 형성하고, 실리콘 채널(Si) 외주면상에 순차적으로 차단 레이어(10), 트렙 레이어(20), 터널 레이어(30)가 각각 소정의 두께로 형성되는 것이다.
또한 상기 T0은 20 내지 30nm인 것이 바람직하고, 상기 T1은 10 내지 20nm인 것이 바람직하며, 상기 T2와 T3는 5 내지 10nm인 것이 바람직하다.
이에 따라 도 11에서와 같이 각 레이어의 수평단면적, 즉 원통 형상을 갖는 메모리 소자를 수평면 상으로 절단한 단면인 수평단면에서 각 레이어의 면적을 비교하여 보면, 상기 차단 레이어(10), 전하 트랩 레이어(20) 및 상기 터널 레이어(30)의 수평단면적을 각각 A1, A2 및 A3 라 할 때, 0.25A3 ≤ A2 ≤ A3 인 것이 바람직하고, 0.1A3 ≤ A1 ≤ A2 인 것이 바람직하다.
아울러 도 10에서는 3차원 구조를 갖는 낸드 플래시 메모리에서 워드 라인의 게이트 스택을 도시한 것으로 이외에도 본 발명의 따른 듀얼 스위칭 메모리 소자의 구조를 적용하여 다양한 형태의 3차원 낸드 플래시 메모리를 구성할 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 설명하였으나, 본 발명은 상술한 특정의 실시 예에 한정되지 아니한다. 즉, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능하며, 그러한 모든 적절한 변경 및 수정은 균등물들로 본 발명의 범위에 속하는 것으로 간주 되어야 할 것이다.
10 : 차단레이어
20 : 전하 트랩 레이어
30 : 터널 레이어
40 : 게이트 전극
100 : 듀얼 스위칭 메모리 소자
Si : 실리콘 채널
T1 : 차단 레이어의 두께
T2 : 전하 트랩 레이어의 두께
T3 : 터널 레이어의 두께
A1 : 차단 레이어의 수평단면적
A2 : 전하 트랩 레이어의 수평단면적
A3 : 터널 레이어의 수평단면적

Claims (12)

  1. 실리콘 채널 상에 위치하는 차단 레이어;
    상기 차단 레이어 상에 위치하며 주입되는 전하를 포획하는 전하 트랩 레이어;
    상기 전하 트랩 레이어 상에 위치하는 터널 레이어; 및
    상기 터널 레이어 상에 위치하며 게이트 바이어스 회로로부터의 온 전압 및 오프 전압이 인가되는 게이트 전극;을 포함하되,
    상기 차단 레이어는,
    전하 트랩 및 강유전체 분극 스위칭이 모두 수행되도록 강유전체 재료(ferroelectric material)를 포함하는 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  2. 제1항에 있어서,
    상기 게이트 전극은
    TiN, TaN 및 WN 중 어느 하나를 포함하는 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  3. 제1항에 있어서,
    상기 강유전체 재료는
    알루미늄이 포함된 하프늄 옥사이드(Al doped HfO2), 실리콘이 포함된 하프늄 옥사이드(Si doped HfO2) 및 하프늄 지르코늄 옥사이드(HfxZr1-xO2) 중 적어도 어느 하나를 포함하는 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
    (여기서 x는 0 또는 1이다.)
  4. 제1항에 있어서,
    상기 전하 트랩 레이어는
    실리콘나이트라이드(Si3N4)를 포함하는 것을 특징으로 하는 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  5. 제1항에 있어서,
    상기 터널 레이어는
    실리콘 옥사이드(SiO2)를 포함하는 것을 특징으로 하는 듀얼 스위칭 메모리 소자.
  6. 제1항에 있어서,
    상기 차단 레이어의 두께, 상기 전하 트랩 레이어의 두께 및 터널 레이어의 두께를 각각 T1, T2 및 T3이라 할 때,
    T1 > T2 이고, T1 > T3인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  7. 제6항에 있어서,
    T2 ≥ T3인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  8. 제6항에 있어서,
    상기 T1은,
    10nm 내지 20nm 범위 내의 값인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  9. 제6항에 있어서,
    T2 및 T3 각각은,
    5nm 내지 10nm 범위 내의 값인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  10. 제1항에 있어서,
    상기 실리콘 채널은,
    원통 형상으로 형성되고,
    상기 차단 레이어는 상기 실리콘 채널의 외주면에 형성되고,
    상기 전하 트랩 레이어는 상기 차단 레이어의 외주면에 형성되고,
    상기 터널 레이어는 상기 전하 트랩 레이어의 외주면에 형성되고,
    상기 게이트 전극은 상기 터널 레이어의 적어도 일부의 외주면에 형성되는 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  11. 제10항에 있어서,
    상기 터널 레이어 및 전하 트랩 레이어의 수평단면적을 각각 A3 및 A2라 할 때,
    0.25A3 ≤ A2 ≤ A3 인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.
  12. 제11항에 있어서,
    상기 차단 레이어의 수평단면적을 A1라 할 때,
    0.1A3 ≤ A1 ≤ A2 인 것
    을 특징으로 하는 듀얼 스위칭 메모리 소자.


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