KR100206158B1 - 반도체 기억 장치 - Google Patents

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KR100206158B1
KR100206158B1 KR1019960006800A KR19960006800A KR100206158B1 KR 100206158 B1 KR100206158 B1 KR 100206158B1 KR 1019960006800 A KR1019960006800 A KR 1019960006800A KR 19960006800 A KR19960006800 A KR 19960006800A KR 100206158 B1 KR100206158 B1 KR 100206158B1
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히로유끼 다께나까
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니시무로 타이죠
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Abstract

본 발명은 직접도를 해치는 일없이 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소를 갖는 반도체 기억 장치를 제공하고자 하는 것을 목적으로 한다.
플레이트 전위 배선(50-1)으로부터 메모리셀 어레이(5-1)에 집적된 BPT셀군의 매립 플레이트 배선층에 플레이트 전위를 공급하기 위한 공급 소자 블럭(13-1)을 메모리셀 어레이(5-1)의 로우 디코더 어레이(9-1)에 상대하는 변(33)에 근접하여 배치하고, 플레이트 전위 배선(50-1)으로부터 메모리셀 어레이(5-2)에 집적된 BPT셀군의 매립 플레이트 배선층에 플레이트 전위를 공급하기 위한 공급 소자 블럭(13-2)를 메모리셀 어레이(5-2)의 로우 디코더 어레이(13-2)에 상대하는 변(35)에 근접하여 배치한다.

Description

반도체 기억 장치
제1도는 본 발명의 제1실시예에 관한 다이나믹형 RAM의 메모리 코어의 일부를 도시한 블럭도.
제2도는 제1도에 도시한 메모리셀 어레이의 회로도.
제3도는 제2도에 도시한 메모리셀의 단면도.
제4도는 제1도에 도시한 센스 앰프 어레이의 회로도.
제5도는 제1도에 도시한 센스 앰프 어레이의 회로도.
제6도는 제1도에 도시한 센스 앰프 어레이의 회로도.
제7도는 제1도에 도시한 메모리 코어 전체를 도시한 블럭도.
제8도는 본 발명의 제1실시예에 관한 다이나믹형 RAM 전체를 도시한 블럭도.
제9도는 제1도에 도시한 9 - 9선을 따르는 단면도.
제9a도는 로우 디코더 어레이의 단면도.
제9b도는 메모리셀 어레이 및 공급 소자 블럭의 단면도.
제9c도는 p채널형 센스 앰프 구동 회로 블럭의 단면도.
제10도는 공급 소자 블럭의 일부를 도시한 평면도.
제11도는 메모리셀 어레이의 일부를 도시한 평면도.
제12도는 제10도 중의 12 -12선을 따르는 단면도.
제13도는 제11도 중의 13-13선을 따르는 단면도.
제14도는 제10도에 도시한 공급 소자 블럭의 기판 표면까지를 도시한 평면도.
제15도는 제11도에 도시한 메모리셀 어레이의 기판 표면까지를 도시한 평면도.
제16도는 제10도에 도시한 공급 소자 블럭의 제1층 폴리실리콘층까지를 도시한 평면도.
제17도는 제11도에 도시한 메모리셀 어레이의 제1층 폴리실리콘층까지를 도시한 평면도.
제18도는 제10도에 도시한 공급 소자 블럭의 제1층 알루미늄층까지를 도시한 평면도.
제19도는 제11도에 도시한 메모리셀 어레이의 제1층 알루미늄층까지를 도시한 평면도.
제20도는 제1도에 도시한 블럭 속을 더욱 상세히 도시한 도면.
제21도는 BEST셀의 단면도.
제22도는 제1도에 도시한 메모리셀 어레이에 BEST셀을 이용하였을 때의 단면도.
제22a도는 로우 디코더 어레이의 단면도.
제22b도는 메모리셀 어레이 및 공급 소자 블럭의 단면도.
제22c도는 p채널형 센스 앰프 구동 회로 블럭의 단면도.
* 도면의 주요 부분에 대한 부호의 설명
1 : 기판(칩) 3 : 메모리 코어
5 : 메모리셀 어레이 7 : 센스 앰프 어레이
9 : 로우 디코더 어레이 11 : 컬럼 디코더
13 : 공급 소자 블럭 15 : RWD선 버스
17 : DQ 버퍼 19 : N 채널형 센스 앰프 구동 회로 블럭
21 : P채널형 센스 앰프 구동 회로 블럭
50 : 플레이트 전위 배선 52 : VPL 발생회로
54 : 내부 VCC 발생회로 56 : 멀티플렉서
60 : 입출력 버퍼 회로 100 : 메모리셀
102 : 매립 플레이트 배선층 104 : 플레이트
106 : 트렌치 108 : 실리콘 산화막
110 : 캐패시터 유전체막 112 : 스트레이지 노드
114 : 실리콘 산화막 116 : 접속부재
200 : DQ선군 202 : 센스 앰프
204 :tA 게이트 206 :tB 게이트
208 : 컬럼 게이트 210 : 비트선 이퀄라이저
212 : 비트선 이퀄라이저 300 : 깊은 N형 웰
302 : 얕은 N형 웰 304 : N형 웰
306 : P형 웰 308 : 깊은 N형 웰(공급소자)
310 : 톱 영역 312 : 톱 영역
314 : 얕은 N형 웰 350 : 소자 영역
352 : 필드 산화막 354 : 컨택트 영역
356 : 컨택트 영역 358 : 컨택트 영역
360 : 제1층 층간 절연막 362 : 제2층 층간 절연막
364 : 중간 배선층 366 : 제3층 층간 절연막
368 : 컨택트 영역 402 : N형 실리콘 영역
404 : P형 실리콘 영역 406 : 접속용 N형 실리콘 영역
본 발명은 반도체 장치에 관한 것으로, 특히 매립 플레이트 배선층을 갖는 메모리셀을 구비하는 반도체 기억 장치에 관한 것이다.
다이나믹형 RAM은 반도체 제품중에서 가장 소자의 집적 밀도가 높다. 이렇기 때문에, 어떤 반도체 제품보다도 소자의 미세화가 진전되어 있다. 특히 메모리셀은 항상 미세화 기술의 최첨단이다.
미세한 메모리셀의 기본 구조는 2가지로 대별된다. 스택형 셀과 트렌치형 셀이다. 그러나 미세화가 진전함에 따라서 스택형 셀, 트렌치형 셀 양쪽에 문제점이 발생하였다.
스택형 셀에서는 기판상에 셀마다 분할된 스트레이지 노드와, 스트레이지 노드 상에 플레이트를 형성한다. 이 때문에 기판상에 형성하는 층의 평탄성이 악화된다. 그렇기 때문에, 더욱 미세화가 어렵게 되고 있다.
한편, 트렌치형 셀에서는 인접하는 트렌치끼리의 리크 전류를 억제하기 위하여, 어느 정도의 거리만큼 트렌치끼리를 떨어뜨릴 필요가 있었다. 이 때문에, 스택형 셀과 마찬가지로, 더욱 미세화가 어려워지고 있다.
그래서, 이러한 문제점을 해소할 수 있는 새로운 셀이 개발되었다. 소위 매립 플레이트 트렌치(BPT)형 셀이다.
매립 플레이트 트렌치형 셀은 특개소 63-136558호 공보와, Half-VCC Sheath-Plate Capacitor DRAM Cell with Self-Aligned Buried Plate-Wiring., T.Kage et al., IEEE TRANSACTIONS ON ELECTRON DEVICES VOL. 35, NO. 8, August 1988, p1257∼p1263등에 상세하게 개시되어 있다.
매립 플레이트 트렌치형 셀의 요점을 간단히 설명한다.
매립 플레이트 트렌치형 셀은 트렌치 내에 형성된 플레이트끼리를 기판중에서 서로 연결하기 때문에 기판상에서 플레이트를 배제할 수 있다. 때문에, 기판상에 형성되는 층의 평탄성이 향상된다.
트렌치내에 스트레이지 노드를 형성하는 한편 트렌치의 내측에 산화막 컬러를 형성하여 스트레이지 노드를 기판으로부터 절연하기 때문에 트렌치형 셀 보다도 트렌치끼리의 간격을 줄일 수 있다.
이러한 이점 때문에 매립 플레이트 트렌치형 셀은 스택형 셀 및 트렌치형 셀의 어느것보다도 미세화하기 쉽다.
그러나, 매립 플레이트 트렌치형 셀은 실제의 다이나믹형 RAM에 이용하면 몇 가지 문제점이 있는 것이 판명되었다.
매립 플레이트 트렌치형 셀은 플레이트끼리를 기판상에서 연결하기 위하여 기판내에 배선층(이하, 매립 플레이트 배선층이라 한다.)을 필요로 하고 있다. 이때문에, 예를 들면 매립 플레이트 배선층과 플레이트 전위 배선과의 접속 개소를 칩의 어느 장소에 배치할 것인지 등의 실제의 다이나믹형 RAM에서는 문제가 된다.
현재, 다이나믹형 RAM의 기본적인 블럭(메모리셀 어레이, 로우 디코더, 컬럼 디코더, 센스 앰프군, 컬럼 게이트군 등)의 레이아웃은 최량의 집적도를 얻는다는 관점에서 거의 완성하고 있다.
그러나, 매립 플레이트 트렌치형 셀을 다이나믹형 RAM에 실제로 이용하고자 하면, 거의 완성되어 있는 레이아웃에 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소라는 전혀 새로운 블럭이 추가되게 된다.
새롭게 추가된 블럭은 그 배치 장소의 선정을 잘못하여 버리면, 집적도를 해친다.
또, 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 방법을 특개소 63-136559호 공보, 특개평 6-29485호 공보, 상기 Half-VCC Sheath-Plate Capacitor DRAM Cell with Self-Aligned Buried Plate-Wiring., T.Kage et al., IEEE TRANSACTIONS ON ELECTRON DEVICES VOL. 35, NO. 8, August 1988, p1257∼p1263에 개시되어 있지만, 그 접속 개소를 칩의 어디에 설치할 것인지에 대한 보고는 현재 알려져 있지 않다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 그 목적은 집적도를 방해하는 일 없이 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소를 갖는 반도체 기억 장치를 제공하는 것이다.
또한, 다른 목적은 매립 플레이트 배선층의 전위 변동이 적어지는 반도체 기억 장치를 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명에 관한 반도체 기억 장치에서는 각각 제1및 제2전극을 갖고 이 제1전극에 전하를 축적함으로써 정보의 기억을 행하는 트렌치 캐패시터를 행렬상으로 배치하여 구성되는 제1사각형상의 트렌치 캐패시터 어레이와, 각각 제1 및 제2전극을 갖고 이 제1전극에 전하를 축적함으로써 정보의 기억을 행하는 복수의 트렌치 캐패시터를 행렬상으로 배치하여 구성되고, 상기 제1트렌치 캐패시터 어레이에 소정 간격을 두면서 늘어서 배치된 제2사각형상의 트렌치 캐패시터 어레이와, 상기 제1트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부로부터 가각 확산시키고, 상기 제1트렌치 캐패시터 어레이에 속하는 제2전극과 접속되고, 인접하는 것끼리 서로 접속된 복수의 구형 확산층으로 구성되는 제1확산층 배선층과, 상기 제2트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부로부터 각각 확산시키고, 상기 제2트렌치 캐패시터 어레이에 속하는 제2전극과 접속되고, 인접하는 것끼리 서로 접속된 복수의 구형 확산층으로 구성되는 제2확산층 배선층과, 상기 제1트렌치 캐패시터 어레이와 상기 제2트렌치 캐패시터 어레이와의 사이에 배치되고, 상기 제1및 제2트렌치 캐패시터 어레이에 속하는 제1전극에 축적된 정보를 증폭하는 증폭 회로열을 구비한다. 그리고 상기 트렌치 캐패시터 어레이의 한변을 따라서 제1워드선 구동 회로를 배치하고, 상기 제2트렌치 캐패시터 어레이의 한변을 따라 제2워드선 구동 회로를 배치하고, 상기 제1트렌치 캐패시터 어레이의 상기 워드선 구동 회로의 존재하는 변의 대향하는 변을 따라 상기 제1확산층 배선층에 전압을 공급하는 제1접속 수단을 배치하고, 상기 제2트렌치 캐패시터 어레이의 상기 워드선 구동 회로의 존재하는 변의 대향하는 변을 따라서 상기 제2확산층 배선층에 전압을 공급하는 제2접속수단을 배치한 것을 특징으로 한다.
또한, 외장(sheath)상의 플레이트 전극을 갖는 트렌치 캐패시터 및 MOS 트랜지스터로 구성되는 메모리셀을 행렬상으로 배치하고, 상기 트렌치 캐패시터 기저부에서 인접하는 트렌치 캐패시터와 접속함으로써 매립 플레이트 전극을 형성한 DRAM셀 어레이를 복수개 소정 간격을 두고 배치하고, 이들 간극에 센스 앰프를 배치하여 구성한 DRAM셀 블럭의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서, 상기 복수의 DRAM셀 어레이에 대응시켜서 상기 매립 플레이트 전극에 각각 내부 전원 전위와 접지 전위 사이의 중간 전위를 공급하는 복수의 전위 공급 회로를 설치하고, 이들 전위 공급 회로를 상기 DRAM셀 어레이를 사이에 둔채 상기 워드선 구동 회로와 대향시켜 배치한 것을 특징으로 하고 있다.
또한, 반도체 기판에 형성된 제1 도전형의 제1웰과 상기 제1웰 보다도 얕은 제2도전형의 제2웰과 상기 제2웰을 관통하고 상기 제1웰에 이르는 트렌치 캐패시터를 갖는 DRAM셀을 복수개 배치하여 이루어지는 DRAM셀 어레이를 복수 개소에 소정 간격의 간극을 두고 배치하고, 이들 간극에 센스 앰프를 배치하여 구성한 DRAM셀 블럭의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서, 상기 복수의 DRAM셀 어레이에 대응시켜서, 상기 제1웰에 내부 전원 전위와 접지 전위 사이의 전위를 중간 전위를 공급하는 전위 공급 회로를 설치하고, 이들 전위 공급 회로를 상기 DRAM셀 어레이를 사이에 두면서 상기 워드선 구동 회로와 대향시켜 배치한 것을 특징으로 하고 있다.
또한, 제1메모리셀 어레이의 제1메모리셀군의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1공급 소자 블럭과, 제2메모리셀 어레이의 제2메모리셀군의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2공급 소자 블럭을 갖고, 상기 제1공급 소자 블럭을 상기 제1메모리셀 어레이의 제1로우 디코더 어레이에 상대하는 변에 근접하여 배치하고, 상기 제2공급 소자 블럭을 상기 제2메모리셀 어레이의 제2로우 디코더 어레이에 상대하는 변에 근접하여 배치한 것을 특징으로 하고 있다.
상기 목적을 달성하기 위하여 본 발명에 관한 다른 반도체 장치에서는 리드 라이트 데이타선군의 한변을 따라서 복수의 로우 디코더 어레이를 포함하는 제1로우 디코더 어레이군을 배치하고, 리드 라이트 데이타선군의, 상기 한변에 상대하는 다른변을 따라서 복수의 로우 디코더 어레이를 포함하는 제2로우 디코더 어레이군을 배치한다.
그리고 제1메모리셀 어레이군의, 상기 제1로우 디코더 어레이군에 상대되는 변에 인접시켜, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1공급 소자 블럭군을 배치하고, 제2메모리셀 어레이군의, 상기 제2로우 디코더 어레이군에 상대되는 변에 인접시켜, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제2공급 소자 블럭군을 배치한 것을 특징으로 하고 있다.
또한, 복수의 메모리 코어를 갖고, 이들 복수의 메모리 코어를 각각, 상기 메모리 코어가 늘어서는 방향을 따라서 배치된 복수의 메모리셀 어레이를 포함하는 제1메모리셀 어레이군과, 상기 메모리 코어가 늘어서는 방향을 따라서 상기 제1메모리셀 어레이군에 인접한 복수의 메모리셀 어레이를 포함하는 제2메모리셀 어레이군을 갖고, 그리고 상기 제1메모리셀 어레이군과 상기 제2메모리셀 어레이군 사이에 상기 메모리셀 어레이마다 설치된 로우 디코더 어레이를 포함하는 제1로우 디코더 어레이군을 배치하고, 상기 제1로우 디코더 어레이군과 상기 제2메모리셀 어레이군 사이에 배치된 상기 각 메모리셀 어레이마다 설치된 로우 디코더 어레이를 포함하는 제2로우 디코더 어레이군을 배치하고, 제1메모리셀 어레이군의 상기 제1로우 디코더 어레이군에 상대되는 변에 인접시켜, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1공급 소자 블럭군을 배치하고, 제2메모리셀 어레이군의, 상기 제2로우 디코더 어레이군에 상대되는 변에 인접시켜, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제2공급 소자 블럭군을 배치한 것을 특징으로 하고 있다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 또 다른 반도체 기억 장치에서는 제1, 제2공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜 설치하고, 상기 제1, 제2공급 소자 블럭끼리의 사이 영역에 제1센스 앰프 어레이가 포함하는 센스 앰프군을 구동하기 위한 센스 앰프 구동 회로를 포함하는 회로 블럭을 배치한 것을 특징으로 하고 있다.
또한, 상기 다른 목적을 달성하기 위하여, 본 발명에 관한 반도체 기억 장치에서는 제1, 제2공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜 설치한 것을 특징으로 하고 있다.
상기 목적을 달성하기 위한 구성을 갖는 반도체 기억 장치는 확산층 배선층에 전압을 공급하는 접속 수단 또는 전위 공급 회로, 또는 제1공급 소자 블럭을 트렌치 커패시터 어레이, 또는 DRAM셀 어레이, 또는 메모리셀 어레이의 워드선 구동 회로 또는 로우 디코더 어레이에 상대하는 변에 근접하여 배치한다. 이에 따라 반도체 기억 장치의 컬럼 방향의 집접도가 방해받지 않게 된다. 따라서, 집적도를 방해받는 일 없이 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소를 갖는 반도체 기억 장치를 얻을 수 있다.
상기 목적을 달성하기 위한 다른 구성을 갖는 반도체 기억 장치는 제1메모리셀 어레이군의 상기 제1로우 디코더 어레이군에 상대되는 변에 인접시켜서 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1공급 소자 블럭군을 배치하고, 제2메모리셀 어레이군의 상기 제2로우 디코더 어레이군에 상대되는 변에 인접시켜서, 각 메모리셀 어레이 마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제2공급 소자 블럭군을 배치한다. 이에 따라, 반도체 기억 장치의 로우 방향의 집적도가 공급 소자 블럭에 의해 방해받지만, 컬럼 방향의 집적도가 방해받지 않게 된다. 이 구성에서는 특히, 메모리셀의 분할수가 로우 방향 보다도 컬럼 방향의 쪽이 많은 경우, 면적을 작게 할 수 있어서, 집적도가 방해받지 않게 된다. 따라서, 집적도를 방해받는 일 없이 플레이트 전위 배선과 매립 플레이트 배선층과의 접속 개소를 갖는 반도체 기억 장치를 얻을 수 있다.
또한, 반도체 기억 장치가 메모리 코어로 분할되어 있는 경우라도 상기 로우 방향의 집적도가 공급 소자 블럭에 의해 방해받지만, 컬럼 방향의 집적도가 방해받지 않게 되는 구성으로 함으로써, 면적을 작게 할 수 있어서 집적도가 방해받지 않게 된다.
또한, 상기 목적을 달성하기 위한 다른 구성을 갖는 반도체 기억 장치는 상기 제1, 제2공급 소자 블럭끼리의 사이의 영역에 제1센스 앰프 어레이가 포함하는 센스 앰프군을 구동하기 위한 센스 앰프 구동 회로를 포함하는 회로 블럭을 배치한 것으로, 공급 소자 블럭끼리의 사이의 영역이 유효하게 사용된다. 이 때문에, 칩에서 소자로서 기능하지 않는 무효한 영역이 삭감되어, 집적도가 높아진다. 따라서, 상기 한 형태에 관한 장치와 마찬가지로, 집적도를 방해 받는 일 없이 플레이트 전위 배선과 매립 플레이트와의 접속 개소를 갖는 반도체 기억 장치를 얻을 수 있다.
또한, 상기 다른 목적을 달성하는 구성을 갖는 반도체 기억 장치는 제1, 제2공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜서 설치함으로써, 메모리셀 어레이간의 기판내에서 매립 플레이트 배선층끼리가 접속되지 않게 된다. 이 때문에, 공급 소자를 통한 메모리셀 어레이간의 노이즈 전달이 없어지고, 매립 플레이트 배선층의 플레이트 전위 VPL의 변동이 억제된다.
이하, 본 발명을 실시예에 따라 설명한다. 본 설명에서 전도면에 걸쳐 동일부분에는 동일 참조 번호를 붙임으로써 중복하는 설명은 회피하도록 한다.
제1도는 본 발명의 제1실시예에 관한 다이나믹형 RAM의 메모리 코어의 일부를 도시한 블럭도이다.
제1도에 도시한 바와 같이, 실리콘 기판(칩)(1)에는 제1메모리 코어(3-1)가 배치되어 있다. 메모리 코어(3-1)은 주로 메모리셀이 행렬상으로 집적되어 있는 메모리셀 어레이(3-1,3-2,···)와, 센스 앰프 어레이(7-0,7-1,···)와, 각 메모리셀 어레이(3)마다 설치된 로우 디코더 어레이(9-1,9-2,···)와, 각 메모리셀 어레이(3)마다 설치된 공급 소자 블럭(11-1,11-2,···)과, 각 메모리셀 어레이(3)에서 공통의 컬럼 디코더(13-1)와, RWD선 버스(15-1)과, 각 센스 앰프 어레이(7)를 RWD선 버스(15-1)에 접속하는 DQ 버퍼(DQBUF.)(17-1,17-2,···)와, N채널형 센스 앰프 구동 회로 블럭(NSD.)(19-0,19-1,···)과, P채널형 센스 앰프 구동 회로 블럭(PSD.)(21-0,21-1,···)을 포함한다.
이하, 상기 각 블럭에 대하여 순차 설명한다.
먼저, 메모리셀 어레이에 대하여 설명한다.
제1메모리셀 어레이(5-1)는 제2메모리셀 어레이(5-2)에 이웃하고 있다. 제2도는 메모리셀 어레이(5-1)의 회로도이다.
제2도에 도시한 바와 같이, 메모리셀 어레이(5-1)은 예를 들면 256 라인의 워드선 WL과, 512쌍의 비트선 쌍 BL, /BL(선두의 /는 -(바-)를 나타내고, 반전 신호임을 가리킨다. 제2도에는 참조 번호 위에 -(바-)를 붙인다)과, 워드선 WL과 비트선 BL 또는 비트선 /BL과의 교점에 하나씩 설치된 다이나믹형 메모리셀(100)을 포함한다.
제3도는 메모리셀(100)의 단면도이다.
제3도에 도시한 바와 같이 본 실시예에 관한 다이나믹형 RAM의 메모리셀(100)은 BPT셀이다. BPT셀에 대하여 간단히 설명한다. 플레이트(104)끼리를 기판(1)내부에서 연결하기 위한 N형 매립 플레이트 배선층(102)는 P형 실리콘 기판(1) 내에 형성되어 있다. 매립 플레이트 배선층(102)에는 플레이트 전위 VPL이 인가되어 있다. 플레이트 전위 VPL은 예를 들면 전원 전위 VCC의 1/2(하프 VCC)이다. 플레이트(104)는 트렌치(106) 내에 형성되는 트렌치(106)는 각 BPT셀(100)마다 설치된다. 트치(106)의 측벽에는 실리콘 산화막(SiO2)(108)이 칼라(collar)에 형성되어 있다. 한편, 트렌치(106)의 기저에는 매립 플레이트 배선층(102)에 통하고 있다. 플레이트(104)는 트렌치(106)의 기저 및 실리콘 산화막(108)을 따라서 외장(sheath)상으로 형성되어 있다. 플레이트(104)는 실리콘 산화막(108)에 의해 기판(1)과 절연되는 한편, 트렌치(106)의 기저를 통하여 매립 플레이트 배선층(102)에 전기적으로 접속된다. 캐패시터 유전체막(110)은 플레이트(104)의 표면에 형성되어 있다. 플레이트(104)에 의해 형성되는 외장의 속은 스트레이지 노드(112)로 매립되어 있다. 스트레이지 노드(112)는 실리콘 산화막(108)에 의해 기판(1)과 절연되면서 외장속에서 실리콘 산화막(108)을 따라서 기판(1)의 표면까지 형성된다. 스트레이지 노드(112)는 캐패시터 유전체막(110)에 의해 플레이트(104)와 용량 결합한다. 스트레이지 노드(112)의 표면에는 실리콘 산화막(114)의 덮개가 형성되어 있다. 실리콘 산화막(114)에는 개공부가 설치되어 있다. 이 개공부중에는 스트레이지 노드(112)와 셀 트렌지스터의 소스를 접속하기 위한 접속 부재(116)이 형성되어 있다. 접속부재(116)은 예를 들면 도전성 폴리실리콘으로 이루어진다.
이상이 BPT셀의 개요이다. 셀 트렌지스터에 대해서는 종래와 거의 동일하다. 예를 들면 워드선 WL은 셀 트랜지스터의 소스와 셀 트랜지스터의 드레인 사이의 기판(1)상에 형성되고, 셀 트랜지스터의 드레인은 비트선 BL(/BL)에 접속되어 있다.
또, 제3도 중에서 참조 번호 BP1~BP8은 워드선 WL의 저항을 낮추기 위한 바이패스 워드선이다. 워드선 WL은 도전성 폴리실리콘으로 이루어진다. 바이패스 워드선을 도전성 폴리실리콘보다도 저항치가 낮은 알루미늄을 주성분으로 한 금속으로 이루어져 있다.
다른 메모리셀 어레이(5-2,5-3,···)은 메모리셀 어레이(5-1)과 마찬가지로 제3도에 도시한 BPT셀이 행렬상으로 집적되어 있다. 또한, 메모리셀 어레이(5-2,5-3,···)은 메모리셀 어레이(5-1)과 마찬가지로 제2도에 도시한 회로로 되어 있다.
메모리셀 어레이(5-1)과 메모리셀 어레이(5-2) 사이에는 제1센스 앰프 어레이(7-1)이 배치되어 있다. 센스 앰프 어레이(7-1)은 기본적으로 메모리셀 어레이(5-1)에 집적된 BPT셀군에 전기적으로 접속되는 제1센스 앰프군과, 메모리셀 어레이(5-2)에 집적된 BPT셀군에 전기적으로 접속되는 제2센스 앰프군과, 제1센스 앰프군에 전기적으로 접속되는 제1 DQ선군과, 상기 제2센스 앰프군에 전기적으로 접속되는 제2DQ선군을 포함한다.
상기 제1실시예에 관한 DRAM이 구비하는 센스 앰프 어레이(7-1)은 제1도중에 화살표로 표시되는 컬럼 방향의 집적도를 높이기 위하여 1개의 센스 앰프군과 1개의 DQ선군으로 2개의 메모리셀 어레이를 분담하는 셰어드 샌스 앰프 방식으로 되어 있다.
제4도는 센스 앰프 어레이(7-1)의 회로도이다.
제4도에 도시한 바와 같이, 센스 앰프 어레이(7-1)은 한개의 데이타선군(200)과 비트선 BL, 반전 비트선 /BL과의 사이에 접속된 크로스 커플 CMOS형 센스 앰프(202-1,202-2,···)와, 센스 앰프(202)와 메모리셀 어레이(5-1)과의 사이의 비트선 BL, 반전 비트선 /BL 각각에 삽입된 제1t 게이트(204-1,204-2···)와 센스 앰프(202)와 메모리셀 어레이(5-2) 사이의 비트선 BL, 반전 비트선 /BL 각각에 삽입된 제2t 게이트(206-1,206-2···)와, 제1t 게이트(204)와 제2t 게이트(206)과의 사이의 비트선 BL, 반전 비트선 /BL에 접속된 컬럼 게이트(208-1,208-2,···)와, 제1t 게이트(204)와 메모리셀 어레이(5-1)과의 사이의 비트선 BL, 반전 비트선 /BL에 접속된 제1비트선 이퀄라이저 회로(220-1,210-2,···)와, 제2t 게이트(206)과 메모리셀 어레이(5-2) 사이의 비트선 BL, 반전 비트선 /BL에 접속된 제1비트선 이퀄라이즈 회로(212-1,212-2,···)를 포함한다.
센스 앰프(202)는 비트선쌍 BL, /BL 중 제1t 게이트(204)와 제2t 게이트(206)으로 구분되어 있는 비트선쌍 BL, /BL간의 전위차를 증폭한다. 센스 앰프(202)에는 센스 앰프 활성화 신호 BSAN과 SAP가 공급된다.
신호 BSAN은 센스 앰프를 활성화시킬 때, 이퀄라이즈 전위에서 VSS레벨로 강하한다. 이에 따라, N채널형 센스 앰프의 소스에 전원 전위가 입력된다. 이퀄라이즈 전위는 예를 들면 전원 전위 VCC의 1/2(하프 VCC)이다. 신호 BSAN은 제1도에 도시한 블럭(19-1)에 형성된 N채널형 센스 앰프 구동 회로로부터 출력된다.
또한, 신호 SAP는 센스 앰프를 활성화시킬 때, 이퀄라이즈 전위에서 VCC 레벨로 상승한다. 이에 따라, P채널형 센스 앰프의 소스에 전원 전위가 입력된다. 이퀄라이즈 전위는 신호 BSAN과 마찬가지로, 예를 들면 전원 전위 VCC의 1/2(하프 VCC)이다. 신호 SAP는 제1도에 도시한 블럭(21-1)에 형성된 P채널형 센스 앰프 구동 회로에서 출력된다.
t 게이트(204) 및t 게이트(206)은 데이타를 판독할 때, 메모리셀 어레이(5-1)에서 출력된 데이타 신호와 메모리셀 어레이(5-2)에서 출력된 데이타 신호가 비트선쌍 BL, /BL 상에서 충돌하는 것을 방지한다. 이 때문에,t 게이트(204) 및t 게이트(206)은 데이타를 판독할 때 어느 한쪽이 온하고, 다른쪽이 오프된다.
또한,t 게이트(204) 및t 게이트(206)은 데이타를 기입할 때 칩의 외부로부터 입력된 한개의 데이타가 메모리셀 어레이(5-1) 및 메모리셀 어레이(5-2)에 동시에 기입되는 것도 방지한다. 이 때문에,t 게이트(204) 및t 게이트(206)은 데이타를 기입할 때에도 어느 한쪽이 온하고, 다른쪽이 오프한다. 이러한 제어는 신호tA, 신호tB에 의해 행해진다.
컬럼 게이트(208)은t 게이트(204) 또는t 게이트(206)에 의해 접속된 비트선쌍 BL, /BL을 컬럼 선택 신호 CSL에 따라서 데이터선 DQ, 반전 데이타선 /DQ에 접속한다. 비트선쌍 BL1, /BL1에 접속된 컬럼 게이트(208-1)에는 컬럼 선택 신호 CSL1이 공급되고, 비트선쌍 BL2, /BL2에 접속된 컬럼 게이트(208-2)에는 컬럼 선택 신호 CSL2가 공급된다. 컬럼 선택 신호 CSL1과 컬럼 선택 신호 CSL2와는 별개의 신호여도 좋지만, 동상의 신호여도 된다. 비트선쌍 BL1, /BL2가 데이타선쌍 DQ1, /DQ1에 접속되고 비트선쌍 BL2, /BL2가 데이타선쌍 DQ1, /DQ1에 접속되어 있어서 데이타를 판독할 때에 데이타가 충돌하거나 또는 데이타를 중복하여 기입하는 일이 없기 때문이다. 이들 컬럼 선택 신호 CSL은 제11도에 도시한 컬럼 디코더(11-1)에서 출력된다.
비트선 이퀄라이즈 회로(210)은 메모리셀 어레이(5-1)의 비트선쌍 BL, 반전 비트선 /BL 간의 전위차는 비트선 이퀄라이즈 신호 EQL에 따라서 이퀄라이즈 한다. 이퀄라이즈 전위 VBL은 이퀄라이즈 회로 활성화 신호 VBL에 의해 공급된다. 이퀄라이즈 전위 VBL은 비트선 프리차지 전위로서 예를 들면 전원 전위 VCC의 1/2(하프 VCC)이다.
비트선 이퀄라이즈 회로(212)는 메모리셀 어레이(5-2)의 비트선쌍 BL, 반전 비트선 /BL간의 전위차를 비트선 이퀄라이즈 신호 EQ1에 따라 이퀄라이즈 한다. 비트선 이퀄라이즈 회로(212)의 회로는 이퀄라이즈 회로(210)과 동일한 회로이다.
제2센스 앰프 어레이(7-0)는 메모리셀 어레이(5-1)의 센스 앰프 어레이(7-1)에 상대하는 변(23)에 근접하여 배치되어 있다. 센스 앰프 어레이(7-0)은 기본적으로 메모리셀 어레이(5-1)에 집적된 BPT셀군에 전기적으로 접속되는 제3센스 앰프군과, 이 제3센스 앰프군에 전기적으로 접속되는 제3DQ선군을 포함한다.
제5도는 센스 앰프 어레이(7-0)의 회로도이다.
제5도에 도시한 바와 같이, 센스 앰프 어레이(7-0)는 셰어드 센스 앰프 방식은 아니다. 센스 앰프 어레이(7-0)이 말단의 메모리셀 어레이(5-1)에 근접하기 때문이다. 그러나, 센스 앰프 어레이(7-0)에는 센스 앰프(202), 컬럼 게이트(208), 비트선 이퀄라이즈 회로(212)외에 셰어드 센스 앰프 방식 특유의t 게이트(206)이 설치되어 있다. 다른 센스 앰프 어레이(7-1) 등과 회로 동작의 정합을 꾀하기 때문이다.
또한, 센스 앰프 어레이(7-0)의 센스 앰프(202)에 공급되는 센스 앰프 활성화 신호 BSAN 및 SAP는 각각 제1도에 도시한 블럭(19-0)에 형성된 N채널형 센스 앰프 구동 회로, 블럭(21-0)에 형성된 P채널형 센스 앰프 구동 회로에서 출력된다. 마찬가지로, 센스 앰프 어레이(7-0)의 컬럼 게이트(208-3)에 공급되는 컬럼 선택 신호(CSL3) 및 컬럼 게이트(208-4)에 공급되는 컬럼 선택 신호 CSL4는 제1도에 도시한 컬럼 디코더 어레이(11-1)에서 출력된다.
제3센스 앰프 어레이(7-2)는 메모리셀 어레이(5-2)의 센스 앰프 어레이(7-1)에 상대하는 변(25)에 근접하여 배치되어 있다. 센스 앰프 어레이(7-2)는 메로리셀 어레이(5-2)에 집적된 BPT셀군에 전기적으로 접속되는 제4센스 앰프군과, 이 제4센스 앰프군에 전기적으로 접속되는 제4DQ선군을 적어도 포함한다.
제6도는 센스 앰프 어레이(7-2)의 회로도이다.
제6도에 도시한 바와 같이, 센스 앰프 어레이(7-2)는 제4도에 도시한 센스 앰프 어레이(7-1)과 마찬가지로, 셰어드 센스 앰프 방식이다. 센스 앰프군 및 DQ선군을 제3메모리셀 어레이(5-3)과 공유하기 때문이다. 제3메모리셀 어레이(5-3)은 센스 앰프 어레이(7-3)에 근접하여 배치되어 있다.
또한, 센스 앰프 어레이(7-2)의 센스 앰프(202)에 공급되는 센스 앰프 활성화 신호 BSAN 및 SAP는 각각 제1도에 도시한 블럭(19-2)에 형성된 N채널형 센스 앰프 구동 회로, 블럭(21-2)에 형성된 P채널형 센스 앰프 구동 회로에서 출력된다. 마찬가지로, 센스 앰프 어레이(7-2)의 컬럼 게이트(208-3)에 공급되는 컬럼 선택 신호 CSL3는 센스 앰프 어레이(7-0)의 컬럼 게이트(208-3)에 공급되는 컬럼 선택 신호 CSL3과 동일한 신호이다. 마찬가지로, 센스 앰프 어레이(7-2)의 컬럼 게이트(208-4)에 공급되는 컬럼 선택 신호 CSL4는 센스 앰프 어레이(7-0)의 컬럼 게이트(208-4)에 공급되는 컬럼 선택 신호(CSL4)와 동일한 신호이다.
제1로우 디코더 어레이(9-1)은 메로리셀 어레이(5-1)의 센스 앰프 어레이(7-1) 및 센스 앰프 어레이(7-0)에 근접하는 변 이외의 변(27)에 근접하여 배치되어 있다. 로우 디코더 어레이(9-1)은 메로리셀 어레이(5-1)에 집적된 BPT셀군의 로우를 선택하는 제1로우 디코더군을 포함하고 있다.
제2로우 디코더 어레이(9-2)는 메모리셀 어레이(5-2)의 센스 앰프 어레이(7-1) 및 센스 앰프 어레이(7-2)에 근접하는 변 이외의 변(29)에 근접하여 배치되어 있다. 로우 디코더 어레이(9-2)는 메로리셀 어레이(5-2)에 집적된 BPT셀군의 로우를 선택하는 제2로우 디코더군을 포함한다. 제2로우 디코더 어레이(9-2)회로는 제1로우 디코더 어레이(9-1) 회로와 거의 동일하다.
컬럼 디코더 어레이(11-1)은 센스 앰프 어레이(7-1)의 메모리셀 어레이(5-1)에 상대하는 변(31)에 근접하여 배치되어 있다. 본 실시예의 컬럼 디코더 어레이(11-1)은 메모리셀 어레이(5-1,5-2,5-3,···)에서 공유된다. 컬럼 디코더 어레이(11-1)은 메로리셀 어레이(5-1,5-2,5-3,···), 집적된 BPT셀군의 컬럼을 선택하는 컬럼 디코더를 포함하고 있다.
제1공급 소자 블럭(13-1)은 메모리셀 어레이(5-1)의 로우 디코더 어레이(9-1)에 상대하는 변(33)에 근접하여 배치되어 있다. 공급 소자 블럭(13-1)은 플레이트 전위 VPL이 공급되어 있는 플레이트 전위 배선(50-1)에 접속되어 있다. 플레이트 전위 배선(50-1)은 칩(1)에 형성된 플레이트 전위 VPL 발생 회로(52)에 접속되어 있다. VPL 발생 회로(52)는 기본적으로 칩(1)의 외부로부터 공급된 외부 전원 전위 VCC로부터 플레이트 전위 VPL을 발생시킨다. 본 실시예에서는 칩내에서의 전위 변동을 방지하기 위하여 내부 VCC 발생 회로(54)에 의해 외부 VCC로부터 내부 VCC를 발생시킨다. 내부 VCC 발생 회로(54)는 외부 VCC를 전위를 제한하여 내부 VCC를 발생시킨다. 전위를 제한함으로써 전위 변동이 적은 전원 전위, 즉 내부 VCC를 얻을 수 있다. VPL 발생 회로(52)는 내부 VCC로부터 플레이트 전위 VPL을 발생시킨다. 플레이트 전위 배선(50-1)은 칩(1)의 상측에 형성된 저저항의 금속 배선이다. 금속 배선의 저저항 금속은 예를 들면 알루미늄을 주성분으로 하는 금속이 선정된다. 공급 소자 블럭(13-1)은 매립 플레이트 배선층과 플레이트 전위 배선과의 접속 개소이다. 그렇기 때문에, 공급 소자 블럭(13-1)은 플레이트 전위 VPL을 플레이트 전위 배선(50-1)로부터 제3도에 도시된 매립 플레이트 배선층(102)에 공급하는 공급 소자를 포함한다.
제2공급 소자 블럭(13-2)는 메모리셀 어레이(5-2)의 로우 디코더 어레이(9-2)에 상대하는 변(35)에 근접하여 배치되어 있다. 공급 소자 블럭(13-2)는 매립 플레이트 배선층과 플레이트 전위 배선과의 접속 개소이다. 공급 소자 블럭(13-2)는 공급 소자 블럭(13-1)과 동일한 구조를 갖는다.
제7도는 제1도에 도시한 메모리 코어(3-1)의 전체를 도시한 블럭도, 제8도는 본 발명의 제1실시예에 관한 다이나믹형 RAM의 전체를 도시한 블럭도이다.
제1도에 도시한 메모리셀 어레이(5-1,5-2,5-3,···)는 각각 256 KBit의 메모리셀 어레이(5)(5-1~5-64)가 집적된다. 따라서, 메모리 코어(3-1)의 기억용량은 16 MBit이다(256 KBit×64).
제7도에 도시한 바와 같이, 메모리 코어(3-1)의 컬럼 방향을 따르는 센터 라인에는 리드 라이트 데이타(RWD)선 버스(15-1)이 설치되어 있다. 센스 앰프 어레이(7)에 포함된 DQ선쌍군은 DQ 버퍼(7)을 통하여 RWD선 버스(15-1)에 RWD선쌍군에 접속된다. DQ 버퍼(17)은 DQ선쌍으로 전해진 데이타 신호를 증폭하여 RWD선쌍으로 전한다.
64개의 메모리셀 어레이(5)는 32개씩 2분할되어 메모리 코어(3-1)에 배치된다. 2분할된 64개의 메모리셀 어레이(5)는 메모리셀 어레이(5) RWD선 버스(15-1)을 경계로 대칭으로 배치된다. 각 메모리셀 어레이(5)마다 설치된 공급 소자 블럭(13)은 각각 메모리 코어(3-1)의 가장자리를 따라서 2열로 배치된다. 플레이트 전위 배선(50)은 분할하여 배치됨으로써 가능한 메모리셀 어레이의 열마다 설치된다. 본 실시예의 플레이트 전위 배선(50)은 메모리 코어(3-1)의 가장자리를 따라서 서로 평행하게 2라인 설치되어 있다. 플레이트 전위 배선(50-1)은 지면 좌측의 메모리셀 어레이의 열에 배치된 공급 소자 블럭(13)상에 배치되고, 플레이트 전위 배선(50-2)는 지면 우측 메모리셀 어레이의 열에 배치된 공급 소자 블럭(13)상에 배치된다. 플레이트 전위 VPL은 메모리 코어(3-1)의 좌우 가장자리로부터 메모리 코어(3-1)의 센터를 향하여 매립 플레이트 배선층(102)에 전달된다.
또한, 제8도에 도시한 바와 같이, 상기의 구성을 갖는 메모리 코어(3)이 하나의 칩(1)에 4개 설치되어 있다. 칩(1)의 전체, 즉 제1실시예에 관한 다이나믹형 RAM은 64MBit의 기억 용량을 갖게 된다(16MBit×4).
제8도에 도시한 다이나믹형 RAM으로부터 데이타를 판독할 때의 데이타 신호의 흐름은 개략적으로 다음과 같다.
메모리 코어(3-1)의 RWD선 버스(15-1)에 전달된 데이타 신호가 멀티플렉스 회로(56-1)에서 멀티플렉스된다. 마찬가지로, 메모리 코어(3-2)의 RWD선 버스(16-2)에 전달된 데이타 신호, 메모리 코어(3-3)의 RWD선 버스(15-3)에 전달된 데이타 신호, 및 메모리 코어(3-4)의 RWD선 버스(15-4)에 전달된 데이타 신호가 각각 멀티플렉스 회로(56-2,56-3,56-4)에서 멀티플렉스된다. 멀티플렉스된 데이타 신호는 다시 멀티플렉스 회로(58)에서 멀리플렉스된다. 멀티플렉스 회로(58)에서 멀티플렉스된 데이타 신호는 입출력 버퍼 회로(60)에 입력된다. 데이타 신호는 입출력 버퍼 회로(60)으로부터 칩(1)의 외부로 출력된다.
제8도에 도시한 다이나믹형 RAM에 데이타를 기입할 때의 데이타 신호의 흐름은 거의 상기 데이타의 판독시의 흐름과 반대이다.
다음에, 로우 디코더 어레이, 메모리셀 어레이, 공급 소자 블럭 및 P채널형 센스 앰프 구동 회로 블럭에 대하여 상세히 설명한다.
제9도는 제1도에 도시한 9-9선을 따른 단면도로서, (a)도는 로우 디코더 어레이(9-1)의 구조를 개략적으로 도시한 단면도, (b)도는 메모리셀 어레이(5-1) 및 공급 소자 블럭(13-1)의 구조를 개략적으로 도시한 단면도, (c)도는 P채널형 센스 앰프 구동 회로 블럭(21-1)의 구조를 개략적으로 도시한 단면도이다.
먼저, 제9(a)도에 도시한 바와 같이, P형 기판(1)의 로우 디코더 어레이(9-1)에 따르는 영역에는 깊은 N형 웰(300) 및 얕은 N형 웰(302)가 형성되어 있다. 깊은 N형 웰(300)내에는 N형 웰(304), P형 웰(306)이 형성되어 있다.
깊은 N형 웰(300) 및 N형 웰(304)에는 전원 전위 VCC이 인가된다. 전원 전위 VCC는 외부 전원 전위 VCC, 또는 내부 전원 전위 VCC의 어느 한 전위이다. P형 웰(306)에는 전원 전위 VSS가 인가된다. 전원 전위 VSS는 저전위 전원으로서 예를 들면 접지 전위이다.
얕은 N형 웰(302)에는 승압 전위 VPP가 인가된다. 승압 전위 VPP는 외부 전원 전위 VCC를 승압, 또는 내부 전원 전위 VCC의 어느 하나를 도시하지 않는 승압회로에서 승압한 전위이다.
N형 웰(304)에는 도시하지 않은 P채널형 MOSFT군이 형성된다. 도시하지 않은 P채널형 MOSFET군은 로우 디코더 어레이가 포함하는 전원 전위 계통의 회로에 이용된다. P형 웰(306)에는 도시하지 않은 N채널형 MOSFET군이 형성된다. 도시하지 않은 N채널형 MOSFET군은 로우 디코더 어레이가 포함하는 전원 전위 계통의 회로에 이용된다. 로우 디코더 어레이가 포함하는 전원 전위 계통의 회로는 논리 게이트 회로군을 포함한다. 논리 게이트 회로군은 복수의 로우 어드레스의 조합으로부터 하나의 워드선을 선택한다. 또한, 로우의 디코드 방식이 부분 디코드 방식인 경우에는 논리 게이트 회로군은 복수의 로우 어드레스의 조합으로부터 워드선을 예를 들면 2n라인 포함하고 있는 워드선군을 선택한다. 즉, 논리 게이트 회로군은 로우 디코더군이다. 논리 게이트 회로군은 통상 NAND 게이트 회로가 이용된다.
얕은 N형 웰(302)에는 도시하지 않은 P채널형 MOSFET군이 형성된다. 도시하지 않은 P채널형 MOSEFT군은 로우 디코더 어레이가 포함하는 승압 전위 계통의 회로에 이용된다. 로우 디코더 어레이가 포함하는 승압 전위 계통의 회로는 워드선 드라이버 회로를 포함한다. 또한, 로우 디코드 방식이 부분 디코드 방식인 경우에는 워드선 드라이버 회로 및 부분 디코더 회로를 포함한다. 워드선 드라이버 회로는 예를 들면 상기 논리 게이트 회로군에 의해 선택된 워드선, 또는 워드선군에 승압 전위 전원으로부터 승압 전위 VPP를 공급한다. 또한, 부분 디코더 회로는 상기 논리 게이트 회로(로우 디코더)군과 동일한 회로이며, 복수의 로우 어드레스의 조합에서 하나의 워드선 드라이버 회로의 열을 선택한다. 부분 디코더 회로는 선택된 워드선 드라이버 회로의 열에 승압 전위 전원으로서 승압 전위 VPP를 공급한다. 또한, 상기 논리 게이트 회로(로우 디코더)군을 승압 전위 계통의 회로에 포함된 경우에는 상기 논리 게이트 회로(로우 디코더)군의 P채널형 MOSFET군은 N형 웰(304) 대신에 얕은 N형 웰(302)에 형성된다.
제9(b)도에 도시한 바와 같이, P형 기판(1)의 메모리셀 어레이(5-1)에 대응하는 영역에는 트렌치군(106) 및 트렌치군(106)의 기저에 접하는 매립 플레이트 배선층(102)을 포함하는 메모리셀군이 형성되어 있다. P형 기판(1)의 공급 소자 블럭(13-1)에 대응하는 영역에는 트렌치군(106), 이 트렌치군(106)의 기저에 접하는 매립 플레이트 배선층(102) 및 깊은 N형 웰(308)이 형성되어 있다.
깊은 N형 웰(308)에는 도시하지 않은 플레이트 전위 배선(50)이 접속되어 있어 제1도에 도시한 플레이트 전위 VPL이 인가된다. 깊은 N형 웰(308)은 매립 플레이트 배선층(102)에 접속되어 있다. 이에 따라, 깊은 N형 웰(308)은 플레이트 전위 VPL을 매립 플레이트 배선층(102)에 공급하는 공급 소자가 된다.
깊은 N형 웰(308)은 N형 불순물, 예를 들면 인(P) 또는 비소(As)를 기판에 주입한 후, 주입된 불순물을 기판(1) 내에 열확산시킴으로써 형성된다. 깊은 N형 웰(308)의 깊이는 웰(308)의 설계된 평면 면적과 열 이력(열 처리 시간의 총 합계 시간), 또는 BPT셀군의 매립 플레이트 배선(102)의 깊이에 따라 변한다. 본 실시예에서는 대강 8㎛정도이다. 매립 플레이트 배선(102)의 깊이가 대략 5㎛이기 때문이다. 깊은 N형 웰(308)의 깊이를 매립 플레이트 배선(102)의 깊이 보다도 깊게 함으로써, N형 웰(308)과 매립 플레이트 배선(102)와 반드시 접촉된다. 매립 플레이트 배선(102)의 깊이는 BPT셀의 트렌치(106)의 깊이에 따라 변한다. 트렌치(106)의 깊이는 BPT셀의 캐패시턴스에 의해 변화한다. 본 실시예에서는 BPT셀이 미세화되어도 충분한 캐패시턴스를 얻을 수 있도록 트렌치(106)의 깊이를 대략 5㎛로 하고 있다.
또한 제9(b)도에 도시한 바와 같이, 워드선 WL의 양단에는 각각 톱 영역(310, 312)이 설치되어 있다. 톱 영역(310, 312)는 각각 제3도에 도시한 바이패스 워드 선 BP와 워드선 WL을 접속하기 위한 접속 영역이다. 공급 소자 블럭(13-1)측에 있는 톱 영역(312)는 깊은 N형 웰(308) 상에 오버랩하고 있다. 바이패스 워드선 BP가 설치된 다이나믹형 RAM에서는 톱 영역(310 및 312)가 필요하다. 그렇기 때문에, 칩 면적은 톱 영역(310 및 312)분 만큼 로우 방향으로 증가한다. 본 실시예에서는 톱 영역(312)를 깊은 N형 웰(308) 상에 오버랩 시킴으로써 로우 방향으로 증가하는 면적을 억제하고 있다.
제9(c)도에 도시한 바와 같이, P형 기판(1)의 P채널형 센스 앰프 구동 회로 블럭(21-1)에 대응하는 영역에는 얕은 N형 웰(314)가 형성되어 있다.
얕은 N형 웰(314)에는 전원 전위 VCC가 인가된다. 전원 전위 VCC는 외부 전원 전위 VCC, 또는 내부 전원 전위 VCC중 어느 한쪽 전위이다.
얕은 N형 웰(314)에는 도시하지 않은 P채널형 MOSEFT군이 형성된다. 도시되지 않은 P채널형 MOSFET군은 P채널형 센스 앰프 구동 회로가 포함하는 전원 전위 계통의 회로는 센스 앰프 활성화 신호선 드라이버 회로이다. 센스 앰프 활성화 신호선 드라이버 회로는 예를 들면 구동 회로 활성화 신호에 따라서 센스 앰프 활성화 신호선에 VCC 레벨의 활성화 신호 SAP를 출력한다.
다음에, 메모리셀 어레이 및 공급 소자 블럭에 대하여 더욱 상세히 설명한다.
제10도는 공급 소자 블럭의 일부를 도시한 평면도, 제11도는 메모리셀 어레이의 일부를 도시한 평면도, 제12도는 제10도중의 12-12선을 따르는 단면도, 제13도는 제10도 중의 13-13선을 따르는 단면도이다.
또한, 제14도는 제10도에 도시한 평면도의 기판 표면까지를 도시한 평면도, 제15도는 제11도에 도시한 평면도의 기판 표면까지를 도시한 평면도, 제16도는 제10도에 도시한 평면도의 제1층 폴리실리콘층까지를 도시한 평면도, 제17도는 제11도에 도시한 평면도의 제1층 폴리실리콘층까지를 도시한 평면도, 제18도는 제10도에 도시한 평면도의 제1층 알루미늄층까지를 도시한 평면도, 제19도는 제11도에 도시한 평면도의 제1층 알루미늄층까지를 도시한 평면도이다.
제10도∼제19도에 도시된 바와 같이, 메모리셀 어레이(5-1)에는 기판(1)의 표면이 노출하는 소자 영역(350)이 행렬상으로 형성되어 있다. 소자 영역(350)의 평면 형상은 컬럼 방향으로 깊게 되어 있는 직사각형이다. 소자 영역(350)은 컬럼 마다 1/2 피치씩 어긋나있다. 소자 영역(350)의 양단에는 각각 트렌치(106)이 형성되어 있다(특히 제15도 참조). 소자 영역(350) 이외의 기판(1) 표면은 필드 산화막(SiO2)(352)으로 덮여 있다(특히 제12도, 제13도 참조). 각 트렌치(106)의 기저에서는 각각 기판(1) 내에 N형 불순물(인, 또는 비소)가 확산되어 있다. 이 N형 불순물은 트렌치(106)의 기저를 중심으로하여 구(求) 형상으로 확산한다. 구형상으로 확산된 N형 불순물은 기판(1) 내부에서 서로 접촉된다. N형 매립 플레이트 배선(102)는 구 형상으로 확산된 N형 불순물이 서로 접속함으로써 얻어진다. N형 웰(308)의 절반 정도의 영역은 평면에소 보아 N형 매립 플레이트 배선(102)에 오버랩한다(특히 제14도 참조). N형 웰(308)의 다른 절반 정도의 영역에는 플레이트 전위 배선(50-1)이 컨택트된다. 제14도 중, 참조 번호(354)에 도시되는 영역은 그 컨택트 영역이다.
기판(1) 상에는 제1층 폴리실리콘층을 사용하여 로우 방향을 따라서 워드선 WL이 형성되어 있다(특히 제17도 참조). 하나의 소자 영역(350)에는 각각 2라인의 워드선 WL이 교차한다. 소자 영역(350)의 2라인의 워드선에 의해 끼워진 영역에는 비트선 BL이 컨택트된다. 제17도 중에서 참조 번호(356)으로 도시되는 영역은 그 컨택트 영역이다. 워드선 WL중 공급 소자 블럭(13-1) 상에 있는 부분은 메모리셀 어레이(5-2)상에 있는 부분보다도 폭이 넓게 되어 있다(특히 제16도 참조). 워드선의 폭이 넓게 된 영역은 톱 영역(312)이다. 톱 영역(312)에는 바이패스 워드선 BP를 컨택트한다. 제16도 중 참조 번호(358)로 도시되는 영역은 그 컨택트 영역이다.
제1층 폴리실리콘층 상에는 제1층 층간 절연막(360)이 형성되어 워드선 WL 끼리를 서로 절연하고 있다(특히 제12도, 제13도 참조). 제1층 층간 절연막(360)상에는 제2층 폴리실리콘층과 금속 실리사이드층과의 적층막(폴리사이드막)을 사용하여, 컬럼 방향을 따라서 비트선 BL(/BL)이 형성되어 있다(특히 제19도 참조). 한개의 소자 영역(350)에는 각각 1라인의 비트선이 컨택트 영역(356)을 통하여 접속된다.
폴리사이드막 상에는 제2층 층간 절연막(362)가 형성되고, 비트선 BL(/BL)끼리를 서로 절연하고 있다(특히 제12도, 제13도 참조). 제2층 층간 절연막(362)상에는 제1층 알루미늄층을 사용하여 로우 방향을 따라서 바이패스 워드선 BP가 형성되어 있다(특히 제19도 참조). 1라인의 워드선 WL에는 각각 1라인의 바이패스 워드선 BP가 컨택트 영역(358)을 통하여 접속된다.
또한 본 실시예에서는 상기 제1층 알루미늄층을 사용하여 상기 N형 웰(308)의 다른 절반 정도의 영역상에 중간 배선층(364)가 형성되어 있다(특히, 제18도 참조). 중간 배선층(364)는 컨택트 영역(356)을 통하여 N형 웰(308)에 접속된다. 중간 배선층(364)는 컨택트홀이 깊어지는 것을 억제한다.
제1층 알루미늄층 상에는 제3층 층간 절연막(366)이 형성되어, 바이패스 워드선 BP끼리 및 중간 배선층(364)를 서로 절연하고 있다(특히 제12도, 제13도 참조). 제3층 층간 절연막(366) 상에는 제2층 알루미늄층을 사용하여 컬럼 방향을 따라서 컬럼 선택선 CSL이 형성되어 있다(특히 제11도 참조). 컬럼 선택선 CSL은 각각 비트선 BL과 /BL 사이의 상부에 형성되어 있다. 컬럼 선택선 CSL은 메모리셀(5-1) 상에서는 컨택트가 없고 센스 앰프 어레이(7)상에서 컬럼 게이트(208)의 N채널형 MOSFET의 게이트에 컨택트된다.
또한 본 실시예에서는 상기 제2층 알루미늄층을 사용하여 상기 중간 배선층(364)상에 플레이트 전위 배선(50-1)이 형성되어 있다(특히 제10도 참조). 플레이트 전위 배선(50-1)은 컨택트 영역(368)을 통하여 중간 배선층(364)에 접속된다. 플레이트 전위 배선(50-1)은 중간 배선층(364)를 통하여 N형 웰(308)에 플레이트 전위 VPL을 공급한다. 또한, 컨택트 영역(368)은 컨택트 영역(354)으로부터 어긋나게 컨택트 영역(354) 상에 겹치지 않도록 형성되어 있다. 본 실시에에서는 컨택트 영역(368)을 중간 배선층(364)이 평탄한 부분에 형성함으로써 정상적인 컨택트가 실현되는 확률을 향상시키고 있다.
상기 제1실시예에 관한 다이나믹형 RAM은 제1도에 도시한 바와 같이, 공급소자 블럭(13-1)을 메모리셀 어레이(5-1)의 로우 디코더 어레이(9-1)에 상대하는 변(33)에 근접하여 배치하고, 공급 소자 블럭(13-2)을 메모리셀 어레이(5-2)의 로우 디코더 어레이(9-2)에 상대하는 변(35)에 근접하여 배치한다. 이 구성에서는 새로운 블럭으로서 공급 소자 블럭(13-1, 13-2)을 기판(칩)(1)에 설치했을 때, 컬럼 방향의 집적도가 방해받지 않는다. 단, 제1실시예에 관한 다이나믹형 RAM은 새로운 블럭이 기판(칩)(1)내에 추가되어 있으므로 그 추가된 만큼 면적 로스가 있다.
그러나, 특히 제1도, 제7도 및 제8도에 도시한 블럭 배치를 갖는 다이나믹형RAM에서는 컬럼 방향의 집적도가 방해받기 보다 로우 방향의 집적도가 방해 받는 편이 면적 로스가 작아진다. 왜냐하면, 메모리셀 어레이(5)와 센스 앰프 어레이(7)사이에 공급 소자 블럭(13)을 배치하면, 제7도에 도시한 메모리 코어(3)에서는 컬럼 방향을 따라서 32개의 공급 소자 블럭(13)이 추가되게 된다. 또한, 복수의 메모리 코어(3)을 기판(칩)(1)에 배치하였을 때, 예를 들면 제8도에 도시한 바와 같이 메모리 코어(3)을 배치하였을 때에는 컬럼 방향을 따라서 64개의 공급 소자 블럭(13)이 추가된다. 따라서, 칩이 컬럼 방향을 따라서 크게 늘어난다.
이에 대하여, 제1실시예에 관한 다이나믹형 RAM과 같이, 메모리셀 어레이(5)의 로우 디코더 어레이(9)에 상대하는 변(33과 35)에 공급 소자 블럭(13)을 배치하면, 제7도에 도시한 메모리 코어(3)에서는 로우 방향을 따라서 2개의 공급 소자 블럭(13)을 추가하는것 만으로 완료된다. 또한 복수의 메모리 코어(3)을 기판(칩)(1)에 배치하였을 때, 예를 들면 제8도에 도시한 바와 같이 메모리 코어(3)을 배치하였을 때에도 로우 방향을 따라서 4개의 공급 소자 블럭(13)을 추가하는것 만으로 완료된다. 이와 같은 점에서, 상기 제1실시예에 관한 다이나믹형 RAM에서는 칩(1)이 컬럼 방향을 따라서 늘어나는 일 없이 로우 방향을 따라서 최소 한도 늘어나는것 만으로 멈춘다. 따라서, 침 전체의 집적도를 방해받는 일 없는 매립플레이트 배선층과 플레이트 배선층과의 접속 개소를 갖는 다이나믹형 RAM이 된다.
또한 상기 제1실시예에 관한 다이나믹형 RAM에서는 이 효과에 부가하여 이하와 같은 효과가 얻어지고 있다.
제20도는 제1도에 도시한 블럭 속을 더욱 상세히 도시한 블럭도이다.
제20도에 도시한 바와 같이, 상기 제1실시예에 관한 다이나믹형 RAM에서는 공급 소자 블럭(13)을 로우 디코더 어레이(9)에 상대하는 변(33과 35)에 배치하는 한편 RWD선 버스(15)를 로우 디코더 어레이(9)측에 배치하고 있다. 이 구성에서는 공급 소자 블럭(13)을 칩에 추가하여도 데이타의 판독 및 데이타의 기입 동작의 고속화가 방해받지 않는다. 예를 들면 로우 디코더 어레이(9)와 메모리셀 어레이(5)와의 사이에 공급 소자 블럭(13)을 배치하면, 공급 소자 블럭(13)이 배치된 만큼 워드선 WL의 길이가 신장한다. 워드선 WL의 길이가 신장하면, 메모리셀을 선택하기 위해 필요한 시간이 길어진다. 또한, RWD선 버스(15)를 공급 소자 블럭(13) 측에 설치하면, 플레이트 전위 배선(50-1)과 RWD선 버스(15)가 근접하여 병행한다. 플레이트 전위 배선(50-1)의 전위는 플레이트 전위 VPL에 고정되어 있다. 이렇기 때문에, 플레이트 전위 배선(50-1)과 RWD선 버스(15)가 커플링할 가능성이 있고 RWD선쌍 사이에 소정의 전위차가 발생할 때 까지의 시간이 길어진다. 또한, 로우 디코더 어레이(9)와 메모리셀 어레이(5) 사이에는 다른 회로 블럭이 배치되어 있기 때문에, 데이타선 DQ의 길이도 증가하지 않는다. 또, 상기 소정의 전위차는 메모리셀로부터 판독된 데이타 또는 메모리셀에 기입해야 할 데이타이다.
따라서, 상기 제1실시예에 관한 다이나믹형 RAM에서는 공급 소자 블럭(13)을 루우 디코더 어레이(9)에 상대하는 변(33과 35)에 배치하고 있기 때문에 워드선 길이의 증가가 없다. 또한 RWD선 버스(15)를 로우 디코더 어레이(9)측에 배치하고 있기 때문에 플레이트 전위 배선(50-1)과 RWD선 버스(5) 사이에는 메모리셀 어레이(5) 등이 존재하고, 플레이트 전위 배선(50-1)과 RWD선 버스(5)가 커플링되지도 않는다. 또한, 데이타선 DQ의 길이도 증가하지 않는다. 이와 같은 점에서 상기 제1실시예에 관한 다이나믹형 RAM에서는 데이타의 판독 및 데이타의 기입 동작의 고속화가 방해받는 일이 없다.
또한 제20도에 도시한 바와 같이, 상기 제1실시예에 관한 다이나믹형 RAM에 서는 공급 소자인 웰(308)을 각 공급 소자 블럭(13)마다 하나씩 설치하고, 이들 웰(308) 끼리의 사이에 P채널형 센스 앰프 구동 회로(21)을 배치하고 있다. 이에 따라, 공급 소자 블럭(13)을 추가함에 따른 면적 로스를 더욱 작게 할 수 있다. P채널형 센스 앰프 구동 회로(21)은 센스 앰프 활성화 신호선 SAP를 구동하기 위한 P채널형 MOSFET를 포함한다. 이 P채널형 MOSFET는 센스 앰프군 전위 VCC를 공급하는 것으로, 사이즈가 크다. 충분한 드라이버빌러티가 요구되기 때문이다. 이와 같은 P채널형 MOSFET를 포함하는 회로를 웰(308)끼리의 사이에 형성한다. 이에 따라, 웰(308)까지의 사이에 발생한 영역이 유효하게 사용된다. 이같은 점에서, 기판(칩)(1)상에서 무효 영역(데드 레젼)이 삭감되고, 공급 소자 브럭(13)을 추가함에 따른 면적 로스는 더욱 작아진다. 또, 상기 실시예에서는 웰(308)끼리의 사이만으로는 P채널형 센스 앰프 구동 회로(21)을 배치할 수 없기 때문에, 웰(308)의 센스 앰프 어레이(7-1)측의 변에서 웰(308)의 메모리셀 어레이(5)에 상대하는 변을 따라서 L자형으로 배치하고 있다. L자형으로 배치해야만 하는 만큼 P채널형 센스 앰프 구동 회로(21)의 면적은 크다.
또한 상기 제1실시예에 관한 다이나믹형 RAM은 제20도에 도시한 바와 같이 공급 소자인 웰(308)을 각 공급 소자 블럭(13)마다 하나씩 설치하고, 웰(308)을 각 메모리셀 어레이(5)마다 분산시켜 설치하고 있다. 이에 따라, 매립 플레이트 배선(102)의 플레이트 전위 VPL의 변동을 억제할 수 있다.
그런데, 64MBit급 이상의 대규모 기억 용량을 갖는 다이나믹형 RAM은 소비 전력이 크다. 특히 데이타를 리플레시할 때, 리플레시해야 할 데이타의 양이 팽대하여 소비 전력이 커진다. 이 때문에, 대규모 기억 용량의 다이나믹형 RAM에서는 소비 전력을 저감하기 위하여 데이타가 리플레시되는 메모리셀 어레이만 활성 상태로 하고, 다른 메모리셀 어레이는 비활성 상태로 두는 방식이 채용된다. 이와 같은 다이나믹형 RAM은 비활성 상태인 메모리셀의 매립 플레이트 배선(102)에 활성상태인 메모리셀 어레이로부터 전기적 노이즈가 칩입할 가능성이 있다. 특히 매립 플레이트 배선(102)이 기판(1) 내에서 웰 영역(308)을 통해 연결되어 있으면, 그 성능이 높다. 혹시, 매립 플레이트 배선(102)에 전기적 노이즈가 침입하여 플레이트 전위 VPL이 변동되어 버리면 메모리셀에 기억되어 있는 데이타가 파괴되거나, 최악의 경우에는 더욱 얇고, 더욱 섬세하게 되어 있는 캐패시터 유전체막에 데미지가 부여될 가능성이 있다. 이러한 점에서 웰(308)을 각 메모리셀 어레이(5)마다 하나씩 분리시켜서 설치하고 있는 상기 제1실시예에 관한 다이나믹형 RAM에서는 특히 매립 플레이트 배선(102)의 플레이트 전위 VPL의 변동을 억제할 수 있고, 메모리셀에 기억되어 있는 데이타의 파괴 가능성과, 메모리셀의 캐패시터 유전체막에 데미지가 부여될 가능성이 저감한다.
다음에, 본 발명의 제2실시예에 관한 다이나믹형 RAM에 대하여 설명한다.
상기 제1실시예에 관한 다이나믹형 RAM은 매립 플레이트 배선을 갖는 메모리셀로부터 제3도에 도시한 바와 같은 BPT셀이 적용되고 있다. 그러나, 매립 플레이트 배선을 갖는 메모리셀이라면, 제3도에 도시한 BPT셀에 한하는 것은 아니다. 매립 플레이트 배선을 갖는 메모리셀을 메모리셀 어레이에 집적한 다이나믹형 RAM에 본 발명을 적용하면, 상기 실시예와 동일한 효과를 얻을 수 있다.
매립 플레이트 배선을 갖는 메모리셀로서는 BPT셀 외에, 배리드 스트랩형 메모리셀이다(이하, BEST셀이라 한다).
제21도는 BEST셀의 단면도이다. BEST셀에 대하여, 간단히 설명한다.
제21도에 도시한 바와 같이, 플레이트가 되는 N형 실리콘 영역(402)는 기판(1)내에 형성되어 있다. N형 전위 VPL을 메모리셀 어레이 전체에 전달하는 기능도 있기 때문에, BPT셀의 N형 매립 플레이트 배선층(102)와 동일한 영역으로 생각할 수 있다. N형 실리콘 영역(402)상에는 P형 실리콘 영역(404)이 형성되어 있다. 트렌치(106)은 P형 실리콘 영역(404)의 표면에서 상기 N형 실리콘 영역(402)의 도중까지 형성되어 있다. 트렌치(106)의 상기 N형 실리콘 영역(402)에 접하는 측벽에는 캐패시터 유전체막(110)이 칼라(collar)상으로 형성되어 있다. 또한, 트렌치(106)의 상기 P형 실리콘 영역(404)에 접하는 측벽 및 트렌치(106)의 기저에는 캐패시터 유전체막(110) 보다도 두꺼운 실리콘 산화막(SiO2)(108)이 칼라상(collar)으로 형성되어 있다. 트렌치(106) 중에는 스트레이지 노드(112)로 매립되어 있다. 또한 스트레이지 노드(112)는 실리콘 산화막(108)에 의해 P형 실리콘 영역(404)와 절연되면서, 트렌치 중에서 실리콘 산화막(108)을 따라서 P형 실리콘 영역(404)의 표면까지 형성된다. 스트레이지 노드(112)는 캐패시터 유전체막(110)에 의해 플레이트인 N형 실리콘 영역(402)와 용량 결합한다. 스트레이지 노드(112)의 표면에는 실리콘 산화막(114)가 형성되어 있다. 또한, 실리콘 산화막(114) 하부인 한편 트렌치(106)의 측면에 있는 실리콘 산화막(108)에는 개공부가 설치되어 있다. P형 실리콘 영역(404)에는 이 개공부에 접하는 N형 실리콘 영역(406)이 형성되어 있다. 스트레이지 노드(113)는 개공부를 통하여 N형 실리콘 영역(406)에 접속되고, N형 실리콘 영역(406)은 셀 트랜지스터의 소스에 접속된다. 이에 따라, 스트레이지 노드(112)와 셀 트랜지스터의 소스가 접속된다.
이상이 BEST셀의 개요이다. 셀 트랜지스터에 대해서는 종래와 거의 같다.
예를 들면 워드선 WL은 셀 트랜지스터의 소스와 셀 트랜지스터의 드레인 사이의 P형 실리콘 영역(404) 상에 형성되고, 셀 트랜지스터의 드레인은 비트선 BL(/BL)에 접속되어 있다. 또, 제21도에서는 바이패스 워드선은 생략되어 있다.
제22도는 제1도에 도시한 메모리셀 어레이에 BEST셀을 이용했을 때의 단면도로서, (a)도는 로우 디코더 어레이(9-1)의 구조를 개략적으로 도시한 단면도, (b)도는 메모리셀 어레이(5-1) 및 공급 소자 블럭(13-1)의 구조를 개략적으로 도시한 단면도, (c)도는 P채널형 센스 앰프 구동 회로 블럭(21-1)의 구조를 개략적으로 도시한 단면도이다.
제22(a)∼(c)도에 도시한 바와 같이, 메모리셀 BPT셀에서 BEST셀로 변하는 것만으로 제9(a)∼(b)도에 도시한 구조와 동일하게 형성할 수 있다. 따라서, 상기 제2실시예에 관한 다이나믹형 RAM에서도 상기 제1실시예에 관한 다이나믹형 RAM과 동일한 효과를 얻을 수 있다.
또한, 상기 제2실시예에서는 제22(b)도에 도시한 바와 같이, N형 실리콘 영역(402)를 깊은 웰로 형성하고, P형 실리콘 영역(404)를 얕은 웰로 형성하고, 이 얕은 웰을 상기깊은 웰로부터 상기 깊은 웰의 일부가 기판(1)의 표면에 노출되도록 어긋나게 형성되어 있다. 그러고, 기판(1)의 표면에 노출된 깊은 웰의 일부를 공급 소자 블럭(13)으로 한다. 이와 같이 함으로써, 공급 소자를 새롭게 형성할 필요를 없앨수 있어서, 제조 공정의 간략화를 돕는다. 또한, 제22(b)도에 도시한 구조에서는 톱 영역(312)는 공급 소자 블럭(13)에 오버랩시키지 않아도 충분히 로우 방향의 면적 증가가 억제된다.
또, 제22(a)∼(c)도는 BEST셀의 일례로서, 다른 단면 구조로 할 수도 있다. 예를 들면 N형 실리콘 영역(402)를 매립층에서 형성하거나 또는 N형 실리콘 영역(402)를 N형 실리콘 기판으로 하여도 좋다. 이상 설명한 바와 같이, 본 발명에 따르면 집적도를 해치는 일 없이 매립 플레이트 배선층과 플레이트 전위 배선과의 접속 개소를 갖는 반도체 기억 장치를 제공할 수 있다.

Claims (9)

  1. 각각 제1및 제2전극을 갖고 상기 제1전극에 전하를 축적함으로써 정보의 기억을 행하는 트렌치 캐패시터를 행렬상으로 배치하여 구성되는 제1사각형상의 트렌치 캐패시터 어레이와, 각각 제1및 제2전극을 갖고 상기 제1전극에 전하를 축적함으로써 정보의 기억을 행하는 복수의 트렌치 캐패시터를 행렬상으로 배치하여 구성되고, 상기 제1트렌치 캐패시터 어레이에 소정 간격을 두고 나란히 배치된 제2사각형상의 트렌치 캐패시터 어레이와, 상기 제1트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부에서 각각 확산시키며, 상기 제1트렌치 캐패시터 어레이에 속하는 제2전극과 접속되고, 인접하는 것끼리 상호 접속된 복수의 구형(球型) 확산층으로 구성되는 제1확산층 배선층과, 상기 제2트렌치 캐패시터 어레이에 속하는 트렌치 캐패시터의 기저부에서 각각 확산시키며, 상기 제2트렌치 캐패시터 어레이에 속하는 제2전극과 접속되고, 접속하는 것끼리 상호 접속된 복수의 구형 확산층으로 구성되는 제2확산층 배선층과, 상기 제1트렌치 캐패시터 어레이와 상기 제2트렌치 캐패시터 어레이 사이에 배치되고, 상기 제1및 제2트렌치 캐패시터 어레이에 속하는 제1전극에 축적된 정보를 증폭하는 증폭 회로열과, 상기 제1트렌치 캐패시터 어레이의 한변을 따라 배치된 제1워드선 구동 회로와, 상기 제2트렌치 캐패시터 어레이의 한변을 따라 배치된 제2워드선 구동 회로와, 상기 제1트렌치 캐패시터 어레이의 상기 워드선 구동 회로에 존재하는 변의 대향하는 변을 따라 배치되며, 상기 제1확산층 배선층에 전압을 공급하는 제1접속 수단과, 상기 제2트렌치 캐패시터 어레이의 상기 워드선 구동 회로에 존재하는 변의 대향하는 변을 따라 배치되고, 상기 제2확산층 배선층에 전압을 공급하는 제2접속 수단으로 구성되는 것을 특징으로 하는 반도체 기억 장치.
  2. 외장(sheath)상의 플레이트 전극을 갖는 트렌치 캐패시터 및 MOS 트렌지스터로 구성되는 메모리셀을 행렬상으로 배치하고, 상기 트렌치 캐패시터 기저부에서 인접하는 트렌치 캐패시터와 접속함으로써 매립 플레이트 전극을 형성한 DRAM셀 어레이를 복수개 소정 간격을 두어 배치하고, 이들 간극에 센스 앰프를 배치하여 구성한 DRAM셀 블럭의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서, 상기 복수의 DRAM셀 어레이에 대응하여 설치되고, 상기 매립 플레이트 전극에 각각 내부 전원 전위와 접지 전위간의 중간 전위를 공급하는 복수의 전위 공급 회로가 상기 DRAM셀 어레이를 사이에 두면서 상기 워드선 구동 회로와 대향하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  3. 반도체 기판에 형성된 제1도전형의 제1웰과 상기 제1웰 보다도 얕은 제2도 전형의 제2웰과 상기 제2웰을 관통하고 상기 제1웰에 이르는 트렌치 캐패시터를 갖는 DRAM셀을 복수개 배치하여 이루어진 DRAM셀 어레이를 복수 개소에 소정 간격의 간극을 두어 배치하고, 이들 간극에 센스 앰프를 배치하여 구성한 DRAM셀 블럭의 각 DRAM셀 어레이에 접하도록 워드선 구동 회로를 일직선상으로 배치한 반도체 기억 장치에 있어서, 상기 복수의 DRAM셀 어레이에 대응하여 설치되고, 상기 제1웰에 내부 전원 전위와 접지 전위간의 전위를 중간 전위를 공급하는 복수의 전위 공급 회로가 상기 DRAM셀 어레이를 사이에 두면서 상기 워드선 구동 회로와 대향하여 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  4. 제1매립 플레이트 배선층에 접속된 제1메모리셀군을 포함하는 제1메모리셀 어레이와, 상기 제1메모리셀 어레이에 인접하여 배치되고, 제2매립 플레이트 배선층에 접속된 제2메모리셀군을 포함하는 제2메모리셀 어레이와, 상기 제1메모리셀 어레이와 상기 제2메모리셀 어레이 사이에 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제1센스 앰프군, 상기 제2메모리셀군에 전기적으로 접속되는 제2센스 앰프군, 상기 제1센스 앰프군에 전기적으로 접속되는 제1데이타군, 및 상기 제2센스 앰프군에 전기적으로 접속되는 제2데이타선군을 적어도 포함하는 제1센스 앰프 어레이와, 상기 제1메모리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제3센스 앰프군, 및 상기 제3센스 앰프군에 전기적으로 접속되는 제3데이타군을 적어도 포함하는 제2센스 앰프 어레이와, 상기 제2메모리셀 어레이의 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2메모리셀군에 전기적으로 접속되는 제4센스 앰프군, 및 상기 제4센스 앰프군에 전기적으로 접속되는 제4데이타선군을 적어도 포함하는 제3센스 앰프 어레이와, 상기 제1메모리셀 어레이의, 상기 제1센스 앰프 어레이 및 상기 제2센스 앰프 어레이에 근접하는 변 이외의 변에 근접하여 배치되고, 상기 제1메모리셀군의 로우를 선택하는 제1로우 디코더군을 포함하는 제1로우 디코더 어레이와, 상기 제2메모리셀 어레이의, 상기 제1센스 앰프 어레이 및 상기 제3센스 앰프 어레이에 근접하는 변 이외의 변에 근접하여 배치되고, 상기 제2메모리셀군의 로우를 선택하는 제2로우 디코더군을 포함하는 제2로우 디코더 어레이와, 상기 제2센스 앰프 어레이의, 상기 제1메모리셀 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1메모리셀군 및 상기 제2메모리셀군으로 공유되고, 상기 제1메모리셀군 및 상기 제2메모리셀군의 컬럼을 선택하는 컬럼 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1메모리셀 어레이의, 상기 제1로우 디코더 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1공급 소자 블럭과, 상기 제2메모리셀 어레이의, 상기 제2로우 디코더 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2공급 소자 블럭을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  5. 제1매립 플레이트 배선층에 접속된 제1메모리셀군을 포함하는 제1메모리셀 어레이와, 상기 제1메모리셀 어레이에 인접하여 배치되고, 제2매립 플레이트 배선층에 접속된 제2메모리셀군을 포함하는 제2메모리셀 어레이와, 상기 제1메모리셀 어레이와 상기 제2메모리셀 어레이 사이에 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제1센스 앰프군, 상기 제2메모리셀군에 전기적으로 접속되는 제2센스 앰프군, 상기 제1센스 앰프군에 전기적으로 접속되는 제1데이타선군, 및 상기 제2센스 앰프군에 전기적으로 접속되는 제2데이타선군을 적어도 포함하는 제1센스 앰프 어레이와, 상기 제1메모리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제3센스 앰프군, 및 상기 제3센스 앰프군에 전기적으로 접속되는 제3데이타선군을 적어도 포함하는 제2센스 앰프 어레이와, 상기 제2메모리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2메모리셀군에 전기적으로 접속되는 제4센스 앰프군, 및 상기 제4센스 앰프군에 전기적으로 접속되는 제4데이타군을 적어도 포함하는 제3센스 앰프 어레이와, 상기 제1메모리셀군의 로우를 선택하는 제1로우 디코더군을 포함하는 제1로우 디코더 어레이와, 상기 제2메모리셀군의 로우를 선택하는 제2로우 디코더군을 포함하는 제2로우 디코더 어레이와, 상기 제1메모리셀군 및 상기 제2메모리셀군으로 공유되고, 상기 제1메모리셀군 및 상기 제2메모리셀군의 컬럼을 선택하는 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1메모리셀 어레이에 근접하여 배치되고, 상기 제1매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1공급 소자 블럭과, 상기 제2메모리셀 어레이에 근접하고, 또한 제1공급 소자 블럭에 인접하여 배치되고, 상기 제2매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2공급 소자 블럭을 구비하고, 상기 제1, 제2공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜 설치하고, 상기 제1, 제2공급 소자 블럭끼리의 사이 영역에 상기 제1센스 앰프 어레이가 포함하는 센스 앰프군을 구동하기 위한 센스 앰프 구동 회로를 포함하는 회로 블럭이 배치되어 있는 것을 특징으로 하는 반도체 기억 장치.
  6. 제1매립 플레이트 배선층에 접속된 제1메모리셀군을 포함하는 제1메모리셀 어레이와, 상기 제1메모리셀 어레이에 인접하여 배치되고, 제2매립 플레이트 배선층에 접속된 제2메모리셀군을 포함하는 제2메모리셀 어레이와, 상기 제1메모리셀 어레이와 상기 제2메모리셀 어레이 사이에 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제1센스 앰프군, 상기 제2메모리셀군에 전기적으로 접속되는 제2센스 앰프군, 상기 제1센스 앰프군에 전기적으로 접속되는 제1데이타선군, 및 상기 제2센스 앰프군에 전기적으로 접속되는 제2데이타선군을 적어도 포함하는 제1센스 앰프 어레이와, 상기 제1메모리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제1메모리셀군에 전기적으로 접속되는 제3센스 앰프군, 및 상기 제3센스 앰프군에 전기적으로 접속되는 제3데이타선군을 적어도 포함하는 제2센스 앰프 어레이와, 상기 제2메모리셀 어레이의, 상기 제1센스 앰프 어레이에 상대하는 변에 근접하여 배치되고, 상기 제2메모리셀군에 전기적으로 접속되는 제4센스 앰프군, 및 상기 제4센스 앰프군에 전기적으로 접속되는 제4데이타군을 적어도 포함하는 제3센스 앰프 어레이와, 상기 제1메모리셀군의 로우를 선택하는 제1로우 디코더군을 포함하는 제1로우 디코더 어레이와, 상기 제2메모리셀군의 로우를 선택하는 제2로우 디코더군을 포함하는 제2로우 디코더군을 포함하는 제2로우 디코더 어레이와, 상기 제1메모리셀군 및 상기 제2메모리셀군으로 공유되고, 상기 제1메모리셀군 및 상기 제2메모리셀군의 컬럼을 선택하는 디코더군을 포함하는 컬럼 디코더 어레이와, 상기 제1메모리셀 어레이에 근접하여 배치되고, 상기 제1매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제1공급 소자 블럭과, 상기 제2메모리셀 어레이에 근접하고, 또한 제1공급 소자 블럭에 인접하여 배치되고, 상기 제2매립 플레이트 배선층에 플레이트 전위를 공급하는 공급 소자를 포함하는 제2공급 소자 블럭을 구비하고, 상기 제1, 제2공급 소자 블럭이 포함하는 공급 소자를 각 공급 소자 블럭마다 분산시켜 설치하고 있는 것을 특징으로 하는 반도체 기억 장치.
  7. 리드 라이트 데이타선군과, 리드 라이트 데이타선군의 한변을 따라서 배치된 복수의 로우 디코더 어레이를 포함하는 제1로우 디코더 어레이군과, 리드 라이트 데이타선군의, 상기 한변에 상대하는 다른변을 따라서 배치된 복수의 로우 디코더 어레이를 포함하는 제2로우 디코더 어레이군과, 제1로우 디코더 어레이군의, 상기 리드 라이트 데이타선군에 상대되는 변에 인접하여 배치되고, 각 로우 디코더 어레이마다 설치된 메모리셀 어레이를 포함하는 제1메모리셀 어레이군과, 제2로우 디코더 어레이군의 상기 리드 라이트 데이타선군에 상대되는 변에 인접하여 배치되고, 각 로우 디코더 어레이마다 설치된 메모리셀 어레이를 포함하는 제2메모리셀 어레이군과, 제1메모리셀 어레이군의, 상기 제1로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1공급 소자 블럭군과, 제2메모리셀 어레이군의, 상기 제2로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제2공급 소자 블럭군을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  8. 복수의 메모리 코어를 갖고, 상기 복수의 메모리 코어는 각각, 상기 메모리 코어가 늘어서는 방향을 따라서 배치된 복수의 메모리셀 어레이를 포함하는 제1메모리셀 어레이군과, 상기 메모리 코어가 늘어서는 방향을 따르는 한편 상기 제1메모리셀 어레이군에 인접하여 배치된 복수의 메모리셀 어레이를 포함하는 제2메모리셀 어레이군과, 상기 제1메모리셀 어레이군과 상기 제2메모리셀 어레이군 사이에 배치된 상기 메모리셀 어레이마다 설치된 로우 디코더 어레이를 포함하는 제1로우 디코더 어레이군과, 상기 제1로우 디코더 어레이군과 상기 제2메모리셀 어레이군 사이에 배치된 상기 각 메모리셀 어레이마다 설치된 로우 디코더 어레이를 포함하는 제2로우 디코더 어레이군과, 상기 제1로우 디코더 어레이군과 상기 제2로우 디코더 어레이 사이에 상기 메모리 코어가 늘어서는 방향을 따라서 배치된 리드 라이트 데이타선군과, 제1메모리셀 어레이군의 상기 제1로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제1공급 소자 블럭군과, 제2메모리셀 어레이군의, 상기 제2로우 디코더 어레이군에 상대되는 변에 인접하여 배치되고, 각 메모리셀 어레이마다 설치된 메모리셀 어레이의 매립 플레이트 배선에 플레이트 전위를 공급하는 공급 소자 블럭을 포함하는 제2공급 소자 블럭군을 구비하는 것을 특징으로 하는 반도체 기억 장치.
  9. 제8항에 있어서, 상기 메모리 코어마다 설치된 상기 메모리 코어로부터 출력되는 데이타를 멀티 플렉스하는 제1단 멀티 플렉서를 갖고, 상기 제1단 멀태플렉서로부터 출력되는 멀티플렉스 데이타를 다시 멀티플렉스 하는 제2단 멀티플렉서를 적어도 갖는 것을 특징으로 하는 반도체 기억 장치.
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