KR101415925B1 - 적층 다이내믹 램 - Google Patents

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KR101415925B1
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Abstract

본 발명에 의한 메모리는 단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판, 상기 적어도 하나의 제1 기판과 적층되며, 상기 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판 및 상기 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하며, 상기 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치된다.

Description

적층 다이내믹 램{Stacked Dynamic Ram}
본 발명은 적층된 다이내믹 램에 관한 것이다.
다이내믹 램은 집적회로 내에 커패시터를 형성하여 이를 정보 저장 소자로 사용한다. 커패시터는 충전된 상태(charged state)이거나 방전된 상태(discharged state)일 수 있으며, 이는 일반적으로 0 또는 1 중 어느 한 이진 비트(binary bit)를 나타낸다. 커패시터는 전하를 누설하므로 주기적으로 리프레쉬(refresh)되지 않는 한 커패시터에 저장된 정보는 결과적으로 소멸된다. 따라서, 이와 같이 주기적 리프레쉬가 필요하므로, 다이나믹 램(DRAM, Dynamic Random Access Memroy)라고 불리운다.
이러한 다이내믹 램은 하나의 이진 비트를 저장하기 위하여 하나의 트랜지스터와 하나의 커패시터만 필요하므로 높은 집적도와 구성이 용이하다는 장점이 있다. 이와 같이 하나의 이진 비트를 저장할 수 있는 하나의 트랜지스터와 하나의 정보저장 소자를 단위 메모리 셀이라 하고, 어레이로 배열된 단위 메모리 셀 어레이를 매트릭스 형태로 배열하여 메모리를 형성한다. 단위 메모리 어레이내에서 단위 메모리 셀에 포함된 트랜지스터를 턴 온 하거나 턴 오프 하는 구동 신호를 전달하는 선로를 워드 라인(Word Line)이라 하며, 단위 메모리 셀이 턴 온 된 경우에 정보저장 소자에 저장된 정보가 전달되는 선로를 비트 라인(Bit Line)이라 한다. 이러한 워드 라인들은 워드 라인 구동 영역내에 포함된 워드 라인 드라이버들과 전기적으로 연결되며, 비트 라인들은 센스 앰프(Sense Amplifier)와 전기적으로 연결되어 센스 앰프가 단위 메모리 셀이 저장한 정보가 이진 "0"인지 "1"인지 판별하여 해당 정보를 출력한다. 일반적인 메모리는 메모리 셀의 제어 신호를 디코딩하거나, 전력을 제어하는 로직부(logic unit) 및 리프레쉬 회로를 더 포함한다.
종래의 다이내믹 램은 단층의 기판에 메모리 셀들을 어레이(array)로 장방형으로 배열하고, 메모리 어레이의 일 변과 대향하는 변에 워드라인 드라이버를 형성하고, 타 변과 그 대향하는 변에 센스 앰프를 배열하며, 장방형의 각 꼭지점 부근에 로직부를 배열하였다.
메모리의 고집적화, 고정보 밀도화를 요구하는 추세에 따라 메모리 셀의 집적도가 높아짐에 따라 단위 메모셀이 차지하는 면적을 줄이기 위하여 정보 저장 소자인 커패시터가 차지하는 면적을 감소시키되 커패시턴스를 유지하기 위하여 커패시터의 높이를 크게 형성하였다. 이와 같이 고 종횡비(high aspect ratio)를 가지는 메모리를 형성하는 과정에서 커패시터들이 기울거나 인접한 커패시터들 사이에 전기적 단락(storage node bridge)등의 불량이 일어나는 등 공정의 복잡도가 증가하며 수율은 떨어지는 등 수평적 스케일링 다운(scaling down)은 한계에 도달하였다.
본 발명은 이와같은 종래기술의 문제점을 해결하기 위한 것으로, 메모리 어레이를 이용하여 보다 높은 정보밀도를 가지는 다이내믹 램의 구조를 제안하는 것이 본 발명의 목적 중 하나이다.
본 발명의 다른 목적 중 하나는, 높은 정보밀도를 가지도록 적층되어 형성된 다이내믹 램에서 사용될 수 있는 배선 방법을 제안하는 것이다.
본 발명에 의한 메모리는 단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판, 상기 적어도 하나의 제1 기판과 적층되며, 상기 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판 및 상기 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하며, 상기 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치된다.
일 실시예에서, 상기 단위 메모리 어레이들은 워드 라인 진행 방향으로 워드 라인 드라이버가 위치하는 워드 라인 드라이버 영역을 사이에 두고 상기 매트릭스로 배치된다.
일 실시예에서, 상기 제2 기판의 메모리 영역에는 상기 워드 라인을 통하여 상기 메모리 셀에 구동신호를 인가하는 워드라인 드라이버들이 위치하는 워드라인 드라이버 영역을 더 포함한다.
일 실시예에서, 상기 워드라인 드라이버 영역은 워드 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치되며, 상기 센스 앰프 영역은 비트 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치된 다.
일 실시예에서, 상기 센스 앰프 영역은, 상기 센스 앰프 영역 내의 센스 앰프에 연결된 복수의 메모리셀들의 비트 라인들의 길이가 동일하도록 배치된다.
일 실시예에서, 상기 센스 앰프 영역은, 동일한 센스 앰프에 연결된 복수의 메모리 셀들의 비트 라인들이 절단되지 않은 직선으로 배치되도록 배치된 메모리.
일 실시예에서, 상기 센스 앰프 영역은, 비트 라인들이 등간격으로 배열되도록 배치된다.
일 실시예에서, 상기 워드 라인 드라이버 영역은, 상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 절단되지 않은 직선으로 배치되도록 배치된다.
일 실시예에서, 상기 워드 라인 드라이버 영역은, 상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 등간격으로 배열되도록 배치된다.
일 실시예에서, 상기 비트 라인들은 상기 수직 도전 경로들을 통하여 상기 센스 앰프에 연결된다.
일 실시예에서, 상기 워드 라인들은 상기 수직 도전 경로들을 통하여 상기 워드 라인 드라이버에 연결된다.
일 실시예에서, 상기 적층된 제1 기판 및 제1 기판 사이와, 상기 제1 기판과 제2 기판 사이에는 절연층이 위치한다.
일 실시예에서, 상기 수직 도전 경로는 비아(via)이다.
본 발명에 의한 메모리는 단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판, 메모리 영역 내에 배치되어 상기 단위 메모리 셀들이 저장한 정보를 감지하는 센스 앰프가 위치하는 센스 앰프 영역을 포함하며 상기 적어도 하나의 제1 기판과 적층된 제2 기판 및 상기 센스 앰프 영역에 위치하는 비트 라인들 중 적어도 하나의 비트 라인은 수직 도전 경로를 통하여 상기 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결되고, 나머지 비트 라인은 상기 비트 라인이 위치하는 상기 센스 앰프 영역과 인접한 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결된다.
일 실시예에서, 상기 센스 앰프 영역은 메모리 영역에 배치된다.
일 실시예에서, 상기 센스 앰프 영역은 상기 비트 라인이 연장된 방향으로 분할되어 메모리 영역에 배치된다.
일 실시예에서, 상기 비트 라인은 소정의 개수로 그룹(group)지어져 엇갈려 배치된다.
일 실시예에서, 상기 수직 도전 경로와 전기적으로 연결되지 않고 상기 수직 도전 경로들이 배열되어 구획하는 상기 센스 앰프 영역을 가로지르게 배치된 국부배선을 포함한다.
일 실시예에서, 상기 수직 도전 경로는 상기 센스 앰프 영역의 중심부에 위치한다.
일 실시예에서, 상기 수직 도전 경로는 상기 센스 앰프 영역의 주변부에 위치한다.
본 발명에 의한 메모리는 단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판, 상기 복수의 제1 기판과 적층되며, 워드 라인 진행 방향으로 워드 라인 드라이버 영역을 사이에 두고 배치된 메모리 영역을 포함하는 제2 기판 및 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 상기 인접한 두 단위 메모리 영역 사이에 배치된 상기 워드 라인 드라이버 영역 내의 워드라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결된다.
일 실시예에서, 상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버는 적층된 제1 기판 중 적어도 한 층에 위치한 워드라인과 전기적으로 연결된다.
일 실시예에서, 상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된다.
일 실시예에서, 상기 수직 도전 경로는 상기 워드 라인의 일 단부와 접촉한다.
본 발명에 의한 메모리는 단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판, 상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판 및 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 상기 인접한 메모리 어레이의 메모리 영역 내에 배치된 어느 하나의 워드 라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결된다.
일 실시예에서, 상기 워드 라인과 상기 수직 도전 경로를 통하여 전기적으로 연결된 워드 라인 드라이버가 배치된 상기 워드 라인 드라이버 영역은, 상기 워드 라인의 중심부 하방에 위치한 워드라인 드라이버 영역이다.
일 실시예에서, 상기 적층된 각각의 제1 기판 워드 라인은 엇갈려 배치된다.
일 실시예에서, 상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된다.
일 실시예에서, 상기 수직 도전 경로는 상기 워드 라인 일 단부와 접촉한다.
본 발명에 의한 메모리는 단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판, 상기 복수의 제1 기판과 적층되며, 워드 라인 드라이버가 위치한 워드 라인 드라이버 영역을 사이에 두고 평행하게 배치된 메모리 영역을 포함하는 제2 기판; 및 상기 인접한 두 단위 메모리 어레이 사이에 위치하여 상기 워드 라인과 상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며, 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭(tap)이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된다.
일 실시예에서, 어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한다.
일 실시예에서, 상기 탭은 상기 워드 라인의 중심부에 형성된다.
일 실시예에서, 상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된다.
일 실시예에서, 층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된다.
일 실시예에서, 상기 탭은 상기 워드 라인 진행방향으로 인접한 메모리 영역 사이에 형성된다.
일 실시예에서, 워드 라인 연장 방향으로 인접한 상기 워드 라인들의 사이에는 워드 라인 배열된 방향으로 인접한 워드 라인의 탭이 위치한다.
본 발명에 의한 메모리는, 단위 메모리 셀과 상기 단위 메모리셀을 구동하는 구동 신호를 인가하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판, 상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판 및 상기 워드 라인과 상기 메모리 영역내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며, 상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된다.
일 실시예에서, 어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접 인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한다.
일 실시예에서, 상기 탭은 상기 워드 라인의 중심부에 형성된다.
일 실시예에서, 상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된다.
일 실시예에서, 층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된다.
본 발명의 실시예에 의한다면, 제2 기판의 메모리 영역 내에 센스 앰프 영역과 로직 영역을 배치하고, 제2 기판의 상부에 제1 기판을 적층하여 메모리를 형성하므로 높은 정보 저장 밀도를 가지는 메모리를 형성할 수 있다. 또한, 워드 라인 드라이버 영역을 워드 라인 진행방향으로 분할하여 메모리 영역내에 배치하여 더욱 높은 정보 저장 밀도를 가지는 메모리를 형성할 수 있다는 장점이 제공된다.
본 발명의 실시예에 의한다면, 동일한 길이를 가지는 비트라인들을 엇갈려 배치하고, 센스 앰프 영역과 전기적으로 연결하는 수직 도전 경로를 배치함으로써 모든 메모리 영역내의 메모리 셀들이 저장한 정보를 센스 앰프에 오류 없이 전달할 수 있으며, 국부 배선의 자유도를 향상시킬 수 있다는 장점이 제공된다.
본 발명의 실시예에 의한다면, 워드 라인들을 층별로 서로 엇갈리게 배치하여 워드 라인 드라이버가 각각의 층에 위치하는 메모리 어레이를 독립적으로 구동할 수 있다는 장점이 제공된다.
본 발명의 실시예에 의한다면, 워드 라인들에 탭을 형성하고, 층별로 서로 달리 탭의 위치를 형성하여 워드 라인 드라이버가 각각의 층에 위치하?? 메모리 어레이를 독립적으로 구동할 수 있다는 장점이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리의 개요를 나타내는 사시도이다.
도 2는 본 발명의 실시예에 따른 제1 기판에서의 메모리 배열 구조를 도시한 도면이다.
도 3 및 도 4는 본 발명의 실시예에 따른 제2 기판의 상면도이다.
도 5는 제2 기판의 한 메모리 영역에 배치된 센스 앰프 영역, 워라인 드라이버 영역 및 로직 영역을 포함하는 단위 메모리 어레이를 개요적으로 도시한 상면도이다.
도 6은 도 5에 도시된 비교예의 단위 메모리 어레이가 매트릭스 형태로 배열된 상태를 개요적으로 도시한 도면이다.
도 7은 본 발명의 실시예에 따른 비트라인 배선을 개요적으로 도시한 도면이다.
도 8은 본 발명의 실시예에 따른 메모리의 어느 한 센스 앰프 영역을 도시한 도면으로, 동일한 비트 라인을 2개씩 그룹지어 엇갈려 배치한 상태를 도시한 것이다.
도 9 내지 도 12는 본 발명의 실시예에 따라 센스 앰프 영역, 워드 라인 드라이버 영역 및 로직 영역이 매트릭스 형태로 배치된 제2 기판의 메모리 영역과 제1 기판에 형성된 워드 라인을 도시한 도면이다.
이하에서는 첨부된 도면을 참조하여 본 발명의 실시예에 따른 메모리를 설명한다. 도 1은 본 발명의 실시예에 따른 메모리의 개요를 나타내는 사시도이며, 도 2는 본 발명의 실시예에 따른 제1 기판에서의 메모리 배열 구조를 도시한 도면이다. 본 발명의 실시예에 따른 메모리는 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판과, 적어도 하나의 제1 기판과 적층되며, 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판 및 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하며, 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치된다.
도 1과 도 2를 참조하면, 본 발명의 일 실시예에 따른 메모리는 적어도 하나의 제1 기판(100a, 100b)과 제2 기판(200)이 적층되어 형성된다. 일 실시예에서, 제1 기판(100)과 적어도 하나의 제2 기판은 절연층(310, 320)을 개재하여 적층된다. 본 명세서에서는 용이한 이해를 위하여 절연층의 도시는 생략하고, 도면부호만 부기한다. 일 예로, 본 발명의 실시예에 따른 메모리는 도 1에 도시된 바와 같이 하단에 제2 기판(200)이 위치하고, 그 위에 제1 기판(100a, 100b)이 적층되어 형성된다. 다른 예로, 도시되지는 않았지만, 본 발명의 실시예에 따른 제1 기판 사이에 제2 기판이 개재되어 형성된다. 이하에서는 간결하고 명확한 설명을 위하여 제2 기판의 상부에 제1 기판(100a)과 제1 기판(100b)이 적층되어 형성된 예를 들어 설명한다. 다만, 간결하고 명확한 설명을 위한 것으로 본 발명의 범위를 제한하고자 함이 아니다. 따라서, 제1 기판(100a)과 제1 기판(100b) 사이에 제2 기판(200)이 위치할 수도 있으며, 제2 기판(200)이 최상부에 위치할 수도 있다. 또한, 적층되는 제1 기판의 개수는 2개를 예로 들어 설명하나, 이는 마찬가지로 간결하고 명확한 설명을 위한 것으로 본 발명의 범위를 제한하고자 함이 아니다. 따라서, 세 개 이상의 제1 기판들이 적층될 수 있다.
도 2를 참조하면, 각각의 제1 기판(100a, 100b)에는 단위 메모리 셀(Cell, memory cell)들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된다. 도 2a를 참조하면, 단위 메모리 어레이(110) 내에는 복수의 단위 메모리 셀(Cell)들과, 상기 복수 개의 메모리 셀들에 구동신호를 전달하는 워드 라인(Word Line, WL)들과, 메모리 셀들이 저장한 정보를 전달하는 비트 라인(Bit Line, BL)들이 위치한다. 이러한 단위 메모리 어레이(110)들은 도 2b에 도시된 바와 같이 각각의 제1 기판(100a, 100b)에 매트릭스 형태로 배치된다. 일 실시예에서, 제1 기판(110a, 110b)은 상하로 적층된다. 각각의 제1 기판은 도 1에 도시된 바와 같이 메모리 어레이 매트릭스의 위치가 상응하도록 배치되어 적층된다. 일례로 상단에 위치하는 제1 기판(100a)의 비트 라인 콘택을 형성하여 수직 방향으로 비아(via)를 형성하면 그 하단에 형성된 제1 기판(100b)의 비트 라인 콘택에 전기적으로 연결된다.
이하에서는 정열되어 적층된 제1 기판(100a)과 제1 기판(100b)에서 각각의 단위 메모리 어레이가 위치하는 영역을 제1 기판의 메모리 영역이라 정의하고, 제1 기판 메모리 영역에 상응하는 제2 기판의 영역을 제2 기판의 메모리 영역이라 정의한다. 즉, 제2 기판의 메모리 영역의 직상부에는 제1 기판(100a, 100b)의 단위 메모리 어레이가 위치한다. 또한, 제2 기판의 메모리 영역은 단순히 상응하는 제1 기판의 영역에 단위 메모리 어레이가 위치함을 나타내는 명칭으로, 제2 기판의 메모리 영역내에 메모리 어레이가 위치하는 것으로 오인되어서는 안된다.
도 3은 제2 기판(200)의 상면도이다. 도 2와 도 3을 참조하면, 제2 기판(200)에는 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 배치된 센스 앰프 영역(400) 및 로직 회로가 배치된 로직 영역(600)이 위치한다. 일 실시예에서, 제2 기판(200)에는 워드 라인(WL)을 통하여 상기 메모리 셀에 구동신호를 인가하는 워드라인 드라이버들이 배치된 워드라인 드라이버 영역(500)이 더 위치한다. 도 3에는 비트 라인(BL)들과 워드 라인(WL)들이 도시되어 있으나, 이는 제1 기판들(100a, 100b)에 형성되어 있는 것으로, 설명의 편의를 위하여 본 도면에 도시된 것이다. 비트 라인(BL)들과 워드 라인(WL)들은 도시된 바와 같이 수직 도전 경로(C)를 통하여 각각 센스 앰프와 워드 라인 드라이버와 전기적으로 연결된다.
일 실시예에서, 도 3a에 도시된 바와 같이, 센스 앰프 영역(400)은 동일한 센스 앰프에 연결된 복수의 메모리 셀들의 비트 라인 길이가 동일하도록 제2 기판의 메모리 영역(M) 내에 배치된다. 하나의 센스 앰프에 연결된 복수의 메모리 셀들의 비트라인 길이가 서로 다르다면 센스 앰프에서 보이는 선로 저항 및 선로 커패시턴스가 서로 상이하므로 센스 앰프가 메모리 셀에 저장된 정보의 값을 인식하는 과정에서 오류가 발생할 수 있기 때문이다. 로직 영역(600)에는 로직 회로가 위치하며, 로직 회로는 국부 배선(미도시)을 통하여 워드라인 드라이버와 센스 앰프에 전기적으로 연결되어 워드라인 드라이버와 센스 앰프에 전력을 공급하거나, 제어 신호를 인가한다.
다른 실시예에서, 도 3b에 도시된 바와 같이, 센스 앰프 영역(410, 420)은 비트 라인(BL) 연장 방향과 평행한 방향으로 분할되어 제2 기판의 메모리 영역(M) 내에 배치된다. 센스 앰프 영역(410, 420)은 동일한 센스 앰프에 연결된 메모리 셀들의 비트 라인 길이가 동일하도록 제2 기판의 메모리 영역(M) 내에 분할되어 배치된다. 도 3b에 도시된 2 차원 좌표를 통하여 설명하면, 하나의 메모리 영역(M) 내에 BL1 내지 BLm의 비트 라인들이 y 축을 따라 연장되고, x 축을 따라 평행하게 배열된다면, 제1 센스 앰프 영역(410)은 BL1 ~ BLn 까지의 비트라인과 전기적으로 연결되도록 배치되고, 제2 센스 앰프 영역(420)은 BLn+1 ~ BLm 까지의 비트라인과 전기적으로 연결되도록 비트라인이 연장된 방향으로 분할되어 메모리 영역(M) 내에 이격되어 배치된다.
이하 본 명세서에서는 다음과 같이 방향을 지시한다. 도 3을 참조하면, 비트 라인들은 y축을 따라 연장되거나 연장한다. 따라서 이와 같은 방향은 비트라인이 연장된 방향이라 정의한다. 또한 복수의 비트 라인들은 x축을 따라 평행하게 배열된다. 따라서 이와 같은 방향은 비트 라인이 배열된 방향으로 정의한다. 따라서 도 3에서 워드 라인이 연장된 방향은 x축 방향이며, 워드 라인이 배열된 방향은 y축 방향임을 알 수 있다. 다만, 이러한 방향 정의에서 유의할 점은 비트라인 연장방향과 워드 라인 연장방향이 반드시 수직일 필요는 없으며, 도면에 도시된 바는 설명의 용이성을 위한 것일 따름이다.
일 실시예에서, 메모리 셀들을 구동하는 워드 라인 드라이버 영역(500)은 워드 라인 연장 방향으로 매트릭스로 배치된 메모리 영역의 사이에 배치된다. 로직 영역(600)에 위치한 로직 회로는 센스 앰프 영역(도 3a의 400, 도 3b의 410, 420) 및 워드 라인 드라이버 영역(500)에 전기적으로 연결되어 전력을 공급하거나 제어 신호를 인가한다. 로직 회로는 국부 배선(미도시)를 통하여 같은 기판 또는 같은 메모리 영역 내에 전력을 공급하거나 제어 신호를 인가한다.
도 3a 및 도 3b와 같이 센스 앰프 영역 및 워드 라인 드라이버를 배치하면 비트 라인 또는 워드 라인들을 단절시키거나, 우회시켜 형성할 필요 없이 등간격으로 평행하게 형성할 수 있어 메모리 셀의 집적도가 열화되지 않는다. 본 실시예에 의하면, 복수의 제1 기판을 적층하는 경우에 센스 앰프 영역(도 3a의 400, 도3b의 410, 420)과 로직 영역(600)을 제2 기판의 메모리 영역(M) 내에 배치함으로써 종래기술에 비하여 센스 앰프 영역과 로직 영역 만큼의 다이 사이즈(die size)를 절감할 수 있다. 나아가, 센스 앰프를 형성할 수 있는 충분한 공간이 제공되므로, 보다 고속으로 정확하게 동작하는 센스 앰프를 형성할 수 있다.
이하에서는 도 4를 참조하여 본 발명의 실시예에 의한 메모리를 설명한다. 다만, 상술한 실시예와 동일한 구성에 대하여는 간략하고 명확한 설명을 위하여 중복되는 부분에 대한 설명을 생략한다.
도 4는 본 발명의 실시예에 따른 제2 기판(200)의 상면도이다. 도 2와 도 4를 참조하면, 제2 기판(200)의 메모리 영역(M)에는 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역(410, 420), 워드 라인(WL)을 통하여 메모리 셀에 구동신호를 인가하는 워드라인 드라이버들이 위치하는 워드라인 드라이버 영역(510, 520)과 로직 회로가 위치하는 로직 영역(600)이 위치한다. 일 실시예에서, 도 4에는 비트 라인(BL)들과 워드 라인(WL)들이 도시되어 있으나, 이는 제1 기판들(100a, 100b)에 형성되어 있는 것으로, 설명의 편의를 위하여 본 도면에 도시된 것이다. 비트 라인(BL)들과 워드 라인(WL)들은 도면에 도시된 바와 같이 수직 도전 경로(C)를 통하여 각각 센스 앰프와 워드 라인 드라이버와 전기적으로 연결된다.
일 실시예에서, 도 4에 도시된 바와 같이 워드 라인 드라이버 영역(510, 520)은 워드 라인이 연장된 방향과 평행한 방향으로 분할되어 제2 기판의 메모리 영역 내에 배치되고, 센스 앰프 영역(410, 420)은 상기 비트 라인의 진행 방향과 평행한 방향으로 분할되어 상기 제2 기판의 메모리 영역 내에 배치된다.
일 예로, 워드 라인 드라이버 영역을 인접한 두 워드 라인(WLi, WLi+1) 사이의 간격을 따라 워드 라인 연장방향으로 분할하고, 분할된 워드 라인 드라이버 영역을 제2 기판의 메모리 영역 내에 이격시켜 배치하면,워드 라인(WL)들을 워드 라인이 배열된 방향으로 등간격으로 평행하게 배열할 수 있다. 또한, 센스 앰프 영역을 인접한 두 비트 라인(BLh, BLh+1) 사이의 간격을 따라 비트 라인 연장 방향으로 분할하고, 분할된 센스 앰프 영역을 제2 기판의 메모리 영역내에 이격시켜 배치하면 비트 라인(BL)들을 비트 라인 배열 방향을 따라 등간격으로 평행하게 배열할 수 있다.
본 실시예에서, 워드 라인이 WL1 ~ WLj 까지 배열되어 있다면, 이격되어 배치된 한 워드 라인 드라이버 영역(510)은 WL1 ~ WLi와 전기적으로 연결되어 해당 워드 라인과 연결된 메모리 셀들을 구동하고, 이격되어 배치된 다른 워드 라인 드라이버 영역(520)은 WLi+1 ~ WLj 와 전기적으로 연결되어 해당 워드 라인과 연결된 메모리 셀들을 구동한다. 따라서, 워드라인 드라이버 영역(510, 520)을 같은 메모리 영역내에 분할하여 배치하여도 해당 메모리 영역내의 모든 워드 라인과 전기적으로 연결될 수 있으며, 워드라인들을 등간격으로 배열할 수 있어 메모리 집적도를 열화시키지 않는다.
분할되어 형성된 센스 앰프 영역(410, 420)은 비트 라인의 연장 방향으로 분할되고, 분할된 센스 앰프 영역은 메모리 영역 내에 이격시켜 배치된다. 비트 라인이 BL1 ~ BLk 까지 배열되어 있다면, 이격되어 배치된 한 센스 앰프 영역(410)은 BL1 ~ BLh와 전기적으로 연결되어 해당 비트 라인과 연결된 메모리 셀들이 저장한 정보를 감지하고, 이격되어 배치된 다른 센스 앰프 영역(420)은 BLh+1 ~ BLk 와 전기적으로 연결되어 해당 비트 라인과 연결된 메모리 셀들이 저장한 정보를 감지한다. 따라서, 센스 앰프 영역을 비트 라인 연장방향을 따라 분할하여 제2 기판의 어느 한 메모리 영역내에 이격시켜 배치하여도 해당 하는 제1 기판의 비트 라인들과 모두 전기적 연결을 이룰 수 있으며, 비트라인들을 등간격으로 배치할 수 있다. 따라서, 센스 앰프 영역(410, 420)을 같은 메모리 영역 내에 분할하여 배치하여도 비트 라인의 길이가 달라지거나, 비트라인의 밀집도를 열화시키지 않고, 비트 라인을 등간격으로 형성할 수 있어 메모리 집적도를 열화시키지 않는다. 로직 영역(600)은 메모리 영역 내 워드 라인 드라이버 영역(510, 520)과 센스 앰프 영역(410, 420)을 배치한 나머지 영역에 배치할 수 있다.
본 실시예와 같이 센스 앰프 영역 및 워드 라인 드라이버를 배치하면 비트 라인 또는 워드 라인을 단절시키거나, 우회시키지 않고 워드 라인을 등간격으로 배치할 수 있어 메모리 셀의 집적도가 열화되지 않고, 복수의 제1 기판을 적층하는 경우에 센스 앰프 영역, 워드 라인 드라이버 영역 및 로직 영역(600)을 제2 기판의 메모리 영역(M) 내에 배치할 수 있어 종래기술에 비하여 센스 앰프 영역과 로직 영역 만큼의 다이 사이즈(die size)를 절감할 수 있다.
이하에서는 도 5, 도 6, 도 7 및 도 8을 참조하여 본 발명의 실시예에 따른 비트 라인 배선을 설명한다. 다만, 설명의 간명성을 위하여 위에서 설명한 내용과 중복된 내용은 설명을 생략한다. 도 5 및 도 6은 본 발명의 일 실시예와 비교하기 위한 일 비교예를 도시한 도면으로, 도 5는 제2 기판의 한 메모리 영역(M)에 배치된 센스 앰프 영역(410, 420), 워드 라인 드라이버 영역(510, 520) 및 로직 영역(600)을 포함하는 단위 메모리 어레이를 개요적으로 도시한 상면도이며, 도 6은 도 5에 도시된 비교예의 단위 메모리 어레이가 매트릭스 형태로 배열된 상태를 개요적으로 도시한 도면이다. 다만, 워드 라인(WL)과 비트 라인(BL)들은 제2 기판 위에 적층되는 제1 기판들에 형성되는 것이나, 이해의 편의를 위하여 도시되었다. 도시된 바와 같이, 워드 라인(WL)들과 비트 라인(BL)들은 각각 수직 도전 경로(C)를 통하여 제2 기판의 메모리 영역(M)에 배치된 워드 라인 드라이버 영역(510, 520)에 위치하는 워드 라인 드라이버와 센스 앰프 영역(410, 420)에 위치하는 센스 앰프에 전기적으로 연결된다.
로직 영역(600)내에 위치한 로직회로들은 단위 메모리 어레이와 단위 메모리 어레이 사이 또는 단위 메모리 어레이 내에서 전력 또는 제어 신호를 인가하거나, 인가받는다. 따라서, 같은 제2 기판에 형성된 다른 로직 영역, 센스 앰프 영역 또는 워드 라인 드라이버 영역과 전기적으로 연결되어야 한다. 상술한 로직영역과 다른 로직 영역, 센스 앰프 영역 또는 워드 라인 드라이버 영역과의 전기적 연결은 국부 배선(Local interconnection)으로 수행한다.
도 6을 참조하면, A에 위치한 로직 영역과 B에 위치한 로직 영역을 국부 배선을 이용하여 용이하게 전기적으로 연결할 수 있다. 이는 적층된 제1 기판들과 제2 기판을 관통하는 층간 수직 도전 경로가 국부 배선이 연장하는 경로를 가로막지 않기 때문이다. 그러나, A에 위치한 로직 영역과 C에 위치한 워드 라인 드라이버 영역을 전기적으로 연결하거나, A에 위치한 로직 영역과 D에 위치한 로직 영역을 전기적으로 연결하는 경우에는 밀집되어 위치하는 비트 라인 수직 도전 경로와 워드 라인 수직 도전 경로가 국부 배선의 연장을 가로막아 연결이 곤란하다. 특히, 연결되어야 하는 국부 배선선로의 개수가 많거나, 넓은 면적을 요하는 전력 전송 선로의 경우에는 연결이 더욱 곤란할 수 있다. 배선의 곤란성을 해결하기 위하여 단위 메모리 어레이 사이의 간격을 넓히는 경우에는 집적도가 떨어지는 문제점이 있다.
도 7은 본 발명의 실시예에 따른 비트라인(BL) 배선을 개요적으로 도시한 도면이다. 본 발명의 실시예에 따른 비트 라인은, 센스 앰프 영역에 위치하는 비트 라인들 중 적어도 하나의 비트 라인은 수직 도전 경로(C)를 통하여 상기 센스 앰프에 전기적으로 연결되고, 나머지 비트 라인은 상기 나머지 비트 라인이 위치하는 인접한 센스 앰프에 전기적으로 연결된다.
다만, 본 명세서에서 비트 라인이 센스 앰프 영역에 위치한다는 의미는 비트 라인이 제2 기판의 센스 앰프 영역에 형성된다는 의미가 아니라, 비트 라인이 형성되는 제1 기판 상의 위치가 제2 기판 센스 앰프 영역에 걸쳐 있거나, 제2 기판 센스 앰프 영역을 관통하는 경우를 의미한다. 따라서, 즉, 도 7a에 도시된 비트라인 BL2a 뿐만 아니라, BL1a도 센스 앰프 영역(410)에 위치한다.
도 7을 참조하면, 센스 앰프 영역(410, 420)에 위치하는 비트 라인들 중 적어도 어느 하나는 수직 도전 경로(C)를 통하여 센스 앰프 영역(410, 420)내에 위치하는 센스 앰프(미도시)와 전기적으로 연결된다. 그러나, 센스 앰프 영역에 위치하는 모든 비트 라인들이 수직 도전 경로를 통하여 센스 앰프와 연결된다면 도 5에 도시된 바와 같이 국부 배선의 배선 자유도가 극히 제한되는 결과를 초래한다. 따라서, 동일한 길이를 가지는 비트 라인들을 적어도 하나씩 그룹짓고, 비트 라인 그룹들을 엇갈려 배치한다. 이와 같이 형성된 비트 라인 그룹을 수직 도전 경로를 통하여 센스 앰프와 연결한다. 수직 도전 경로를 통하여 센스 앰프와 연결되지 않은 비트 라인들도 마찬가지로 소정 개수 만큼 비트 라인이 연장하는 방향으로 해당 센스 앰프와 인접한 센스 앰프에 전기적으로 연결된다.
일 예로, 도 7a에 점선 도시된 바와 같이 비트 라인 그룹은 하나의 비트라인으로 형성될 수 있으며, 이와 같이 형성된 비트 라인 그룹을 엇갈려 배치할 수 있다. 다른 예로, 도 7b에 점선으로 도시된 바와 같이 비트 라인 그룹은 두 개의 비트라인으로 형성될 수 있으며, 이러한 비트 라인 그룹을 엇갈려 배치할 수 있다. 다른 예로, 도시되지는 않았지만, 3개 이상의 비트 라인들을 그룹짓고, 이들을 엇갈려 배치하는 것도 당연히 가능하다. 다른 예로, 도 7c에 도시된 바와 같이 센스 앰프 영역(400)을 분할하지 않고 메모리 영역 내에 배치하는 경우에도 비트 라인들을 엇갈려 배치하는 것도 가능하다.
도 8은 본 발명의 실시예에 따른 메모리의 어느 한 센스 앰프 영역을 도시한 도면으로, 동일한 비트 라인을 2개씩 그룹지어 엇갈려 배치한 상태를 도시한 것이다. 용이한 이해를 위하여 비트 라인의 도시는 생략하고, 비트 라인과 센스 앰프를 전기적으로 연결하는 수직 도전 경로와 국부 배선(local interconnection, L1, L2)만을 도시하였다. 이와 같이 배치된 수직 도전 경로의 인근에는 국부 배선이 형성된다. 도 5에 도시된 바와 같이 수직 도전 경로가 일렬로 밀집되어 배열되는 경우에는 국부 배선이 수직 도전 경로의 사이로 통과할 수 없었다. 그러나, 본 발명의 실시예에 따라 비트 라인을 배선하는 경우에는 수직 도전 경로의 주위를 통하여 수직 도전 경로가 구획하는 영역 1(1) 과 영역 2(2)를 가로지르는 국부배선을 형성할 수 있다.
이와 같은 국부 배선(L1, L2)은 도 8좌측에 도시된 바와 같이 수직 도전 경로가 형성된 부분과 수직으로 배치될 수 도 있고, 도 8 가운데에 도시된 바와 같이 일정한 기울기를 가지도록 사선으로 배치할 수도 있다. 나아가, 도 8 우측에 도시된 바와 같이 전력 전송을 위하여 넓은 면적을 가지는 국부 배선(L3)도 자유로이 배치할 수 있다. 이와 같이 동일한 길이를 가지는 비트라인들을 엇갈려 배치하고, 센스 앰프 영역과 전기적으로 연결하는 수직 도전 경로를 배치함으로써 모든 메모리 영역내의 메모리 셀들이 저장한 정보를 센스 앰프에 오류 없이 전달할 수 있으며, 국부 배선의 자유도를 향상시킬 수 있다. 또한, 센스 앰프 영역과 비트 라인을 연결하는 수직 도전 경로(C)는 도 7에 도시된 바와 같이 센스 앰프 영역의 중심부에 위치할 수 있으며, 도시되지는 않았지만 수직 도전 경로는 센스 앰프 영역의 주변부에 위치할 수도 있다.
이하에서는 도 9를 참조하여 본 발명의 일 실시예에 따른 워드 라인 배선을 설명한다. 다만, 설명의 간명성을 위하여 위에서 설명한 내용과 중복된 내용은 설명을 생략한다. 도 9 내지 도 12는 본 발명의 실시예에 따라 센스 앰프 영역(400), 워드 라인 드라이버 영역(500) 및 로직 영역(600)이 매트릭스 형태로 배치된 제2 기판의 메모리 영역(M)과 제1 기판에 형성된 워드 라인(WL1, WL2)을 도시한 도면으로, 이해의 편의를 위하여 비트라인과 메모리 셀들은 도시하지 않았다. 또한, 단지 수 개의 워드 라인만이 도시되었으나, 해당 기술분야에서 통상의 지식을 가지는 자는 복수개의 워드라인들이 동일한 규칙으로 배열될 수 있음을 이해할 수 있다. 또한 제2 기판에 절연층을 개재하여 적층되는 제1 기판(100b)의 워드라인(WL1) 폭은 그 상부에 적층된 제1 기판(100a)의 워드라인(WL2) 폭에 비하여 넓게 도시되었으나, 이는 이해의 편의를 위한 것으로, 제1 기판(100a) 및 제1 기판(100b)의 워드 라인폭은 실질적으로 동일하다.
도 9a를 참조하면, 본 실시예에 따른 워드 라인(WL1, WL2)은 워드라인 연장방향으로 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 인접한 두 단위 메모리 영역(M) 사이에 배치된 워드 라인 드라이버 영역(500) 내의 워드라인 드라이버와 수직 도전 경로(C)를 통하여 전기적으로 연결된다. 워드 라인(WL1, WL2)은 그 연장방향으로 인접한 두 단위 메모리 어레이의 단위 메모리 셀들과 전기적으로 연결되어 단위 메모리 셀들을 구동한다.
상층에 위치하는 제1 기판(100a)에 위치하는 워드 라인(WL2)과 하층에 위치하는 제1 기판(100b)의 워드 라인(WL1)이 동일한 위치에 배치되고, 각각의 워드라인(WL1, WL2) 중심부에 수직 도전 경로(C)가 위치한다면 수직 도전 경로(C)가 서로 전기적으로 연결되어 메모리 셀들에 독립적으로 구동 신호를 전달할 수 없으므로 워드 라인(WL2)와 워드 라인(WL1)은 서로 층을 달리하여 엇갈려서 배치된다. 따라서 워드 라인(WL1)과 워드 라인(WL2)이 서로 전기적으로 연결되지 않은 상태로 제2 기판에 위치하는 워드 라인 드라이버와 전기적으로 연결되며, 독립적으로 각층에 위치하는 메모리 어레이를 구동할 수 있다.
일 실시예에서, 도 9a에 도시된 바와 같이 어느 하나의 워드 라인 드라이버 영역(500)내의 워드 라인 드라이버들은 어느 한 층의 메모리 어레이만을 구동하도록 워드 라인을 배치할 수 있다. 따라서, 워드 라인 드라이버 영역(500) 내의 워드 라인 드라이버들은 상층에 위치하는 제1 기판의 워드 라인(WL2)들과 전기적으로 연결되며, 워드 라인 드라이버 영역(500') 내의 워드 라인 드라이버들은 하층에 위치하는 제1 기판의 워드 라인(WL1)들과 전기적으로 연결된다. 본 실시예에 따르면 인접한 두 단위 메모리 어레이의 워드 라인들은 수직 도전 경로를 통하여 인접한 두 단위 메모리 어레이 사이에 위치한 워드 라인 드라이버 영역에 연결된다.
다른 실시예에서, 도 9b에 도시된 바와 같이 어느 하나의 워드 라인 드라이버 영역(500)내의 워드 라인 드라이버들은 서로 다른 층의 워드라인들과 연결되도록 워드 라인을 배치할 수 있다. 즉, 두 개 이상의 워드 라인을 그룹짓고, 이와 같이 형성된 워드 라인 그룹을 같은 층에서 엇갈리도록 배치하면 어느 하나의 워드 라인 드라이버 영역(500)내의 워드 라인 드라이버들이 서로 다른 층의 워드라인(WL1, WL2)과 전기적으로 연결된다. 다만, 본 실시예에선, 설명의 편의를 위하여 두 개의 워드 라인씩 그룹지은 경우를 도시하여 설명하였으나, 3개 이상의 워드 라인으로 그룹짓고, 엇갈려 배치하는 것도 당연히 가능하다.
도 9c를 참조하면, 본 실시예에 따른 워드 라인은 인접한 두 단위 메모리 어레이의 단위 메모리 셀들과 전기적으로 연결된다. 또한, 어느 한 층의 워드 라인(WL1)은 워드 라인 중심부에 형성된 수직 도전 경로(C)를 통하여 워드 라인 드라이버와 전기적으로 연결되어 해당 워드 라인에 전기적으로 연결된 단위 메모리 셀들에 구동 신호를 인가하며, 다른 한 층의 워드 라인(WL2)은 워드 라인 일 단부에 형성된 수직 도전 경로(C)를 통하여 워드 라인 드라이버와 전기적으로 연결된다.
본 실시예에서, 상층에 위치하는 제1 기판의 워드 라인(WL2)의 수직 도전 경로와 하층에 위치하는 제1 기판의 워드 라인(WL1)과의 전기적 연결을 막기 위하여 워드 라인(WL2)의 일 단부에 수직 도전 경로(C)가 위치하고, 워드 라인(WL1)의 중심부에 수직도전 경로(C)를 배치되면 상층의 워드 라인들과 하층의 워드 라인들은 전기적으로 연결되지 않는다. 또한 어느 한 워드 라인 드라이버 영역내의 워드 라인 드라이버들은 같은 층의 워드 라인들과 전기적으로 연결되어 독립적으로 각층에 위치하는 메모리 어레이를 구동할 수 있다.
본 실시예에서, 도시되지는 않았지만, 두 개 이상의 워드 라인을 그룹짓고, 이와 같이 형성된 워드 라인 그룹을 같은 층 내에서 엇갈리도록 배치하면 어느 하나의 워드 라인 드라이버 영역내의 워드 라인 드라이버들이 서로 다른 층의 워드라인과 전기적으로 연결되어 메모리 어레이들을 독립적으로 구동할 수 있다.
이하에서는 도 10를 참조하여 본 발명의 일 실시예에 따른 워드 라인 배선을 설명한다. 다만, 설명의 간명성을 위하여 위에서 설명한 내용과 중복된 내용은 설명을 생략한다. 도 10은 본 발명의 실시예에 따라 센스 앰프 영역(410, 420), 워드 라인 드라이버 영역(510, 520) 및 로직 영역(미도시)이 매트릭스 형태로 배치된 제2 기판의 메모리 영역(M)과 제1 기판(100a, 100b)에 형성된 워드 라인(WL1, WL2)을 도시한 도면으로, 이해의 편의를 위하여 비트라인과 단위 메모리 셀들은 도시하지 않았다. 또한, 단지 수 개의 워드 라인만이 도시되었으나, 해당 기술분야에서 통상의 지식을 가지는 자는 복수개의 워드라인들이 동일한 규칙으로 배열될 수 있음을 이해할 수 있다. 또한 제2 기판에 절연층을 개재하여 적층되는 제1 기판(100b)의 워드라인(WL1) 폭은 그 상부에 적층된 제1 기판(100a)의 워드라인(WL2) 폭에 비하여 넓게 도시되었으나, 이는 이해의 편의를 위한 것으로, 제1 기판(100a) 및 제1 기판(100b)의 워드 라인폭은 실질적으로 동일하다.
도 10a를 참조하면, 본 실시예에 따른 워드 라인(WL1, WL2)은 워드 라인 연장방향으로 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 제2 기판의 메모리 영역(M) 내에 배치된 어느 하나의 워드 라인 드라이버와 수직 도전 경로(C)를 통하여 전기적으로 연결된다. 워드 라인(WL1, WL2)은 그 연장방향으로 인접한 두 단위 메모리 어레이 내의 단위 메모리 셀들과 전기적으로 연결되어 메모리 영역 내에 위치하는 워드 라인 드라이버 영역(510, 520)에 포함된 워드 라인 드라이버가 인가한 신호를 단위 메모리 셀들에 인가한다. 본 실시예에서 워드 라인(WL1, WL2)은 워드 라인의 중심부에 형성된 수직 도전 경로(C)를 통하여 워드 라인 드라이버와 전기적으로 연결되어 해당 워드 라인에 전기적으로 연결된 단위 메모리 셀들에 구동 신호를 인가한다.
상층에 위치하는 제1 기판(100a)에 위치하는 워드 라인(WL2)과 하층에 위치하는 제1 기판(100b)의 워드 라인(WL1)이 동일한 위치에 배치되고, 각각의 워드라인(WL2, WL1) 중심부에 수직 도전 경로가 위치한다면 수직 도전 경로가 서로 전기적으로 연결되어 메모리 셀들에 독립적으로 구동 신호를 전달할 수 없다. 따라서 상층의 제1 기판(100a)에 위치하는 워드 라인(WL2)와 하층에 위치하는 제1 기판(100b)에 위치하는 워드 라인(WL1)는 도시된 바와 같이 서로 층을 달리하여 엇갈려서 배치된다. 따라서 상층에 위치하는 워드 라인(WL2)와 하층에 위치하는 워드 라인(WL1)이 서로 전기적으로 연결되지 않은 상태로 제2 기판에 위치하는 워드 라인 드라이버(510, 520)와 전기적으로 연결되며, 독립적으로 각층에 위치하는 메모리 어레이를 구동할 수 있다.
일 실시예로, 도 10a에 도시된 바와 같이 제2 기판의 어느 한 메모리 영역(M)에 분할되어 배치된 워드 라인 드라이버 영역이 적층된 제1 기판들 중 어느 하나의 제1 기판에 위치하는 워드 라인과 전기적으로 연결되도록 워드 라인을 배치할 수 있다. 다른 실시예에서, 도 10b에 도시된 바와 같이 어느 하나의 메모리 영역에 분할되어 배치된 어느 하나의 워드 라인 드라이버 영역은 서로 다른 층에 적층된 제1 기판에 배치된 워드 라인들과 전기적으로 연결되도록 워드 라인을 배치할 수 있다.
다른 실시예로, 도시되지는 않았지만, 도 10c에 도시된 것과 유사하게 어느 한 층의 워드 라인은 워드 라인 중심부에 형성된 수직 도전 경로를 통하여 워드 라인 드라이버와 전기적으로 연결되어 해당 워드 라인에 전기적으로 연결된 단위 메모리 셀들에 구동 신호를 인가하며, 다른 한 층의 워드 라인은 워드 라인 일 단부에 형성된 수직 도전 경로를 통하여 워드 라인 드라이버와 전기적으로 연결된다.
본 실시예들에 의하면 워드 라인 드라이버 영역은 메모리 영역 내에 배치되므로, 상층에 적층된 제1 기판에 위치하는 워드라인들과 하층에 적층된 제1 기판에 위치하는 워드 라인들이 워드 라인 드라이버와 전기적으로 연결되기 위하여는 수직 도전 경로가 하층에 적층된 제1 기판의 메모리 영역을 관통하여야 한다. 따라서, 수직 도전 경로가 관통하는 부분(A)에는 메모리 셀을 형성할 수 없으므로 일정한 부분의 면적 손실(Area loss)이 발생한다.
그러나, 본 실시예들에 의하면, 워드 라인 드라이버 영역이 워드 라인 연장 방향으로 분할하여 제2 기판의 메모리 영역에 배치되므로, 상술한 면적 손실에 비하여 더 높은 집적도를 가진 메모리를 형성할 수 있다.
이하에서는 도 11과 도 12를 참조하여 본 발명의 일 실시예에 따른 워드 라인 배선을 설명한다. 다만, 설명의 간명성을 위하여 위에서 설명한 내용과 중복된 내용은 설명을 생략한다. 도 11은 본 발명의 실시예에 따라 센스 앰프 영역(400), 워드 라인 드라이버 영역(500) 및 로직 영역(600)이 매트릭스 형태로 배치된 제2 기판의 메모리 영역(M)과 세 개의 제1 기판에 형성된 워드 라인(WL1, WL2, WL3)을 도시한 도면으로, 이해의 편의를 위하여 비트라인과 단위 메모리 셀들은 도시하지 않았다. 또한, 단지 수 개의 워드 라인만이 도시되었으나, 해당 기술분야에서 통상의 지식을 가지는 자는 복수개의 워드라인들이 동일한 규칙으로 배열될 수 있음을 이해할 수 있다. 또한 이는 이해의 편의를 위하여 하층에 위치하는 워드 라인 선폭을 넓게 도시하였으나, 워드 라인(WL1, WL2, WL3)들의 선폭은 실질적으로 동일하다.
도 11을 참조하면, 본 발명의 실시예에 따른 메모리의 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 워드 라인의 연장방향에서 일 방향으로 탭(tap)이 형성되어 탭과 수직 도전 경로가 연결된다. 본 실시예에서 워드 라인 드라이버 영역(500)은 제2 기판의 인접하는 두 메모리 영역 사이에 위치한다. 워드 라인(WL1, WL2, WL3)은 워드 라인의 연장방향으로 인접한 두 단위 메모리 어레이와 전기적으로 연결되어 메모리 어레이 내의 단위 메모리 셀을 구동한다. 워드 라인의 연장 항향으로 인접한 두 단위 메모리 어레이 사이에는 수직 도전 경로(미도시)가 위치하며, 수직 도전 경로의 일단은 워드 라인 드라이버와 연결되고, 수직 도전 경로의 타단은 워드 라인 드라이버의 탭(T)과 전기적으로 연결된다. 각 층에 위치하는 워드 라인에 형성된 탭의 위치가 동일하면 수직 도전 경로를 통하여 각각의 층에 형성된 워드 라인이 서로 전기적으로 연결되므로 서로 다른 층에 위치하는 워드 라인은 워드 라인 연장 방향으로 탭의 위치를 서로 달리한다. 또한, 일 실시예에서, 탭은 워드 라인의 연장방향과 경사지도록 형성한다. 일 예로, 탭은 워드 라인의 연장방향과 수직으로 형성한다.
일 실시예에서, 도 11에 도시된 바와 같이 워드 라인이 배열된 방향으로 인접한 워드 라인들의 탭은 서로 다른 방향으로 형성된다. 즉, 어느 하나의 워드 라인(WLx)의 탭이 아래로 돌출되도록 형성되었다면, 해당 워드 라인이 배열된 방향으로 인접한 워드 라인들에 형성된 탭(WLy, WLz)은 그 반대 방향인 위로 돌출되도록 배치된다. 또한, 탭은 워드 라인의 중심부에 위치한다. 따라서, 워드 라인 연장 방향으로 인접한 워드 라인들의 사이에는 워드 라인이 배열된 방향으로 인접한 워드 라인의 탭을 배열하여 공간의 낭비를 줄일 수 있다. 또한, 워드 라인이 배열된 방향으로 인접한 두 워드 라인은 도 10a와 같이 평행하게 배열될 수 있으나, 도 10b에 도시된 바와 같이 엇갈려 배치될 수 있다.
이하에서는 도 12를 참조하여 다른 실시예를 설명한다. 도 12를 참조하면, 본 실시예에서 제2 기판은 워드 라인(WL1, WL2, WL3) 연장 방향과 평행하게 분할되어 제2 기판의 메모리 영역(M) 내에 배치된 복수의 워드 라인 드라이버 영역(510, 520), 워드 라인과 제2 기판 메모리 영역 내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로(미도시)를 포함하며, 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 워드 라인의 연장방향에서 일 방향으로 탭(T)이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된다.
도 11을 참조하면, 본 실시예에서 워드 라인 드라이버 영역(510, 520)은 제2 기판의 메모리 영역 내에 워드 라인이 연장하는 방향으로 분할되어 배치된다. 워드 라인(WL1, WL2, WL3)은 워드 라인의 연장방향으로 인접한 두 단위 메모리 어레이와 전기적으로 연결되어 메모리 어레이 내의 단위 메모리 셀을 구동한다. 워드 라인 드라이버 영역(510, 520) 내에는 워드 라인 드라이버(미도시)가 위치하며, 워드 라인 드라이버와 워드 라인 드라이버의 탭(T)은 수직도전 경로를 통하여 전기적으로 연결된다. 각 층에 적층된 워드 라인에 형성된 탭의 위치가 동일하면 수직 도전 경로를 통하여 각각의 층에 형성된 워드 라인과 독립적으로 연결되지 않으므로 서로 다른 층에 적층된 제1 기판의 워드 라인 탭을 형성하는 위치를 달리한다. 일 실시예에서, 탭은 워드 라인의 연장방향과 경사지도록 형성한다. 일 예로, 탭은 워드 라인의 연장방향과 수직으로 형성한다.
일 실시예에서, 워드 라인이 배열된 방향으로 인접한 워드 라인들의 탭은 서로 다른 방향으로 형성된다. 즉, 어느 하나의 워드 라인에 위치하는 탭(T) 위로 돌출되도록 형성되었다면, 해당 워드 라인이 배열된 방향으로 인접한 워드 라인에 위치하는 탭은 그 반대 방향인 아래로 돌출되도록 배치된다. 또한, 탭은 워드 라인의 중심부에 위치한다. 따라서, 워드 라인이 연장하는 방향으로 인접한 워드 라인들의 사이에는 워드 라인이 배열된 방향으로 인접한 워드 라인의 탭이 위치하여 공간의 낭비를 줄일 수 있다. 또한, 워드 라인이 배열된 방향으로 인접한 두 워드 라인은 도 10a와 같이 평행하게 배열될 수 있으나, 도 10b에 도시된 바와 같이 엇갈려 배치될 수 있다.
본 실시예들에 의하면 워드 라인 드라이버 영역은 메모리 영역 내에 배치되므로, 상층에 적층된 제1 기판에 위치하는 워드라인들이 제2 기판에 위치하는 워드 라인 드라이버와 전기적으로 연결되려면 도시된 바와 같이 하층에 적층된 제1 기판의 메모리 어레이를 관통하여야 한다. 따라서, 점선으로 도시된 수직 도전 경로가 관통하는 부분에는 메모리 셀을 형성할 수 없으므로, 상술한 바와 같은 면적 손실(Area loss)이 발생하나, 위에서 설명한 바와 같이, 면적 손실에 따른 메모리 용량 손실은 제1 기판을 한 층을 더 집적하여 얻는 메모리 용량에 비하여 미미하므로 상술한 면적 손실에 비하여 더 높은 집적도를 가진 메모리를 형성할 수 있다.
지금가지 본 발명의 몇몇 실시예들이 설명되었다. 그러나, 이러한 실시예들에 대한 여러 변경 및/또는 변형이 있을 수 있음을 이해하여야 한다. 예를 들자면, 위에서 기술된 실시예들과 다른 순서, 다른 시스템, 다른 구조, 다른 장치 및/또는 다른 회로가 서로 달리 조합되거나, 또는 다른 구성 요소 또는 그 균등한 요소로 보충 또는 치환되어 수행되는 경우에도 일정한 효과를 거둘 수 있다는 것을 이해하여야 한다. 따라서, 이와 같은 변경, 변형, 보충 및/또는 치환을 수행하여 본 발명을 실시하는 것은 본 발명의 후술할 특허청구범위의 권리범위에 속하는 것이다.
100, 100a, 100b: 제1 기판 110: 단위 메모리 어레이
200: 제2 기판 310, 320: 절연층
400, 410, 420: 센스 앰프 영역
500, 510, 520: 워드라인 드라이버 영역
600: 로직 영역
WL, WL1, WL2, WL3: 워드 라인 BL: 비트 라인
M: 메모리 영역 T: 탭
C: 수직 도전 경로 Cell: 단위 메모리 셀

Claims (41)

  1. 커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,
    단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판;
    상기 적어도 하나의 제1 기판과 적층되며, 상기 메모리 셀들이 저장한 정보를 감지하는 센스 앰프들이 위치하는 센스 앰프 영역을 포함하는 제2 기판; 및
    상기 적어도 하나의 제1 기판과 제2 기판을 전기적으로 연결하는 복수의 수직 도전 경로(vertical conduction trace)를 포함하고,
    상기 센스 앰프 영역은 제2 기판의 메모리 영역 내에 배치되며,
    상기 제2 기판의 메모리 영역에는 워드 라인을 통하여 상기 메모리 셀에 구동신호를 인가하는 워드라인 드라이버들이 위치하는 워드라인 드라이버 영역을 포함하는 다이내믹 램.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 워드라인 드라이버 영역은 워드 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치되며,
    상기 센스 앰프 영역은 비트 라인 진행방향과 평행하게 분할되어 상기 제2 기판의 메모리 영역에 배치된 다이내믹 램.
  5. 제1 항에 있어서,
    상기 센스 앰프 영역은,
    상기 센스 앰프 영역 내의 센스 앰프에 연결된 복수의 메모리셀들의 비트 라인들의 길이가 동일하도록 배치된 다이내믹 램.
  6. 제1 항에 있어서,
    상기 센스 앰프 영역은,
    동일한 센스 앰프에 연결된 복수의 메모리 셀들의 비트 라인들이 절단되지 않은 직선으로 배치되도록 배치된 다이내믹 램.
  7. 제1 항에 있어서,
    상기 센스 앰프 영역은, 비트 라인들이 등간격으로 배열되도록 배치된 다이내믹 램.
  8. 제1항에 있어서,
    상기 워드 라인 드라이버 영역은,
    상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 절단되지 않은 직선으로 배치되도록 배치된 다이내믹 램.
  9. 제1항에 있어서,
    상기 워드 라인 드라이버 영역은,
    상기 워드 라인 드라이버에 연결된 복수의 메모리 셀들의 워드 라인들이 등간격으로 배열되도록 배치된 다이내믹 램.
  10. 제1항에 있어서,
    비트 라인들은 수직 도전 경로들을 통하여 상기 센스 앰프에 연결된 다이내믹 램.
  11. 제1항에 있어서,
    상기 워드 라인들은 상기 수직 도전 경로들을 통하여 상기 워드 라인 드라이버에 연결된 다이내믹 램.
  12. 제1항에 있어서,
    상기 적층된 제1 기판 및 제1 기판 사이와, 상기 제1 기판과 제2 기판 사이에는 절연층이 위치하는 다이내믹 램.
  13. 제1항에 있어서,
    상기 수직 도전 경로는 비아(via)인 다이내믹 램.
  14. 커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,
    단위 메모리 셀들이 어레이로 배치된 단위 메모리 어레이들이 매트릭스로 배치된 적어도 하나의 제1 기판;
    메모리 영역 내에 배치되어 상기 단위 메모리 셀들이 저장한 정보를 감지하는 센스 앰프가 위치하는 센스 앰프 영역을 포함하며 상기 적어도 하나의 제1 기판과 적층된 제2 기판; 및
    상기 센스 앰프 영역에 위치하는 비트 라인들 중 적어도 하나의 비트 라인은 수직 도전 경로를 통하여 상기 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결되고, 나머지 비트 라인은 상기 비트 라인이 위치하는 상기 센스 앰프 영역과 인접한 센스 앰프 영역에 위치하는 센스 앰프에 전기적으로 연결된 다이내믹 램.
  15. 제14항에 있어서,
    상기 센스 앰프 영역은 메모리 영역에 배치된 다이내믹 램.
  16. 제14항에 있어서,
    상기 센스 앰프 영역은 상기 비트 라인이 연장된 방향으로 분할되어 메모리 영역에 배치된 다이내믹 램.
  17. 제14항에 있어서,
    상기 비트 라인은 소정의 개수로 그룹(group)지어져 엇갈려 배치된 다이내믹 램.
  18. 제14항에 있어서,
    상기 수직 도전 경로와 전기적으로 연결되지 않고 상기 수직 도전 경로들이 배열되어 구획하는 상기 센스 앰프 영역을 가로지르게 배치된 국부배선을 포함하는 다이내믹 램.
  19. 제14항에 있어서,
    상기 수직 도전 경로는 상기 센스 앰프 영역의 중심부에 위치하는 다이내믹 램.
  20. 제14항에 있어서,
    상기 수직 도전 경로는 상기 센스 앰프 영역의 주변부에 위치하는 다이내믹 램.
  21. 커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,
    단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;
    상기 복수의 제1 기판과 적층되며, 워드 라인 진행 방향으로 워드 라인 드라이버 영역을 사이에 두고 배치된 메모리 영역을 포함하는 제2 기판; 및
    상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 제2 기판의 인접한 두 단위 메모리 영역 사이에 배치된 상기 워드 라인 드라이버 영역 내의 워드라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결되는 다이내믹 램.
  22. 제21항에 있어서,
    상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버는 적층된 제1 기판 중 적어도 한 층에 위치한 워드라인과 전기적으로 연결된 다이내믹 램.
  23. 제21항에 있어서,
    상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된 다이내믹 램.
  24. 제21항에 있어서,
    상기 수직 도전 경로는 상기 워드 라인의 일 단부와 접촉하는 다이내믹 램.
  25. 커패시터와 트랜지스터를 포함하는 단위 메모리 셀을 포함하는 다이내믹 램(Dynamic RAM)에 있어서,
    단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;
    상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판; 및
    상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되어, 상기 인접한 메모리 어레이의 메모리 영역 내에 배치된 어느 하나의 워드 라인 드라이버와 수직 도전 경로를 통하여 전기적으로 연결된 다이내믹 램.
  26. 제25항에 있어서,
    상기 워드 라인과 상기 수직 도전 경로를 통하여 전기적으로 연결된 워드 라인 드라이버가 배치된 상기 워드 라인 드라이버 영역은, 상기 워드 라인의 중심부 하방에 위치한 워드라인 드라이버 영역인 다이내믹 램.
  27. 제25항에 있어서,
    상기 적층된 각각의 제1 기판 워드 라인은 엇갈려 배치된 다이내믹 램.
  28. 제25항에 있어서,
    상기 수직 도전 경로는 상기 워드 라인 중심부와 전기적으로 연결된 다이내믹 램.
  29. 제25항에 있어서,
    상기 수직 도전 경로는 상기 워드 라인 일 단부와 접촉하는 다이내믹 램.
  30. 단위 메모리 셀과, 상기 단위 메모리셀을 구동하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;
    상기 복수의 제1 기판과 적층되며, 워드 라인 드라이버가 위치한 워드 라인 드라이버 영역을 사이에 두고 평행하게 배치된 메모리 영역을 포함하는 제2 기판; 및
    인접한 두 단위 메모리 어레이 사이에 위치하여 상기 워드 라인과 상기 워드 라인 드라이버 영역 내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며,
    상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭(tap)이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된 메모리.
  31. 제30항에 있어서,
    어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접 인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한 메모리.
  32. 제30항에 있어서,
    상기 탭은 상기 워드 라인의 중심부에 형성된 메모리
  33. 제30항에 있어서,
    상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된 메모리.
  34. 제30항에 있어서,
    층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된 메모리.
  35. 제30항에 있어서,
    상기 탭은 상기 워드 라인 진행방향으로 인접한 메모리 영역 사이에 형성된 메모리.
  36. 제30항에 있어서,
    워드 라인 연장 방향으로 인접한 상기 워드 라인들의 사이에는 워드 라인 배열된 방향으로 인접한 워드 라인의 탭이 위치한 메모리
  37. 단위 메모리 셀과 상기 단위 메모리셀을 구동하는 구동 신호를 인가하는 워드 라인을 포함하는 단위 메모리 어레이가 매트릭스 형태로 배치된 복수의 제1 기판;
    상기 복수의 제1 기판과 적층되며, 상기 워드 라인 진행 방향과 평행하게 분할되어 메모리 영역 내에 배치된 복수의 워드 라인 드라이버 영역을 포함하는 제2 기판; 및
    상기 워드 라인과 상기 메모리 영역내의 워드 라인 드라이버를 전기적으로 연결하는 수직 도전 경로를 포함하며,
    상기 워드 라인은 인접한 두 단위 메모리 어레이와 전기적으로 연결되고, 상기 워드 라인의 진행방향에서 일 방향으로 탭이 형성되어 상기 탭과 상기 수직 도전 경로가 연결된 메모리.
  38. 제37항에 있어서,
    어느 하나의 워드 라인에 형성된 상기 탭과 상기 어느 하나의 워드 라인과 직접 인접하여 위치하는 다른 워드 라인의 탭은 반대 방향으로 위치한 메모리.
  39. 제37항에 있어서,
    상기 탭은 상기 워드 라인의 중심부에 형성된 메모리
  40. 제37항에 있어서,
    상기 탭은 상기 워드 라인 진행방향에서 수직으로 형성된 메모리.
  41. 제38항에 있어서,
    층을 달리 하여 위치하는 워드 라인에 형성된 상기 탭은 워드 라인 진행방향으로 소정 거리 이격되어 형성된 메모리.
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